JP2013153382A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態の半導体装置1は、論理回路の機能情報を記憶するメモリ部5と、メモリ部5に記憶された機能情報に従ってコンフィギュラブルな論理回路部6とを備える。メモリ部5は、第1端子と第2端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタCTと、第1端子をビット線BLに接続する第1選択トランジスタST1と、第2端子を論理回路部6に接続する第2選択トランジスタST2と、各々が、複数のメモリセルトランジスタCT及び第1、第2選択トランジスタST1、ST2を含む複数のセルブロックCBとを備える。
【選択図】図2
Description
第1実施形態に係る半導体装置について説明する。
1.1 半導体装置の全体構成について
まず、本実施形態に係る半導体装置の構成について説明する。図1は、本実施形態に係るFPGAのブロック図である。
次に、上記ブロック2の構成の詳細について図2を参照して説明する。図2はブロック2の回路図である。
次に、本実施形態に係るFPGA1の動作について説明する。
まず、メモリ部5へのコンテキスト情報の書き込み動作について説明する。以下では、ビット線BL0及びワード線WL6に接続されたメモリセルトランジスタCT6に書き込む場合を例に挙げて、図3を用いて説明する。図3は、各配線の電圧変化を示すタイミングチャートである。
次に、FPGA1がコンテキスト情報に基づいて動作する際について、特にメモリ部5に着目して説明する。以下では、ビット線BL0、BL1及びワード線WL6に接続されたメモリセルトランジスタCT6内のコンテキスト情報が読み出される場合を例に挙げて、図4を用いて説明する。図4は、各配線の電圧変化を示すタイミングチャートである。
以上のように、本実施形態に係る構成であると、FPGAの集積度を向上出来る。本効果につき、以下説明する。
次に、第2実施形態に係る半導体装置について説明する。本実施形態は、上記第1実施形態において、MOSトランジスタPTをラッチ回路に置き換えたものである。以下では、第1実施形態と異なる点についてのみ説明する。
図5は、本実施形態に係るブロック2の一部領域の回路図であり、特に一組の第1、第2セルブロックCB1、CB2と、それに対応する論理回路部6の一部構成について示している。
・論理回路部6において、MOSトランジスタPTの代わりにラッチ回路LATを設けた。ラッチ回路LATは、入力ノードがノードnQBに接続され出力ノードがノードnQに接続されたインバータ10と、入力ノードがノードnQに接続され出力ノードがノードnQBに接続されたインバータ11とを備える。ノードnQB、nQは更に、図示せぬ論理回路(ルックアップテーブル、スイッチ)に接続される。
・第1セルブロックCB1の選択トランジスタST2のソースがラッチ回路LATの入力(本例ではノードnQB)に接続され、第2セルブロックCB2の選択トランジスタST2のソースがラッチ回路LATの出力(本例ではノードnQ)に接続される。両者のソースは、直接には接続されない。
次に、本実施形態に係るFPGA1の動作について説明する。メモリ部5へのコンテキスト情報の書き込み動作は、第1実施形態と同様であるので説明を省略する。
本実施形態に係る構成であると、メモリ部5から読み出されたコンテキスト情報はラッチ回路LATに読み出され、そこに保持される。従って、論理回路部6の動作時には、メモリ部5は動作不要である。すなわち、ワード線WL及びセレクトゲート線SGD、SGSを全てLowレベルとしておくことが出来る。その結果、メモリセルトランジスタCTにリーク電流が流れることを防止し、FPGAの消費電力を削減出来る。
次に、第3実施形態に係る半導体装置について説明する。本実施形態は、上記第2実施形態において、コンテキスト情報を、1ビットあたり2セルでは無く1セルで記憶するものである。以下では、第2実施形態と異なる点についてのみ説明する。
図7は、本実施形態に係るブロック2の一部領域の回路図であり、特に1つのセルブロックCBと、それに対応する論理回路部6の構成について示している。
・1つのセルブロックにつき1つのラッチ回路LATが設けられ、選択トランジスタST2のソースが、対応付けられたラッチ回路LATのノードnQBに接続される。
次に、本実施形態に係るFPGA1の動作について説明する。メモリ部5へのコンテキスト情報の書き込み動作は、第1実施形態と同様である。以下では、コンテキスト情報に従って論理回路部6が動作する際につき、ビット線BL0及びワード線WL6に接続されたメモリセルトランジスタCT6内からコンテキスト情報が読み出される場合を例に、図8を用いて説明する。図8は、各配線の電圧変化を示すタイミングチャートである。
本実施形態に係る構成であっても、第2実施形態と同様の効果が得られる。更に本実施形態であると、1コンテキストあたり必要なメモリセルトランジスタ数が1/2となる。そのため、FPGAの面積を大幅に削減出来る。
次に、第4実施形態に係る半導体装置について説明する。本実施形態は、上記第1乃至第3実施形態におけるメモリ部5の具体的な構成に関する。本実施形態に係るメモリ部5は、メモリセルトランジスタCTが三次元に積層されたNAND型フラッシュメモリである。
以上のように、本実施形態に係る半導体装置1は、論理回路の機能情報を記憶するメモリ部(メモリ部5@図2)と、メモリ部に記憶された前記機能情報に従ってコンフィギュラブルな論理回路部(論理回路部6@図2)とを備える。メモリ部(メモリ部5@図2)は、複数のメモリセルトランジスタ(CT@図2)と、第1、第2選択トランジスタ(ST1,ST2@図2)と、複数のセルブロック(CB1,CB2@図2)を備える。メモリセルトランジスタは、第1端子と第2端子との間に直列接続され、各々が電荷蓄積層を備える。第1選択トランジスタは、第1端子をビット線に接続する。第2選択トランジスタは、第2端子を論理回路部に接続する。セルブロックの各々は、複数のメモリセルトランジスタ及び第1、第2選択トランジスタを含む。
Claims (11)
- 論理回路の機能情報を記憶するメモリ部と、前記メモリ部に記憶された前記機能情報に従ってコンフィギュラブル(configurable)な論理回路部とを備えたFPGA(Field programmable Gate Arrays)である半導体装置であって、前記メモリ部は、
第1端子と第2端子との間に直列接続され、各々が電荷蓄積層を備え、前記論理回路の機能を保持する、半導体基板上に積層された複数のメモリセルトランジスタと、
前記第1端子をビット線に接続する第1選択トランジスタと、
前記第2端子を前記論理回路部に接続する第2選択トランジスタと、
各々が、前記複数のメモリセルトランジスタ及び前記第1、第2選択トランジスタを含む複数のセルブロックと、
前記複数のセルブロック間で前記メモリセルトランジスタのゲートを共通に接続するワード線と、
前記ワード線を選択することにより、前記選択されたワード線に接続されたメモリセルトランジスタの保持する機能情報に従って前記論理回路部を構成する制御回路と
を具備し、前記ビット線は、複数のセルブロック間で前記第1端子を共通に接続し、
前記セルブロックは、互いに相補的なデータを保持する第1セルブロック及び第2セルブロックを備え、
前記第1、第2セルブロックの前記第2選択トランジスタの電流経路の一端は、それぞれ前記第1、第2セルブロックの前記第2端子に接続され、電流経路の他端は互いに共通に接続されて、更に前記論理回路部に接続される
ことを特徴とする半導体装置。 - 論理回路の機能情報を記憶するメモリ部と、前記メモリ部に記憶された前記機能情報に従ってコンフィギュラブル(configurable)な論理回路部とを備えた半導体装置であって、前記メモリ部は、
第1端子と第2端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、
前記第1端子をビット線に接続する第1選択トランジスタと、
前記第2端子を前記論理回路部に接続する第2選択トランジスタと、
各々が、前記複数のメモリセルトランジスタ及び前記第1、第2選択トランジスタを含む複数のセルブロックと
を具備することを特徴とする半導体装置。 - 前記セルブロックは、第1セルブロック及び第2セルブロックを備え、
前記第1、第2セルブロックの前記第2選択トランジスタの電流経路の一端は、それぞれ前記第1、第2セルブロックの前記第2端子に接続され、電流経路の他端は互いに共通に接続されて、更に前記論理回路部に接続される
ことを特徴とする請求項2記載の半導体装置。 - 前記論理回路部はラッチ回路を備え、
前記メモリ部は、第1セルブロック及び第2セルブロックを備え、
前記第1、第2セルブロックの前記第2選択トランジスタの電流経路の一端は、それぞれ前記第1、第2セルブロックの前記第2端子に接続され、電流経路の他端は前記ラッチ回路の入力及び出力にそれぞれ接続される
ことを特徴とする請求項2記載の半導体装置。 - 前記第1セルブロックと前記第2セルブロックは、互いに相補的なデータを保持する
ことを特徴とする請求項3または4記載の半導体装置。 - 前記論理回路部は、前記第2選択トランジスタによって前記第2端子に接続されるラッチ回路と、
前記ラッチ回路をリセット可能なリセット回路と
を備えることを特徴とする請求項2記載の半導体装置。 - 前記メモリ部は、複数のセルブロック間で前記メモリセルトランジスタのゲートを共通に接続するワード線と、
前記ワード線を選択する制御回路と
を更に備えることを特徴とする請求項2乃至6いずれか1項記載の半導体装置。 - 前記メモリセルトランジスタは、前記論理回路の機能情報を保持し、
前記制御回路がいずれかの前記ワード線を選択することにより、前記選択されたワード線に接続されたメモリセルトランジスタに記憶された機能情報に従って、前記論理回路部が構成される
ことを特徴とする請求項7記載の半導体装置。 - 前記ビット線は、複数のセルブロック間で前記第1端子を共通に接続する
ことを特徴とする請求項2乃至8いずれか1項記載の半導体装置。 - 前記メモリセルトランジスタは、半導体基板上に積層して形成される
ことを特徴とする請求項2乃至9いずれか1項記載の半導体装置。 - 前記半導体装置はFPGA(Field programmable Gate Array)である
ことを特徴とする請求項2乃至10いずれか1項記載の半導体装置。
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