CN109994142B - 避免制程期间电荷所影响的方法、制造方法与集成电路 - Google Patents

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Abstract

本发明为用于防止存储器系统(例如，NAND闪存)受到制程期间电荷的影响的系统、方法、电路与包含计算机可读取存储介质(computer‑readable mediums)的装置。该方法包含：形成第一连线与第二连线，其中第一连线用以将二极管的第一节点连接至与即将被制造的一个或多个存储单元耦接的存储单元连接线，且第二连线用以将二极管的第二节点连接至控制电路。据此，在制造存储器时，累积于存储单元上的制程期间电荷经由导通路径而被放电至接地端。其中，导通路径是由因制程期间电荷所引起的第一电压而对二极管顺向偏压，并据以致能控制电路将电流导通至接地端所形成；以及，在制造存储器与存储器执行操作的同时，将第二电压施加于控制电路而对该二极管逆向偏压并因而关闭导通路径。

Description

避免制程期间电荷所影响的方法、制造方法与集成电路
技术领域
本发明是有关于一种避免存储单元受到制程期间电荷影响的方法、存储器系统的制造方法与集成电路，且特别是有关于一种提供导电路径使制程期间电荷放电，进而避免存储单元受到制程期间电荷影响的方法、存储器系统的制造方法与集成电路。
背景技术
天线效应可能使厂商在制造金属氧化物半导体(metal-oxide-semiconductor，简称为MOS)集成电路的时候，引起良率与可靠度的问题。制程期间实质累积的电荷可能会损坏装置。在等离子体辅助制程(例如，高密度等离子体(high density plasma，简称为HDP)与等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition，简称为PECVD))、薄膜沉积(thin film depositions)与后端线路(back end ofline，简称为BEOL)的刻蚀制程的期间，皆可能产生此种制程期间电荷(in-process charges)的影响。
在某些情况下中，等离子体电荷效应会对硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，简称为SONOS)电荷捕捉装置产生很大的影响。在部分的闪存装置中，采用PN二极管保护或多晶硅熔丝(poly fuse)保护。部分现有技术的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，简称为CMOS)逻辑制程采用天线规则(antenna rule，简称为AR)检查金属栅极端相对于栅极端区域的可容许比率(allowable ratio)。一旦检查结果发现违反天线规则，可采用数种方式解决，例如，通过改变绕线层(routing layer)而将栅极端就近连接至最高的金属层；在栅极端的附近加入穿孔，用以将栅极端连接至最高的金属层；或者，在距离晶体管的源极端/漏极端较远处，形成并加入逆向二极管。其中该逆向二极管在p-基板内具有n+注入，或在n-型阱内具有p+注入。
发明内容
本揭露是描述防止存储器系统(例如，非挥发性存储器系统如NAND闪存)的存储单元受到制程期间电荷影响的系统与技术。
本揭露的一方面为一种防止存储器内的存储单元受到制程期间电荷影响的方法。该方法的特征包含以下步骤：形成一第一连线，用以将第一二极管的第一节点连接至与即将被制造的一或多个第一存储单元耦接的第一存储单元连接线，以及形成第二连线，用以将第一二极管的第二节点连接至控制电路。据此，在制造存储器时，累积在第一存储单元的制程期间电荷经由导通路径而被放电至接地端，其中导通路径是由因制程期间电荷所引起的第一电压对第一二极管顺向偏压并因而致能控制电路将电流导通至该接地端所形成；以及在制造该存储器之后与在操作该存储器的时候，通过将第二电压施加于控制电路而对第一二极管逆向偏压的方式关闭该导通路径。
控制电路可包含晶体管。晶体管可包含PMOS型晶体管与PNP双载流子结晶体管(bipolar junction transistor，简称为BJT)的其中一个。晶体管可包含与第一二极管的第二节点耦接的源极端、与接地端耦接的漏极端，以与栅极端。晶体管的栅极端可经由电容而耦接至接地端。在部分的实现方式中，第一连线以及第二连线形成于第一金属层之上。该方法可以更包含以下步骤：于存储器与控制电路上随后形成第二金属层，藉以完成制造存储器并通过将晶体管的栅极端耦接于晶体管的源极端而禁能晶体管。
在某些实现方式中，第一连线以及第二连线形成于第一金属层上。该方法可更包含以下步骤：于存储器与控制电路上随后形成第二金属层，藉以完成制造存储器并形成第三连线，其中第三连线用于将第二电压施加于第一二极管的第二节点。第二金属层可为存储器的顶部金属层。
施加于控制电路的第二电压可高于施加于第一存储单元连接线上的操作电压。第一存储单元连接线可包含字线、位线、源极选择线以及接地选择线的其中一个。在某些情况下，控制电路包含耦接于第一二极管以及接地端之间且彼此串联的多个晶体管，其中施加在控制电路上的电压分布于这些晶体管。
在某些应用中，该方法更包含以下步骤：将第二二极管连接于包含一个或多个第二存储单元的第二存储单元连接线与控制电路间。因此，在制造存储器时，累积于一个或多个第二存储单元上的第二制程期间电荷经由第二导通路径而被放电至接地端。其中第二导通路径是由因第二制程期间电荷所引起的第三电压对第二二极管顺向偏压，据以致能控制电路将电流导通至接地端所形成。
本揭露的另一方面为存储器系统的制造方法，包含以下步骤：形成第一连线与第二连线，其中第一连线用以将第一二极管的第一节点连接至存储器的第一存储单元连接线，且第二连线用以将第一二极管的第二节点连接至控制电路。形成与第一存储单元连接线耦接的一个或多个第一存储单元。其中，在形成一个或多个第一存储单元的期间，累积于一个或多个第一存储单元上的制程期间电荷经由导通路径而被放电至接地端。其中该导通路径是由因制程期间电荷所引起的第一电压对第一二极管顺向偏压，并据以致能控制电路将电流导通至接地端所形成；以及完成制造存储器系统，其中施加第二电压于控制电路而对第一二极管逆向偏压并因而关闭该导通路径。
该方法更包含以下步骤：形成将控制电路内的晶体管的第一端连接至第一二极管的第二节点之间的连线，以及形成将晶体管的第二端连接至接地端的连线。其中，晶体管被致能并在对制程期间电荷放电时导通电流。
在某些应用中，第一连线与第二连线形成于第一金属层上，且完成制造存储器系统的步骤包含以下步骤：在存储器与控制电路上随后形成第二金属层，藉以完成存储器并禁能晶体管。第二金属层可以是存储器的顶部金属层。晶体管的第一端可为源极端，且晶体管的第二端为漏极端。以及，在晶体管的该源极端与晶体管的栅极端间形成连线以禁能晶体管。
在某些应用中，第一连线与第二连线形成于第一金属层上，且完成制造存储器系统的步骤包含以下步骤：在存储器与控制电路上随后形成第二金属层以完成存储器，并形成用以将第二电压施加至第一二极管的第二节点的连线。
该方法可进一步包含以下步骤：在存储器驱动器内设置耦接于第一存储单元连接线的第一二极管，并将控制电路设置在存储器与存储器驱动器外。该方法可进一步包含步骤：形成多个连线，用以将第二二极管耦接至存储器的第二存储单元连接线与控制电路，其使在制造与第二存储单元连接线相连的多个第二存储单元时，将累积在这些第二存储单元的第二制程期间电荷经由第二导通路径放电至接地端，其中第二导通路径是由因第二制程期间电荷所引起的第三电压对第二二极管顺向偏压，并因而致能控制电路将电流导通至接地端所形成。该方法可进一步包含以下步骤：耦接于电压输入，通过一个或多个晶体管接收第二电压至二极管的第二节点。
本揭露的再一方面为集成电路，包含：存储器、多个二极管、以及放电控制电路。存储器包含：存储单元阵列，包含多个存储单元；列译码器或行译码器；以及多条存储单元连接线。各该存储单元连接线分别将存储单元阵列中的多列存储单元或多行存储单元连接至列译码器或行译码器。各该二极管具有连接至各该存储单元连接线的第一节点。放电控制电路连接至各该二极管的第二节点，其中放电控制电路包含形成在第一金属层的第一部分，以及形成在第一金属层上方的第二金属层的第二部分。在未设置第二金属层时，放电控制电路可用于将累积于存储单元的制程期间电荷经由在第一金属层中的导通路径而放电至接地端，以及放电控制电路可经由第二金属层被施加电压而对该二极管逆向偏压及关闭该导通路径。
第一部分可包含晶体管，其提供从第二节点至接地端的导通路径。在某些情况下，第二部分包含在第二节点与晶体管的栅极端间的连线。在某些情况下，第二部分包含在第二电压的输入端与第二节点间的连线。第一部分包含在第二节点与晶体管的栅极端间的连线。第二金属层可为存储器的顶部金属层。
前述技术的实现方式包含方法、系统、电路、计算机程序产品与计算机可读取介质。在一个例子中，可以利用耦接于非挥发性存储器的控制器实施该方法，且该方法可包含由控制器实施前述动作(例如，防止存储单元受到制程期间电荷的影响的动作)。在另一个例子中，可由一个或多个处理器执行存储在非瞬时机器可读取介质所包含的计算机程序产品的指令。这些指令用于使一个或多个处理器实现前述的动作。计算机可读取介质用于存储一个或多个处理器所执行的指令，使一个或多个处理器执行实施前述动作。
本技术可由任何类型的控制器实现，用以保护快闪存储单元不受制程期间电荷影响。存储单元连接线(例如，字线)，可被连接至顺向二极管而将导通路径导通，进而在最高的金属层形成前，防止制程期间电荷累积在存储单元上。在最高层的金属层形成后，控制电路利用足以将原本为顺向的二极管进行逆向偏压的高电压而关闭导通路径。亦即，控制电路可提供至接地端的导通路径，用以在制造存储单元的期间(例如，在形成顶部金属层前)，对累积在的制程期间电荷进行放电；以及，在存储器正常操作时，提供电压以维持使二极管处于逆向偏压。本技术仅需使用很小的面积，且每一条字线仅需要一个顺向二极管，且所有的顺向二极管可共享位在存储器系统周边区域的控制电路。
该技术可被应用至不同类型的敏感性(sensitive)装置，例如，存储器晶体管(或存储单元)与电容，或标准MOS装置(例如，n-通道及/或p-通道晶体管)。存储器晶体管可包含SONOS晶体管、浮动栅极晶体管、氮化物唯独存储器(NROM)晶体管，或其他可存储电荷的非挥发性存储器MOS装置。本技术可被应用于不同类型的存储器，例如单阶存储单元(single-level cell，简称为SLC)装置或多阶存储单元(multi-level cell，简称为MLC)装置(例如，二阶存储单元装置或三阶存储单元(triple-level cell，简称为TLC)装置)。本技术被应用至不同类型的非挥发性存储器系统，例如NAND闪存等。或者，本技术可被应用至不同类型的装置与系统，例如安全数字(secure digital，简称为SD)卡，嵌入式多媒体卡(embedded multimedia card，简称为eMMC)，或固态硬盘(solid-state drive，简称为SSD)或嵌入式系统等。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A，其是举例说明实现包含存储器系统的系统的示意图。
图1B，其是举例说明存储器的一种配置方式。
图1C，其是举例说明存储单元阵列的二维(2D)存储器区块的一种配置方式。
图1D，其是举例说明在3D存储器中的三维(3D)存储器区块的示意图。
图2A，其是举例说明存储器系统用于防止字线内的存储单元受到制程期间电荷影响的示意图。
图2B，其是举例说明保护与字线耦接的存储单元不受制程期间电荷影响的控制电路的细部电路的示意图。
图2C，其是在制造图2A的存储器时，从字线对制程期间电荷放电的示意图。
图2D，其是操作图2A的存储器的示意图。
图3，其是举例说明存储器系统的示意图。
图4，其是另一个防止字线内的存储单元受到制程期间电荷影响的存储器系统的示意图。
图5，其是另一个用以防止字线内的存储单元受到制程期间电荷影响的存储器系统的示意图。
图6，其是防止存储单元受到制程期间电荷的影响的处理流程的一种实现方式的示意图。
【符号说明】
系统100 主控端装置120
装置110 装置控制器112
处理器113 内部存储器114
存储器116、202、302、402、502
列译码器134、206 控制逻辑132
存储单元阵列130 行译码器136
字线131、WL0、WL1、WLn-1、WLn、152
位线133、BL0、BL1、BLn-1、BLn、154
存储单元141、160 存储单元分页142
源极端选择晶体管SST、143 存储单元串144
接地端选择晶体管GST、145
源极选择线SSL、146、156 存储器区块140、150
接地选择线GSL、148、158 共享源极线CSL
存储器系统200、300、400、500 全局字线203
晶体管208、232、MP2、352、306、308、360、358、MP3
局部字线201 二极管210、410、510
共享导线205、330
控制电路212、350、404、504
存储器阵列204 制程期间电荷207
电路230、250、270 共享节点209、331
输入节点231、351、451
连线Mtop、236、356、506
PMOS型晶体管MP1、240
NMOS型晶体管MN1、238 电容234、354
电压VMAX 接地端路径252
高电压路径272 全局源极选择线301
全局接地选择线305 局部源极选择线303
局部接地选择线307 第一二极管310
第二二极管312 金属连线508
处理流程600 步骤602、604、606
具体实施方式
如前所述，现有技术已采用PN二极管保护或多晶硅熔丝保护以防止制程期间电荷的影响。然而，这两种技术均有其限制。对PN二极管保护而言，字线(word line，简称为WL)上的操作电压必须被限制在仅能反转二极管的方向且必须低于击穿电压(breakdownvoltage)。此外，PN二极管仅能在击穿电压后提供保护，因此无法防止装置受到中等范围的电压所影响。对多晶硅熔丝保护而言，必须在测量前先使多晶硅熔丝断裂。若使多晶硅熔丝断裂的偏压过大，也可能对装置产生干扰。
此外，闪存不易采用在CMOS逻辑所使用的技术修正违反天线规则，因为闪存具有阵列布局(1ayout)、大量的阵列金属层、金属节距(pitch)的限制，以及对于可超过逆向二极管击穿电压的高操作电压的要求。
为克服此问题，存储单元连接线(例如，字线)可连接至顺向二极管。为避免制程期间电荷累积在存储单元，在顶部金属层形成前，先通过顺向二极管将导通路径导通。在制造存储单元时(例如，在形成顶部金属层前)，控制电路可提供至接地端的导通路径，用以对累积的制程期间电荷放电。另一方面，在存储器正常操作时，控制电路提供电压以维持二极管处于逆向偏压条件。
请参见图1A，其是系统100的举例的示意图。系统100包含装置110与主控端装置120。装置110可以是包含装置控制器112与存储器116的存储器系统。装置控制器112包含处理器113与内部存储器114。
在某些实现方式中，装置110为存储装置。例如，装置110可为eMMC卡、SD卡、固态硬盘，或其他适合的存储装置。在某些实现方式中，装置110为智能型手表、数码相机或多媒体播放器。在某些实现方式中，装置110为耦接于主控端装置120的客户端装置。例如，主控端装置120为数码相机或多媒体播放器，而装置110为在其内的SD卡。
装置控制器112为通用微处理器(general-purpose microprocessor)或特殊应用微处理器(application-specific microprocessor)。在某些实现方式中，装置控制器112为装置110的存储器控制器。以下段落所叙述的不同技术，是以装置控制器112作为存储器控制器的实现方式的举例。然而，以下所描述的技术，也可被应用至装置控制器112非为存储器控制器的其他类型控制器的实现方式中。
处理器113用于执行指令与处理数据。指令包含分别以韧体程序代码及/或其它程序代码存储在次级存储器(secondary memory)的韧体指令及/或以其它程序代码。数据报含对应于韧体的程序数据及/或由处理器执行的其他程序，以及其他适合的数据。在某些实现方式中，处理器113为通用微处理器，或是特殊应用微控制器。处理器113也可被称为中央处理单元(CPU)。
处理器113存取来自内部存储器114的指令和数据。在某些实现方式中，内部存储器114为静态随机存取存储器(Static Random Access Memory，简称为SRAM)或动态随机存取存储器(Dynamic Random Access Memory，简称为DRAM)。例如，在某些实现方式中，装置110为eMMC卡、SD卡或智能型手表时，内部存储器114为静态随机存取存储器。在某些实现方式中，装置110为数码相机或多媒体播放器时，内部存储器114为动态随机存取存储器。
如图1A所示，在某些实现方式中，内部存储器为装置控制器112内的高速缓存。内部存储器114存储与处理器113所处理的指令相对应的脚本，及/或处理器113在执行期间(runtime)所请求的数据。
装置控制器112从存储器116转移脚本及/或数据至内部存储器114。在某些实现方式中，存储器116为用于长期性地存储指令及/或数据的非挥发性存储器，例如，NAND闪存装置，或其他合适的非挥发性存储器装置。在部分的实现方式中，若存储器116为NAND闪存时，装置110为闪存装置(例如，闪存卡)，且装置控制器112为NAND快闪控制器。例如，在某些实现方式中，当装置110为eMMC卡或SD卡时，存储器116为NAND快闪。在某些实现方式中，装置110为数码相机，存储器116为SD卡；以及在某些实现方式中，装置110为多媒体播放器，存储器116为硬盘。为便于说明，以下叙述以NAND闪存作为存储器116的举例。
请参见图1B，其是举例说明存储器116的一种配置方式。存储器116包含存储单元阵列130、控制逻辑132、列译码器(或驱动器)134，以及行译码器(或驱动器)136。存储单元阵列130可包含多个存储器区块。
请参见图1C，其是举例说明存储单元阵列130的二维(2D)存储器区块140的一种配置方式。存储器区块140包含以串联方式相连的存储单元141，其耦接于各条位线BL0、BL1、...、BLn-1、BLn以形成多个存储单元串144，以及耦接于列字线WL0、WL1、...、WLn-1、WLn以形成多个存储单元分页142。
如图1B所示，存储单元通过不同的字线(WL0、WL1、...、WLn-1、WLn)131耦接于列译码器134，以及通过不同的位线(BL0、BL1、...、BLn-1、BLn)133耦接于行译码器136。据此，可通过不同的字线(WL0、WL1、...、WLn-1、WLn)131与不同的位线(BL0、BL1、...、BLn-1、BLn)133，选取存储单元进行操作。控制逻辑132连接至列译码器134以及行译码器136(例如，经由全局字线以及全局位线)，并通过列译码器134与行译码器136控制存储单元。控制逻辑132可以从装置控制器112接收命令及/或数据信号。
请再次参看图1C，存储单元串144可包含此串接的多个存储单元141、源极端选择晶体管(source selection transistor，简称为SST)143，以及接地端选择晶体管(groundselection transistor，简称为GST)145。源极端选择晶体管143的栅极端连接至源极选择线(source selection line，简称为SSL)146。位于不同的存储单元串的源极端选择晶体管SST的栅极端，也都连接至相同的源极选择线146。存储单元141的栅极端分别连接至字线WL0、WL1、...、WLn-1、WLn。存储单元141经由接地端选择晶体管145连接至共享源极线(commonsource line，简称为CSL)。接地端选择晶体管145的栅极端连接至接地选择线(groundselection line，简称为GSL)148。不同存储单元串内的接地端选择晶体管的栅极端，都连接至相同的接地选择线。存储单元分页142可包含多个存储单元141。在存储单元分页142中，存储单元141的栅极端以串联方式耦接于不同的字线(WL)。将输入电压施加于字线的同时，也会将输入电压施加于同样位在存储单元分页142中全部存储单元141的栅极端。
存储单元可包含作为存储元件的存储器晶体管。存储器晶体管可包含SONOS晶体管、浮动栅极晶体管、氮化物唯独存储器(nitride read only memory，简称为NROM)晶体管，或是其他适合用于存储电荷的非挥发性存储器MOS装置。在制造存储单元时(例如，等离子体强化程序)，可在存储单元产生制程期间电荷的影响，并在存储单元累积制程期间电荷。
如图2A-图2D所述的细节，在制造存储器116的时候，于制程期间所累积的电荷，可经由顺向二极管210与控制电路212而被放电至接地端。二极管210的阳极耦接于存储单元连接线(例如，字线)，且顺向二极管210的阴极耦接于控制电路212。在存储器116完成，且存储器116处于正常操作时，顺向二极管210因为受到施加于控制电路212的电压所影响而为逆向偏压。控制电路212也可被禁能，即，当存储器116正常操作时，可以避免电流流经控制电路212。每一条局部字线201可分别使用一个顺向二极管210，且全部的顺向二极管210可位于列译码器134内，并共享同一个控制电路212。在一个例子中，控制电路212可位于控制逻辑132。在其他的例子中，在半导体芯片制造存储器116，且在存储器116与列译码器134外的控制电路212可位于半导体芯片的周边区域。
对2D存储器区块140而言，源极端选择晶体管143与接地端选择晶体管145的功能形同开关而非存储元件。因此，源极端选择晶体管143和接地端选择晶体管145可包含非用以存储电荷而与存储器晶体管不同的晶体管。2D存储器区块140内的源极端选择晶体管143与接地端选择晶体管145可避免受到制程期间电荷影响。
在某些实现方式中，存储器116为三维(3D)存储器。请参见图1D，其是举例说明在3D存储器中的3D存储器区块150的示意图。存储单元160以三维方式设置，且存储单元160耦接于多条字线152与多条位线154。如图1D所示，在3D存储器中，存储单元160可作为耦接于源极选择线(SSL)156的源极端选择晶体管SST，以及作为与耦接于接地选择线158的接地端选择晶体管GST。由于存储单元160为可用于存储电荷的存储元件，制造3D存储器时，也可能在源极端选择晶体管SST与接地端选择晶体管GST产生制程期间电荷的影响。图3将进一步说明制程期间电荷的影响，可利用与图2A-图2D所示的类似方式放电。
请参见图2A，其是举例说明存储器系统200用于防止字线内的存储单元受到制程期间电荷影响的示意图。存储器系统200可类似图1A的装置110。存储器系统200包含存储器202(例如，图1A-图1B的存储器116)。存储器202可包含存储器阵列204(例如图1B的存储器阵列130)，以及列译码器206(例如，图1B的列译码器134)。
每一条局部字线(WL)201耦接至存储器阵列204内的一个或多个存储单元。在列译码器206中，每一条局部字线201连接至晶体管208(例如，NMOS晶体管)，晶体管208被用来当作将信号从全局字线203相对应地传送至局部字线201的开关。全局字线203可连接至存储器202的控制逻辑(例如，图1B的控制逻辑132)。
为对累积在存储器阵列204内的存储单元内的制程期间电荷207进行放电，可在列译码器206加入多个二极管210。其中，每一个二极管210分别连接至存储器阵列204的局部字线201。二极管210的阳极连接至局部字线201，且二极管210的阴极连接至与控制电路(例如，天线放电控制电路)212相连的共享导线205。如图2C进一步说明的，在制造存储器202时，产生或累积于存储单元的制程期间电荷207可经由顺向二极管210放电至导通的控制电路212，即，允许电流流经控制电路212，进而将制程期间电荷207放电至接地端(GND)。
存储器系统200可以利用半导体芯片制造。控制电路212位于存储器202(或在存储器阵列204与列译码器206之外)外，并可利用存储器系统200的周边芯片区域制造。控制电路212可耦接于接地端(例如，在接地的组块(chunk)上定义控制电路212(或半导体芯片)的位置)。其中，组块可包含p-型基板。
请参见图2B，其是举例说明保护与字线耦接的存储单元不受制程期间电荷影响的控制电路212的细部电路230的示意图。在列译码器206中，所有加入的二极管210的阴极可共同连接至与至控制电路212的输入节点231相连的共享节点209。在某些实现方式中，控制电路212包含晶体管(MP2)232。晶体管232可为p-型晶体管(例如，PMOS型晶体管或是PNPBJT)。晶体管232包含耦接于接地端的漏极端、耦接于输入节点231的源极端(因此至共享节点209与二极管210的阴极)，以与栅极端。当晶体管232的源极端与栅极端之间的电压差VSG大于晶体管232的临界电压Vth时，晶体管232导通，藉以将电流从源极端导通至漏极端(并进而导通至接地端)。在某些例子中，晶体管232的栅极端经由电容234耦接于接地端。在某些例子中，晶体管232的栅极端为浮接。
在控制电路212内，一部分的连线(包含从晶体管232的源极端232连接至输入节点231的连线)是由半导体芯片上的第一金属层形成。第一金属层可为底部金属层(即，最靠近基板的金属层)。在制造存储器阵列204内的存储单元前，可以形成局部字线201与二极管210之间的连线，以及形成在二极管210与晶体管232之间的连线。据此，在制造存储单元时，对存储单元产生或累积的制程期间电荷207放电(例如，通过由二极管210与晶体管232形成的导通路径，逐渐并持续地放电至接地端)。
半导体芯片可包含超过一层金属层。每层金属层间通过绝缘层而分隔。例如，在第一金属层的上方有一绝缘层，且第二金属层位在绝缘层的上方。可利用穿孔连线电性连接第一金属层与第二金属层。
随后进行第二金属制造程序的步骤(即，在堆积第一金属层的程序后)，可在存储器202上堆积第二金属层以完成存储器202的制造。第二金属制造程序也可在控制电路212上沉积第二金属层，用以形成将晶体管232的栅极端(及/或电容234)连接至晶体管232的源极端232的连线(Mtop)236。第二金属层可为存储器202的顶部金属层(或包含存储器202的集成电路)。在某些应用中，连线236可由非顶部金属层的其他金属层所形成，例如，仅次于顶部金属层下方的金属层。
在第二金属制造程序前，电容234的连接节点为浮接，使得晶体管232可被因累积在存储单元的制程期间电荷207所引起的电压导通，连带使导通路径导通，并将制程期间电荷207放电至接地端。
在第二金属处理程序步骤后，形成连线236，其中连线236将晶体管232的栅极连接至晶体管232的源极端。接着，晶体管232被关闭，且用于放电至接地端的导通路径被关闭。
可将电压VMAX施加于控制电路212上。可将电压VMAX施加于输入节点231上，使得二极管210被逆向偏压并将字线摒除于控制电路212外。为维持二极管210处于逆向偏压条件下，电压VMAX的电压位准可大于施加于字线201的最大操作偏压。因此，在正常操作下，控制电路212并不会对存储器202产生影响，或其影响甚微。
在某些实现方式中，将电压VMAX经由至少一个晶体管(例如，NMOS型晶体管(MN1)238与PMOS型晶体管(MP1)240)施加于输入节点231。晶体管238包含耦接于用于接收电压VMAX的输入端的漏极端、耦接于输入节点231的栅极端，以及与晶体管240的源极端耦接的源极端。晶体管240的栅极端耦接于接地端，且晶体管240的漏极端耦接于输入节点231。通过此种方式，施加电压VMAX时，晶体管238、240被导通，并将电压VMAX传送至输入节点231与二极管210的阴极。
在某些例子中，晶体管238、240与输入节点231间的连线，以及晶体管232与输入节点231间的连线，可形成于相同的金属层上。在某些例子中，晶体管238、240与输入节点231间的连线可以在制造存储器阵列204期间形成、在第二金属制造程序前形成，或在第二金属制造程序后形成。在第二金属制造程序后(例如，在存储器202进行正常操作时)，可将电压VMAX施加于控制电路212。
请参见图2C，其是在制造存储器202时，从字线对制程期间电荷放电的电路250的示意图。在对制程期间电荷207进行放电，以及在第二金属制造程序前，除了例如通过底部金属层来形成控制电路212内的连线外，并没有连线236。当存储单元上因为制程期间电荷207所引起的电压，大于二极管210的临界电压Vth(例如，硅二极管的临界电压Vth为0.7伏特，或锗二极管的临界电压Vth为0.3伏特)时，对二极管210顺向偏压，进而将制程期间电荷207导通至控制电路212；当共享节点209的电压大于晶体管232的临界电压时，导通晶体管232，使得电流流至接地端。因此，可形成放电至接地端路径252，用于将制程期间电荷207放电至接地端。
请参见图2D，其是操作存储器202的电路270的示意图。如前所述，在第二金属制造程序后，以及在存储器202正常操作时，形成将晶体管232的栅极连接至晶体管232的源极端的连线236，据以关闭晶体管232。控制电路212可通过高电压路径272提供电压VMAX，并使二极管210处于逆向偏压条件下。
请参见图3，其是举例说明存储器系统300的示意图。存储器系统300用以防止耦接于源极选择线SSL与接地选择线GSL的存储单元受到制程期间电荷影响。
在存储器系统300中，存储器302的列译码器内，每一个局部源极选择线303均被连接至晶体管306(例如，NMOS晶体管)。晶体管306作为开关使用，使全局源极选择线301的信号对应地传送至局部源极选择线303。每一个局部接地选择线307均连接至晶体管308(例如，NMOS晶体管)，晶体管308作为开关使用，使全局接地选择线305的信号对应地传送至局部接地选择线307。全局源极选择线301与全局接地选择线305可与存储器302的控制逻辑(例如，图1B的控制逻辑132)互相连接。
如图1D所述，在3D存储器系统中，耦接于局部源极选择线303与局部接地选择线307的源极端选择晶体管SST与接地端选择晶体管GST也可由存储单元形成。因此，与存储单元阵列内(例如，图2A的存储单元阵列204)的存储单元类似地，在源极端选择晶体管SST与接地端选择晶体管也可能产生制程期间电荷207的影响(于源极选择线303与接地选择线307上)。制程期间电荷207影响可能导致源极选择线SSL(或源极端选择晶体管SST)与接地选择线GSL(或接地端选择晶体管GST)的初始临界电压过高。源极选择线SSL/接地选择线GSL抹除操作可用于对制程期间电荷放电。然而，在抹除操作后，源极选择线SSL/接地选择线GSL的临界电压可能变得过小，连带引起漏电问题。
与存储器系统200相似，在图3的存储器系统300中，第一二极管310的阳极可被耦接于局部源极选择线303，且第二二极管312的阳极可被耦接于局部接地选择线307。第一二极管310的阴极与第二二极管312的阴极耦接于与控制电路350的输入节点351相连的共享节点331。控制电路350可类似图2B的控制电路212。控制电路350可包含晶体管(MP2)352(例如，图2B的晶体管332)。晶体管352包含耦接于输入节点351的源极端、耦接于接地端的漏极端，以及经由电容354耦接于接地端的栅极端。
在制造存储器302期间，以及在顶部金属层的制造程序前，在与局部源极选择线303耦接的源极端选择晶体管SST上产生的制程期间电荷，以及与局部接地选择线307耦接的接地端选择晶体管GST上产生的制程期间电荷，皆可经由导通路径被放电至接地端。其中，导通路径是由在顺向偏压条件的第一二极管310与导通状态的晶体管352所形成。在顶部金属层制造程序后，形成用以将晶体管的源极端连接至晶体管352的栅极的连线(Mtop)356，用于关闭晶体管352。在存储器系统300进行正常操作时，可施加电压VMAX于控制电路350，因而通过晶体管358(例如，图2B的晶体管238)，以及晶体管360(例如，图2B的晶体管240)对第一二极管310、第二二极管312逆向偏压。
在某些实现方式中，存储器系统300内的二极管可被分别加入列译码器中，用以耦接于每一条字线，藉以将字线中，于存储单元产生的制程期间电荷经由控制电路350放电至接地端。在某些实现方式中，并未加入二极管。相反的，在存储单元正常操作期间，可利用抹除操作而将存储单元上的制程期间电荷放电。
请参见图4，其是另一个防止字线内的存储单元受到制程期间电荷影响的存储器系统400的示意图。存储器系统400包含与图2B的存储器202类似的存储器402。各二极管410分别耦接于在列译码器的每一条字线。存储器系统400包含耦接于二极管410阴极的控制电路404。与图2B的控制电路212相比，控制电路404包含较多个耦接于输入节点451与接地端间且彼此串接的晶体管(MP2、MP3)。
如前所述，电压VMAX必须高于施加于字线的最大操作电压(例如，大约24伏特)，用以使二极管410处于逆向偏压条件下。因此，在正常操作存储器时，控制电路404内的晶体管MP2(例如，图2B的晶体管232)，可能从电压VMAX受到高应力电压的影响。通过额外加入的晶体管MP3，电压VMAX可被晶体管MP2、MP3所分压，因此，可减少在晶体管MP2、MP3上的应力电压。
请参见图5，其是另一个用以防止字线内的存储单元受到制程期间电荷影响的存储器系统500的示意图。存储器系统500包含与图2B的存储器202类似的存储器502，其中二极管510可分别耦接于列译码器的字线。
存储器系统500包含与二极管510的阴极耦接的控制电路504。与图2B的控制电路212相比，控制电路504的电压VMAX并不是通过晶体管，而是利用金属连线508耦接于二极管510。与用于将晶体管MP2的源极端连接至晶体管MP2的栅极端的连接线506类似(例如，图2B的连线236)，金属连线508可在进行顶部金属制造程序时形成。
请参见图6，其是防止存储单元受到制程期间电荷的影响的处理流程600的一种实现方式的示意图。
形成将二极管的第一节点连接至存储器的存储单元连接线的连线，以及形成将二极管的第二节点连接至控制电路的连线(步骤602)。在制造存储器前，连线可由金属层(例如，底部金属层)形成。存储器可为图1B的存储器116。存储单元连接线与被制造的一个或多个存储单元耦接。存储单元连接线可为字线(WL)、位线(BL)、源极选择线(SSL)与接地选择线(GSL)的其中一个。
在某些实现方式中，于存储器驱动器(例如，列译码器)加入多个二极管，且每一个二极管被分别耦接至存储单元连接线(例如，字线)。二极管的阴极可连接至与控制电路的输入节点耦接的共享节点。控制电路位在存储器驱动器与存储器外，且可设置在芯片的周边区域。
控制电路可包含晶体管，其中晶体管可为PMOS型晶体管与PNP型BJT。处理流程600可进一步包含：形成将晶体管的源极端连接至二极管的第二节点的连线，以及形成将晶体管的漏极端耦接于接地端的连线。在某些应用中，晶体管的栅极为浮接。在某些应用中，可形成经由电容将晶体管的栅极连接至接地端的连线。
形成与存储单元连接线耦接的存储单元(步骤604)。在形成存储单元时，制程期间电荷累积在存储单元。当制程期间电荷所引起的电压够大时(例如，大于二极管的临界电压与控制电路内的晶体管的临界电压)，可通过对二极管顺向偏压与致能晶体管的方式，形成将制程期间电荷放电至接地端的导通路径。
完成制造存储器(步骤606)，使得在将电压施加至控制电路而使二极管逆向偏压的同时，导通路径可因此而关闭。其中，施加于控制电路的电压，高于施加于存储单元连接线的操作电压，使得二极管处于逆向偏压条件。
在某些例子中，完成制造存储器的步骤包含：形成存储器上的顶部金属层(例如，通过顶部金属制造程序)以完成存储器。顶部金属层亦可形成在控制电路上(例如，在晶体管的源极端与晶体管的栅极端间形成连线)，用以禁能晶体管。在某些例子中，完成制造存储器的步骤包含：在控制电路上形成顶部金属层，作为将电压施加至二极管之第二节点的连线。通过一个或多个晶体管，将电压施加于二极管的第二节点。
本揭露与其他例子可利用一个或多个计算机程序产品实现，例如，由数据处理装置所执行，或用于控制数据处理装置的操作之，编码于计算机可读介质的一个或多个计算机程序指令的模块。计算机可读介质可为机器可读取存储装置、机器可读取存储基板、存储器装置，或其中至少一个的组合。“数据处理装置”一词包含所有用于处理数据的装置与机器，包含例如可编程处理器、计算机，或多个处理器或计算机。除硬件外、装置还可包含用于建立所欲解决问题的计算机程序的执行环境的程序代码，例如，组成处理器韧体的程序代码、协议叠层、数据库处理系统、操作系统或其中至少一个的组合。
系统可包含所有用于处理数据的装置与机器，包含例如可编程处理器、计算机，或多个处理器或计算机。除硬件外，系统还可包含用于建立所欲解决问题的计算机程序的执行环境的程序代码，例如，组成处理器韧体的程序代码、协议叠层、数据库处理系统、操作系统或其中至少一个的组合。
计算机程序(也称为程序、软件、软件应用、脚本语言或程序代码)可以利用任何种类的程序语言(包含编译或直译语言)所写成，且计算机程序可以采用各种形式，包含独立的程序，或是以模块、元件、子程序或其他计算环境所使用的合适的单元。计算机程序并不需要对应于文件系统中的一个文件。程序可被存储在用于存储其他程序或数据的文件的一部分(例如，存储于标记式语言文件的一个或多个脚本程序)、在一个特定用于解决问题的单一程序中，或多个协调性文件(例如，存储在一个或多个模块、子程序或部分程序代码的文件)。计算机程序可以在位于单一位置或分散于多个位置并由通讯网络连接的一个或多个计算机展开或执行。
本文所述的程序与逻辑流程可由一个或多个可编程处理器实现，其是执行实现此处所述功能的一个或多个计算机程序。这些程序与逻辑流程亦可由特殊目的逻辑电路(例如，现场可程序逻辑门阵列(field programmable gate array，简称为FPGA))或特殊应用集成电路(application specific integrated circuit，简称为ASIC)装置实施。
适合用于执行计算机程序的处理器可包含，例如，通用或特殊目的微处理器，以及任何类型的数字计算机的一个或多个处理器。一般说来，处理器将从只读存储器或随机存取存储器或从这两者接收指令与数据。计算机的必要元件可包含用于实现指令的处理器，以及用于存储指令与数据的一个或多个存储器装置。一般说来，计算机也可包含，或可操作地耦接于用于存储数据的至少一个大量存储装置(例如，磁盘、磁光盘或光盘)，从其接收数据或将数据传送于其上或两者皆然。然而，计算机并不一定需要具备此种大量存储装置。适合存储计算机程序指令与数据的计算机可读取介质可包含各种形式的非挥发性存储器、介质与存储器装置，包含例如半导体存储器装置(例如，EPROM、EEPROM与闪存装置)以及磁盘。处理器与存储器可搭配或具有特殊目的逻辑电路。
尽管本文可能描述许多细节，但该些细节并非本发明所请求或可能请求的范畴的限制，而是特定地说明实施例的特征。本文在不同实施例所描述的该些特征，也可实现在一个实施例上。反之，本文对同一个实施例所描述的不同特征，也可以分别于多个实施例中实现个别或其中一部分的组合。再者，前述的说明虽以特定方式组合相关特征并据以请求，但在一些情况下，也可以是该组合，或是该组合中的一部分的组合或一部分组合的变化。同样的，附图所描述的操作虽具有特定顺序，但不应被理解为，用于限定该些操作必须以特定的顺序先后或依序执行，也不代表所有的操作都必须实行才能达到所需效果。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种防止存储器内的存储单元受到制程期间电荷影响的方法，包含以下步骤：
形成一第一连线，用以将一第一二极管的一第一节点连接至与即将被制造的一个或多个第一存储单元耦接的一第一存储单元连接线，以及，形成一第二连线，用以将该第一二极管的一第二节点连接至一控制电路，其中在制造该存储器时，累积在该一个或多个第一存储单元的制程期间电荷经由一第一导通路径而被放电至一接地端，其中该第一导通路径是由因该制程期间电荷所引起的一第一电压对该第一二极管顺向偏压并因而致能该控制电路将一电流导通至该接地端所形成，该第一连线以及该第二连线形成于一第一金属层上；
于该存储器与该控制电路上形成一第二金属层，该第二金属层覆盖在该第一金属层上以完成制造该存储器；其中，在未设置该第二金属层时，该控制电路用于将累积于该存储单元的制程期间电荷经由在该第一金属层中的一导通路径而放电，以及在设置该第二金属层时，该控制电路经由该第二金属层用于关闭该导通路径；以及
在制造该存储器之后以及在操作该存储器的时候，将一第二电压施加于该控制电路而对该第一二极管逆向偏压并据以关闭该第一导通路径。
2.如权利要求1所述的方法，其中该控制电路包含一晶体管，该晶体管包含与该第一二极管的该第二节点耦接的一源极端、与该接地端耦接的一漏极端，以及一栅极端，且该方法更包含以下步骤：
通过该第二金属层将该晶体管的一栅极端耦接于该晶体管的该源极端而禁能该晶体管。
3.如权利要求1所述的方法，其中该方法更包含以下步骤：
藉以该第二金属层形成一第三连线，其中该第三连线用于将该第二电压施加于该第一二极管的该第二节点。
4.如权利要求1所述的方法，其中施加于该控制电路的该第二电压高于施加于该第一存储单元连接线上的一操作电压。
5.如权利要求1所述的方法，其中该第一存储单元连接线包含一字线、一位线、一源极选择线，以及一接地选择线的其中一个。
6.如权利要求1所述的方法，其中该控制电路包含耦接于该第一二极管以及该接地端之间且彼此串联的多个晶体管，其中施加在该控制电路上的该第二电压分布于这些晶体管。
7.一种存储器系统的制造方法，包含以下步骤：
形成一第一连线与一第二连线，其中该第一连线用以将一第一二极管的一第一节点连接至一存储器一第一存储单元连接线，且该第二连线用以将该第一二极管的一第二节点连接至一控制电路；
形成与该第一存储单元连接线耦接的一个或多个第一存储单元，其中，在形成该一个或多个第一存储单元的期间，累积于该一个或多个第一存储单元上的制程期间电荷经由一导通路径而被放电至一接地端，其中该导通路径是由因制程期间电荷所引起的一第一电压对该第一二极管顺向偏压，并据以致能该控制电路将一电流导通至该接地端所形成，其中该第一连线以及该第二连线形成于一第一金属层上；
于该存储器与该控制电路上形成一第二金属层，该第二金属层覆盖在该第一金属层上以完成制造该存储器并禁能该控制电路的晶体管；其中，在未设置该第二金属层时，该控制电路用于将累积于该存储单元的制程期间电荷经由在该第一金属层中的一导通路径而放电，以及在设置该第二金属层时，该控制电路经由该第二金属层用于关闭该导通路径；以及
完成制造该存储器系统，其中该控制电路被施加一第二电压而对该第一二极管逆向偏压并因而关闭该导通路径。
8.如权利要求7所述的制造方法，其中更包含以下步骤：
形成将该控制电路内的该晶体管的一第一端连接至该第一二极管的该第二节点之间的连线，以及形成将该晶体管的一第二端连接至该接地端的连线，其中该晶体管被致能并在对该制程期间电荷放电时导通该电流。
9.一种集成电路，包含：
一存储器，包含：
一存储单元阵列，包含多个存储单元；
一列译码器或一行译码器；以及
多条存储单元连接线，其分别将该存储单元阵列中的多列的存储单元或多行的存储单元连接至该列译码器或该行译码器；
多个二极管，其中各该二极管具有连接至各该存储单元连接线的一第一节点；以及
一放电控制电路，连接至各该二极管的一第二节点，其中该放电控制电路包含形成在一第一金属层的一第一部分，以及形成在该第一金属层上方的一第二金属层的一第二部分，其中，
在未设置该第二金属层时，该放电控制电路可用于将累积于该存储单元的制程期间电荷经由在该第一金属层中的一导通路径而放电至一接地端，以及
经由该第二金属层，该放电控制电路被施加电压而对各该二极管逆向偏压及关闭该导通路径。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817449B2 (en) 2021-04-29 2023-11-14 Macronix International Co., Ltd. Memory devices with discharging circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1816883A (zh) * 2003-07-31 2006-08-09 飞思卡尔半导体公司 非易失性存储器及其制造方法
CN102474255A (zh) * 2009-07-30 2012-05-23 吉林克斯公司 对静电放电的加强耐受性
CN104781884A (zh) * 2012-11-08 2015-07-15 桑迪士克科技股份有限公司 具有数据保留偏压的闪速存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337502B1 (en) * 1999-06-18 2002-01-08 Saifun Semicinductors Ltd. Method and circuit for minimizing the charging effect during manufacture of semiconductor devices
US6959920B2 (en) 2003-09-09 2005-11-01 Tower Semiconductor Ltd. Protection against in-process charging in silicon-oxide-nitride-oxide-silicon (SONOS) memories
US8445966B2 (en) * 2006-12-20 2013-05-21 Spansion Llc Method and apparatus for protection against process-induced charging
US7646643B1 (en) 2008-01-07 2010-01-12 Lattice Semiconductor Corporation Process charging monitor for nonvolatile memory
US9356012B2 (en) * 2011-09-23 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage ESD protection apparatus
US8872269B2 (en) 2011-12-12 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cell design to prevent plasma induced gate dielectric damage in semiconductor integrated circuits
JP6001893B2 (ja) 2012-03-23 2016-10-05 ローム株式会社 セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
US9607123B2 (en) 2015-01-16 2017-03-28 United Microelectronics Corp. Method for performing deep n-typed well-correlated (DNW-correlated) antenna rule check of integrated circuit and semiconductor structure complying with DNW-correlated antenna rule

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1816883A (zh) * 2003-07-31 2006-08-09 飞思卡尔半导体公司 非易失性存储器及其制造方法
CN102474255A (zh) * 2009-07-30 2012-05-23 吉林克斯公司 对静电放电的加强耐受性
CN104781884A (zh) * 2012-11-08 2015-07-15 桑迪士克科技股份有限公司 具有数据保留偏压的闪速存储器

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