CN114550793A - 存储器装置中的阻抗校准电路和校准阻抗的方法 - Google Patents

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CN114550793A CN202111332896.XA CN202111332896A CN114550793A CN 114550793 A CN114550793 A CN 114550793A CN 202111332896 A CN202111332896 A CN 202111332896A CN 114550793 A CN114550793 A CN 114550793A
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Abstract

提供了一种阻抗校准电路，其包括第一可变阻抗、第二可变阻抗、第三可变阻抗。第一可变阻抗连接至ZQ端子。第一控制电路基于来自第一比较器的输出的输出信号对第一可变阻抗执行第一阻抗校准。第二控制电路基于来自第二比较器的输出的输出信号对第三可变阻抗执行第二阻抗校准。第一开关将第一比较器的输入连接至ZQ端子和第一节点中的一者。第二开关将第一比较器的输出连接至第一控制电路和第二控制电路中的一者。第三开关将第一开关的输出连接至第一比较器的第一输入端子和第二输入端子中的一者并且将参考电压连接至第一输入端子和第二输入端子中的另一者。

Description

存储器装置中的阻抗校准电路和校准阻抗的方法
相关申请的交叉引用
本申请要求于2020年11月11日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0149935的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
示例实施例涉及半导体集成电路，并且更具体地说，涉及存储器装置中的阻抗校准电路和校准阻抗的方法。
背景技术
随着存储器装置的操作速度的提高，存储器装置和存储器控制器之间交流的信号的摆动宽度减小。摆动宽度减小的一个原因是使传输信号所需的时间最小化。然而，随着摆动宽度的减小，在存储器装置和存储器控制器之间传输的信号可能更容易由于由工艺、电压和温度(PVT)变化引起的阻抗失配而失真。用于调整存储器装置的输出阻抗和/或终端阻抗的阻抗校准操作可用于存储器装置的发送和/或接收阶段。在阻抗校准操作中，可通过将输出阻抗和/或终端阻抗与外部电阻器的阻抗进行比较来调整输出阻抗和/或终端阻抗。阻抗校准操作可称为输入/输出(I/O)偏移消除操作或ZQ校准操作。
发明内容
本公开的至少一个示例实施例提供了一种存储器装置中包括的阻抗校准电路，并且该阻抗校准电路能够补偿上拉电路与下拉电路之间的偏移。
本公开的至少一个示例实施例提供了一种利用能够补偿上拉电路与下拉电路之间的偏移的阻抗校准电路来校准阻抗的方法。
根据示例实施例，一种存储器装置中包括的阻抗校准电路包括第一可变阻抗电路、第二可变阻抗电路、第三可变阻抗电路、第一比较器、第二比较器、第一控制电路、第二控制电路、第一开关电路、第二开关电路和第三开关电路。第一可变阻抗电路连接至ZQ端子。第二可变阻抗电路和第三可变阻抗电路连接至第一节点。第一比较器将ZQ端子处的电压和第一节点处的电压之一与参考电压进行比较。第二比较器将第一节点处的电压与参考电压进行比较。第一控制电路基于来自第一比较器的输出的输出信号对第一可变阻抗电路执行第一阻抗校准操作。第二控制电路基于来自第二比较器的输出的输出信号对第三可变阻抗电路执行第二阻抗校准操作。第一开关电路将第一比较器的输入连接至ZQ端子和第一节点之一。第二开关电路将第一比较器的输出连接至第一控制电路和第二控制电路之一。第三开关电路将第一开关电路的输出连接至第一比较器的第一输入端子和第二输入端子之一，并且将参考电压连接至第一输入端子和第二输入端子中的另一个。
根据示例实施例，在利用存储器装置中包括的阻抗校准电路校准阻抗的方法中，同时执行第一阻抗校准操作和第二阻抗校准操作，阻抗校准电路包括第一可变阻抗电路、第二可变阻抗电路、第三可变阻抗电路、第一比较器、第二比较器、第一控制电路和第二控制电路。基于ZQ端子处的电压和参考电压通过第一比较器和第一控制电路对第一可变阻抗电路执行第一阻抗校准操作。基于第一节点处的电压和参考电压通过第二比较器和第二控制电路对第三可变阻抗电路执行第二阻抗校准操作。在第一阻抗校准操作和第二阻抗校准操作完成之后，基于第一节点处的电压和参考电压，利用第一比较器和第二控制电路对第三可变阻抗电路执行第三阻抗校准操作。在第三阻抗校准操作完成之后，基于ZQ端子处的电压和参考电压，利用第一比较器和第一控制电路对第一可变阻抗电路执行第四阻抗校准操作。
根据示例实施例，一种存储器装置中包括的阻抗校准电路包括第一可变阻抗电路、第二可变阻抗电路、第三可变阻抗电路、第一比较器、第二比较器、第一控制电路、第二控制电路、第一开关电路、第二开关电路、第三开关电路和第四开关电路。第一可变阻抗电路连接至ZQ端子。第二可变阻抗电路和第三可变阻抗电路连接至第一节点。第一比较器将ZQ端子处的电压和第一节点处的电压之一与参考电压进行比较。第二比较器将第一节点处的电压与参考电压进行比较。第一控制电路基于第一比较器的输出对第一可变阻抗电路执行第一阻抗校准操作。第二控制电路基于第二比较器的输出对第三可变阻抗电路执行第二阻抗校准操作。第一开关电路连接至ZQ端子和第一节点。第二开关电路连接至第一比较器的输出、第一控制电路和第二控制电路。第三开关电路将第一开关电路的输出连接至第一比较器的第一输入端子和第二输入端子之一，并且将参考电压连接至第一输入端子和第二输入端子中的另一个。第四开关电路连接至第二比较器和第二控制电路。第一阻抗校准操作和第二阻抗校准操作同时执行，在第一阻抗校准操作和第二阻抗校准操作完成之后，对第三可变阻抗电路的第三阻抗校准操作和对第一可变阻抗电路的第四阻抗校准操作顺序地执行。在第一阻抗校准操作中，第一开关电路和第三开关电路进行操作以将第一比较器的第一输入端子和第二输入端子分别连接至参考电压和ZQ端子，第二开关电路将第一比较器的输出连接至第一控制电路，第一控制电路改变第一阻抗校准码直到ZQ端子处的电压变得等于参考电压时。在第二阻抗校准操作中，第二比较器的第一输入端子和第二输入端子分别连接至参考电压和第一节点，第四开关电路将第二比较器的输出连接至第二控制电路，第二控制电路在第一节点处的电压变得等于参考电压之前改变第二阻抗校准码。在第三阻抗校准操作中，第一开关电路和第三开关电路进行操作以将第一比较器的第一输入端子和第二输入端子分别连接至参考电压和第一节点，第二开关电路将来自第一比较器的输出的输出信号反相，并且将第一比较器的反相的输出信号提供至第二控制电路，第二控制电路改变第二阻抗校准码直到第一节点处的电压变得等于参考电压时。在第四阻抗校准操作中，第一开关电路和第三开关电路进行操作以将第一比较器的第一输入端子和第二输入端子分别连接至ZQ端子和参考电压，第二开关电路将第一比较器的输出连接至第一控制电路，第一控制电路改变第三阻抗校准码直到ZQ端子处的电压变得等于参考电压时。第一控制电路还通过将第一阻抗校准码和第三阻抗校准码平均化来生成最终阻抗校准码，并且基于最终阻抗校准码确定第一可变阻抗电路的阻抗。
根据示例实施例的阻抗校准电路可包括用于改变第一比较器的输入和输出的第一开关电路和第二开关电路，因此可以利用第一比较器和第二控制电路对第三可变阻抗电路执行额外的阻抗校准操作。另外，根据示例实施例的阻抗校准电路可包括用于切换第一比较器的两个输入端子的第三开关电路，因此可以利用第一比较器和第一控制电路对第一可变阻抗电路执行额外的阻抗校准操作。因此，与常规阻抗校准电路相比，阻抗校准电路可以具有相对简单的结构和短锁定时间，可以有效地消除比较器随机偏移，并且可以以相对改进或增强的性能执行阻抗校准操作。包括阻抗校准电路的存储器装置可以具有相对改进或增强的信号完整性。
附图说明
从下面结合附图的详细描述中，将更清楚地理解示出性、非限制性示例实施例。
图1是示出根据示例实施例的包括在存储器装置中的阻抗校准电路的框图。
图2是示出图1的阻抗校准电路的示例的框图。
图3A和图3B是示出图2的包括在阻抗校准电路中的上拉电路和下拉电路的示例的电路图。
图4A、图4B、图4C和图4D是用于描述图2的阻抗校准电路的操作的示图。
图5、图6A、图6B和图6C是用于描述图4A、图4B、图4C和图4D的阻抗校准操作的示图。
图7是示出图1的阻抗校准电路的另一示例的框图。
图8是示出根据示例实施例的校准阻抗的方法的流程图。
图9是示出同时执行图8中的第一阻抗校准操作和第二阻抗校准操作的示例的流程图。
图10是示出执行图8中的第三阻抗校准操作的示例的流程图。
图11是示出执行图8中的第四阻抗校准操作的示例的流程图。
图12是示出根据示例实施例的非易失性存储器装置的框图。
图13是图12的非易失性存储器装置的存储器单元阵列中包括的存储器块的示例的立体图。
图14是示出参照图13描述的存储器块的等效电路的电路图。
图15是示出根据示例实施例的包括非易失性存储器装置的存储装置的框图。
图16是根据示例实施例的非易失性存储器装置的剖视图。
具体实施方式
将参照其中示出了实施例的附图更加全面地描述各种示例实施例。然而，本公开可以按照许多不同形式实施，并且不应理解为限于本文阐述的实施例。在本申请中，相同的标号始终指代相同的元件。
图1是示出根据示例实施例的存储器装置中包括的阻抗校准电路的框图。
参照图1，阻抗校准电路100包括第一可变阻抗电路110、第二可变阻抗电路120、第三可变阻抗电路130、第一比较器(COMP1)140、第二比较器(COMP2)150、第一控制电路160、第二控制电路170、第一开关电路180、第二开关电路185和第三开关电路190。阻抗校准电路100还可包括第四开关电路195。
第一可变阻抗电路110连接至ZQ端子101。ZQ端子101可以连接至外部电阻器RZQ。第二可变阻抗电路120和第三可变阻抗电路130中的每一个连接至第一节点N1。
第一可变阻抗电路110、第二可变阻抗电路120和第三可变阻抗电路130中的每一个可以具有可变阻抗(或者可变阻抗值)。例如，第一可变阻抗电路110和第二可变阻抗电路120中的每一个可以具有基于阻抗校准码ZQCD1、ZQCD3和FZQCD设置、调整和/或改变的阻抗，第三可变阻抗电路130可以具有基于阻抗校准码ZQCD2设置、调整和/或改变的阻抗。第一可变阻抗电路110和第二可变阻抗电路120的阻抗可以设置和改变为彼此基本相等。当指代取向、布局、位置、形状、大小、量或其它量度时，本文所用的诸如“相同”、“等同”、“平面”或者“共面”的术语并不一定意指精确相同的取向、布局、位置、形状、大小、量或其它量度，而是旨在涵盖在例如由于制造工艺可导致的可接受的变化范围内的近似相同的取向、布局、位置、形状、大小、量或其它量度。除非上下文或其它陈述另有说明，否则本文可使用术语“基本上”来强调这种含义。例如，描述为“基本上相同”、“基本上相等”或者“基本上平坦”的术语可以是精准相同、相等或平坦，或者可为例如由于制造工艺可导致的可接受的变化范围内的相同、相等或平坦。
在一些示例实施例中，第一可变阻抗电路110和第二可变阻抗电路120可为相同类型的电路，第三可变阻抗电路130可为与第一可变阻抗电路110和第二可变阻抗电路120的类型不同的电路。例如，如将参照图2描述的，第一可变阻抗电路110和第二可变阻抗电路120中的每一个可为上拉电路，第三可变阻抗电路130可为下拉电路。本发明构思不限于此。例如，如将参照图7描述的，第一可变阻抗电路310和第二可变阻抗电路320中的每一个可为下拉电路，第三可变阻抗电路330可为上拉电路。
第一比较器140将ZQ端子101处的电压和第一节点N1处的电压之一与参考电压VREF进行比较。第一控制电路160基于第一比较器140的输出(例如，基于将ZQ端子101处的电压和第一节点N1处的电压之一与参考电压VREF进行比较的结果)对第一可变阻抗电路110执行第一阻抗校准操作。在实施例中，第一控制电路160可以响应于第一阻抗控制信号对第一可变阻抗电路110执行第一阻抗校准操作。
第二比较器150将第一节点N1处的电压与参考电压VREF进行比较。第二控制电路170基于第二比较器150的输出(例如，基于将第一节点N1处的电压与参考电压VREF进行比较的结果)对第三可变阻抗电路130执行第二阻抗校准操作。在实施例中，第二控制电路170可以响应于第二阻抗控制信号对第三可变阻抗电路130执行第二阻抗校准操作。
在一些示例实施例中，可以基本上同时或并发地执行第一阻抗校准操作和第二阻抗校准操作。例如，第一控制电路160和第二控制电路170可以基本上同时或并发地执行第一阻抗校准操作和第二阻抗校准操作。
第一开关电路180将第一比较器140的输入连接至ZQ端子101和第一节点N1之一。第二开关电路185将第一比较器140的输出连接至第一控制电路160和第二控制电路170之一。
在一些示例实施例中，可以利用第一开关电路180和第二开关电路185对第三可变阻抗电路130执行额外的阻抗校准操作。例如，可以利用第一开关电路180将第一比较器140的输入连接至ZQ端子101，可以利用第二开关电路185将第一比较器140的输出连接至第一控制电路160，然后可以利用第一比较器140和第一控制电路160执行第一阻抗校准操作。可以利用第二比较器150和第二控制电路170执行第二阻抗校准操作。在第一阻抗校准操作和第二阻抗校准操作完成之后，可以利用第一开关电路180将第一比较器140的输入连接至第一节点N1，可以利用第二开关电路185将第一比较器140的输出连接至第二控制电路170，然后可以利用第一比较器140和第二控制电路170对第三可变阻抗电路130额外执行第三阻抗校准操作。
第四开关电路195可以将第二比较器150的输出选择性地连接至第二控制电路170。例如，在执行第二阻抗校准操作的同时，第二比较器150的输出和第二控制电路170可以通过第四开关电路195彼此连接。在实施例中，第四开关电路195可以响应于第二阻抗控制信号将第二比较器150连接至第二控制电路170。例如，在执行第三阻抗校准操作的同时，第二比较器150的输出和第二控制电路170可通过第四开关电路195彼此断开连接。在实施例中，可以将第四开关电路195设为使得第二比较器150与第二控制电路170断开连接，并且响应于第二阻抗控制信号(例如，在第二阻抗控制信号为激活的时间段中)，第二比较器150连接至第二控制电路170。本发明构思不限于此。在实施例中，第四开关电路195响应于第二阻抗控制信号将第二比较器150连接至第二控制电路170，并且响应于第三阻抗控制信号将第二比较器150与第二控制电路170断开连接。
第三开关电路190将第一比较器140的第一输入端子和第二输入端子调换(即，改变第一比较器140的第一输入端子和第二输入端子的连接)为第一信号(例如，第一开关电路180的输出信号)和第二信号(例如，参考电压VREF)。例如，第三开关电路190可以响应于第一阻抗控制信号操作，以接收第一信号和第二信号，使得第一信号被施加至第一比较器140的第一输入端子并且第二信号被施加至第一比较器140的第二输入端子。例如，第三开关电路190可以响应于第四阻抗控制信号操作，以接收第一信号和第二信号，使得第二信号被施加至第一比较器140的第一输入端子并且第一信号被施加至第一比较器140的第二输入端子。
在一些示例实施例中，可以利用第三开关电路190对第一可变阻抗电路110执行额外的阻抗校准操作。例如，可以利用第三开关电路190将第一比较器140的第一输入端子连接至参考电压VREF，将第一比较器140的第二输入端子连接至ZQ端子101，然后可以利用第一比较器140和第一控制电路160执行第一阻抗校准操作。另外，如上所述，可以利用第二比较器150和第二控制电路170执行第二阻抗校准操作。在第一阻抗校准操作和第二阻抗校准操作完成之后，可以利用第三开关电路190将第一比较器140的第一输入端子连接至ZQ端子101，将第一比较器140的第二输入端子连接至参考电压VREF，然后可以利用第一比较器140和第一控制电路160对第一可变阻抗电路110执行第四阻抗校准操作。
在一些示例实施例中，可以在第三阻抗校准操作完成之后执行第四阻抗校准操作。
在一些示例实施例中，在存储器装置中可以包括阻抗校准电路100。例如，存储器装置可包括或可为任何非易失性存储器装置，并且将参照图12、图13和图14描述非易失性存储器装置的配置。然而，示例实施例不限于此，并且存储器装置可包括或可为任何易失性存储器装置。
阻抗校准操作指这样的操作：利用外部电阻器控制或者调整存储器装置的数据输入/输出(I/O)端子的输出阻抗和/或终端阻抗，使得不管工艺、电压和温度(PVT)如何变化，输出阻抗和/或终端阻抗保持为恒定值。
如果利用不同的比较器执行上拉阻抗校准操作和下拉阻抗校准操作，则由于比较器之间的失配出现比较器随机偏移，并且上拉阻抗和下拉阻抗不是完全彼此相等，因此阻抗校准操作的性能降低。
根据示例实施例的阻抗校准电路100可包括用于改变第一比较器140的输入和输出的第一开关电路180和第二开关电路185，因此，可以利用第一比较器140和第二控制电路170对第三可变阻抗电路130执行额外的阻抗校准操作。根据示例实施例的阻抗校准电路100可包括用于改变第一比较器140的两个输入端子与输入信号的连接的第三开关电路190，因此可以利用第一比较器140和第一控制电路160对第一可变阻抗电路110执行额外的阻抗校准操作。因此，与常规阻抗校准电路比较，阻抗校准电路100可以具有相对简单的结构和短锁定时间，可以有效地消除比较器随机偏移，并且可以以相对改进或增强的性能执行阻抗校准操作。包括阻抗校准电路100的存储器装置可以具有相对改进或增强的信号完整性。
图2是示出图1的阻抗校准电路的示例的框图。
参照图2，阻抗校准电路200可包括第一上拉(PU)电路210、第二上拉电路220、下拉(PD)电路230、第一比较器240、第二比较器250、上拉控制电路(PU CONT)260、下拉控制电路(PD CONT)270、第一开关电路280、第二开关电路285、第三开关电路290和第四开关电路295。
图2示出了图1中的第一可变阻抗电路110和第二可变阻抗电路120中的每一个被实施为上拉电路，并且图1中的第三可变阻抗电路130被实施为下拉电路的示例。图1中的第一控制电路160和第二控制电路170可以分别对应于上拉控制电路260和下拉控制电路270。
第一上拉电路210可以连接在电源电压VDD与ZQ端子201之间，并且外部电阻器RZQ可以连接在ZQ端子201与地电压VSS之间。第二上拉电路220可以连接在电源电压VDD与第一节点N11之间，下拉电路230可以连接在第一节点N11与地电压VSS之间。换句话说，第一上拉电路210和外部电阻器RZQ可以串联在电源电压VDD与地电压VSS之间，第二上拉电路220和下拉电路230可以串联在电源电压VDD与地电压VSS之间。
第一开关电路280可以将ZQ端子201和第一节点N11之一连接至第二节点N12。例如，第一开关电路280可包括开关SW11。
第三开关电路290可以将参考电压VREF和第二节点N12分别连接至第一比较器240的第一输入端子(+)和第二输入端子(-)。例如，第三开关电路290可包括开关SW13和开关SW14。
基于阻抗校准使能信号ZQEN以及根据第一开关电路280和第三开关电路290的连接状态，第一比较器240可将ZQ端子201处的电压与参考电压VREF进行比较，或者可将第一节点N11处的电压与参考电压VREF进行比较。例如，参考电压VREF的电平可基本上等于电源电压VDD的电平的一半(例如，VREF＝VDD/2)。
第二开关电路285可以将第一比较器240的输出提供至上拉控制电路260，或者提供至下拉控制电路270。例如，第二开关电路285可包括开关SW12和SW16以及反相器INV1。
上拉控制电路260可以基于第一比较器240的输出对第一上拉电路210执行阻抗校准操作，并且可以生成第一上拉阻抗校准码PUZQCD1、第二上拉阻抗校准码PUZQCD2和最终上拉阻抗校准码FPUZQCD。
上拉控制电路260可包括第一存储单元STG1-1(即，第一存储电路)、第二存储单元STG1-2(即，第二存储电路)和平均单元AVG1(即，平均电路)。第一存储单元STG1-1可以存储第一上拉阻抗校准码PUZQCD1。第二存储单元STG1-2可以存储第二上拉阻抗校准码PUZQCD2。平均单元AVG1可以基于第一上拉阻抗校准码PUZQCD1和第二上拉阻抗校准码PUZQCD2生成最终上拉阻抗校准码FPUZQCD。例如，第一存储单元STG1-1和第二存储单元STG1-2中的每一个可包括寄存器、锁存器等，平均单元AVG1可包括加法器。
第二比较器250可包括接收参考电压VREF的第一输入端子(+)和连接至第一节点N11的第二输入端子(-)，并且可基于阻抗校准使能信号ZQEN将第一节点N11处的电压与参考电压VREF进行比较。
第四开关电路295可以将第二比较器250的输出选择性地提供至下拉控制电路270。例如，第四开关电路295可包括开关SW15。例如，开关SW15可为单刀单掷(SPST)开关，并且可包括一个晶体管或者一个传输门。
下拉控制电路270可以基于第二比较器250的输出或者基于第一比较器240的输出对下拉电路230执行阻抗校准操作，并且可以生成下拉阻抗校准码PDZQCD。
下拉控制电路270可包括存储单元STG2。存储单元STG2可以存储下拉阻抗校准码PDZQCD。例如，存储单元STG2可包括寄存器、锁存器等。
虽然图2中未示出，但是上拉控制电路260和下拉控制电路270中的每一个还可包括用于执行阻抗校准操作的上下计数器、计数器过滤器、控制逻辑等。
虽然图2示出了开关SW11、SW12、SW13和SW14中的每一个是单刀双掷(SPDT)开关，但是示例实施例不限于此，并且开关SW11、SW12、SW13和SW14中的每一个可包括两个晶体管或者两个传输门。虽然图2示出了第四开关电路295包括两个SPDT开关，但是示例实施例不限于此，第四开关电路295可包括一个双刀双掷(DPDT)开关。
在一些示例实施例中，开关电路280、285、290和295中包括的开关SW11、SW12、SW13、SW14、SW15和SW16可以基于从外部接收的开关控制信号操作。例如，可以从外部控制电路(例如，图12中的控制电路560)提供开关控制信号。在实施例中，开关控制信号可包括分别与第一阻抗校准操作至第四阻抗校准操作关联的第一阻抗控制信号至第四阻抗控制信号。
图3A和图3B是示出图2的阻抗校准电路中包括的上拉电路和下拉电路的示例的电路图。
参照图3A，上拉电路可包括多个p型金属氧化物半导体(PMOS)晶体管PT1、PT2、PT3和PT4。图3A示出了图2中的第一上拉电路210的示例。
多个PMOS晶体管PT1、PT2、PT3和PT4可在电源电压VDD与ZQ端子201之间并联，并且可以具有接收上拉阻抗校准码PUZQCD1、PUZQCD2和FPUZQCD的栅电极。例如，每个PMOS晶体管的栅电极可以接收一比特的每个上拉阻抗校准码。
多个PMOS晶体管PT1、PT2、PT3和PT4的至少一部分或一些可基于上拉阻抗校准码PUZQCD1、PUZQCD2和FPUZQCD被导通，并且上拉电路的阻抗可根据导通的PMOS晶体管PT1、PT2、PT3和PT4的数量和类型来设置和改变。
在一些示例实施例中，PMOS晶体管PT1、PT2、PT3和PT4全都可以具有相同大小和相同阻抗。在一些示例实施例中，PMOS晶体管PT1、PT2、PT3和PT4中的至少一个可以具有不同大小和不同阻抗。
虽然图3A中未示出，但是图2中的第二上拉电路220可以具有与图3A所示的配置基本相同的配置。
参照图3B，下拉电路可包括多个n型金属氧化物半导体(NMOS)晶体管NT1、NT2、NT3和NT4。图3B示出了图2中的下拉电路230的示例。将省略与图3A重复的描述。
多个NMOS晶体管NT1、NT2、NT3和NT4可在第一节点N11与地电压VSS之间并联，并且可以具有接收下拉阻抗校准码PDZQCD的栅电极。NMOS晶体管NT1、NT2、NT3和NT4的至少一部分或一些可基于下拉阻抗校准码PDZQCD被导通，并且下拉电路的阻抗可根据导通的NMOS晶体管NT1、NT2、NT3和NT4的数量和类型来设置和改变。
图4A、图4B、图4C和图4D是用于描述图2的阻抗校准电路的操作的示图。
参照图4A，可以利用第一比较器240和上拉控制电路(PU CONT)260对第一上拉电路210执行第一阻抗校准操作，可以利用第二比较器250和下拉控制电路(PD CONT)270对下拉电路230执行第二阻抗校准操作。第一阻抗校准操作和第二阻抗校准操作可基本上同时执行。
当执行第一阻抗校准操作时，可以利用第一开关电路280将对应于第一比较器240的输入的第二节点N12连接至ZQ端子201，可以利用第二开关电路285将第一比较器240的输出连接至上拉控制电路260，第一比较器240的第一输入端子(+)可以连接至参考电压(VREF)，可以利用第三开关电路290将第一比较器240的第二输入端子(-)连接至第二节点N12(例如，连接至ZQ端子201)。因此，第一节点N11与第一比较器240的输入之间的路径和第一比较器240的输出与下拉控制电路270之间的路径可被禁用或被去激活。在图4A和之后的附图中，由虚线示出禁用的路径和/或禁用的组件。
第一上拉电路210和上拉控制电路260可以基于第一比较器240的输出执行第一阻抗校准操作。例如，上拉控制电路260可以基于第一比较器240的输出控制第一上拉阻抗校准码PUZQCD1，并且第一上拉电路210的阻抗可基于第一上拉阻抗校准码PUZQCD1被调整。例如，第一上拉阻抗校准码PUZQCD1的值可改变，直到ZQ端子201处的电压变为基本上等于参考电压VREF。当ZQ端子201处的电压和参考电压VREF基本上彼此相等时，上拉控制电路260可以确定第一阻抗校准操作已完成，并且在当ZQ端子201处的电压变得基本上等于参考电压VREF时的时间处的第一上拉阻抗校准码PUZQCD1的值可被存储在第一存储单元STG1-1中。第一上拉电路210的阻抗和第二上拉电路220的阻抗可基于存储在第一存储单元STG1-1中的第一上拉阻抗校准码PUZQCD1被设置。上拉控制电路260还可包括监视第一比较器240的输出的控制逻辑电路，并且基于监视的输出，确定将被存储在第一存储单元STG1-1中的第一上拉阻抗校准码PUZQCD1的值。
在第一阻抗校准操作完成之后(即，当ZQ端子201的电压与参考电压VREF彼此相等时)，由于第一比较器240的第一输入端子(+)与第二输入端子(-)之间的失配和/或偏移，第一上拉电路210和第二上拉电路220的阻抗不是完全或精确地等于外部电阻器RZQ的电阻。例如，当外部电阻器RZQ的电阻为约300欧姆(Ω)时，第一上拉电路210和第二上拉电路220中的每一个的阻抗可为约290至310欧姆。诸如“约”或“大约”的术语可以反映仅以较小的相对方式和/或按照不明显改变特定元件的操作、功能或结构的方式变化的量、大小、取向或布局。例如，“从约0.1至约1”的范围可以涵盖诸如0.1左右的0％至5％偏差和1左右的0％至5％偏差的范围，特别是这种偏差保持与所列范围相同的效果。
当执行第二阻抗校准操作时，可以利用第四开关电路295将第二比较器250的输出连接至下拉控制电路270。
下拉电路230和下拉控制电路270可以基于第二比较器250的输出执行第二阻抗校准操作。例如，下拉控制电路270可以基于第二比较器250的输出控制下拉阻抗校准码PDZQCD，并且下拉电路230的阻抗可以基于下拉阻抗校准码PDZQCD被调整。例如，下拉阻抗校准码PDZQCD的值可改变，直到在第一节点N11处的电压变得基本上等于参考电压VREF。当第一节点N11处的电压和参考电压VREF基本上彼此相等时，下拉控制电路270可以确定第二阻抗校准操作完成，并且在当第一节点N11处的电压变为基本上等于参考电压VREF时的时间处的下拉阻抗校准码PDZQCD的值可被存储在存储单元STG2中。下拉电路230的阻抗可基于存储在存储单元STG2中的下拉阻抗校准码PDZQCD被设置。下拉控制电路270还可包括监视第二比较器250的输出的控制逻辑电路，并且基于监视的输出，确定将被存储在存储单元STG2中的下拉阻抗校准码PDZQCD的值。
在第二阻抗校准操作完成之后(即，当第一节点N11处的电压和参考电压VREF彼此相等时)，由于第二比较器250的第一输入端子(+)和第二输入端子(-)之间的失配和/或偏移以及由于第一比较器240与第二比较器250之间的失配和/或偏移，下拉电路230的阻抗不是完全或精确地等于外部电阻器RZQ的电阻以及第一上拉电路210和第二上拉电路220的阻抗。例如，当外部电阻器RZQ的电阻为约300欧姆时，并且当第一上拉电路210和第二上拉电路220中的每一个的阻抗为约290至310欧姆时，下拉电路230的阻抗可为约280至320欧姆。
可以执行额外的阻抗校准操作，以消除或者去除上述失配和/或偏移。
参照图4B，在第一阻抗校准操作和第二阻抗校准操作完成之后，可利用第一比较器240和下拉控制电路270对下拉电路230额外地执行第三阻抗校准操作。第三阻抗校准操作可被称作精细校准操作或锁定操作。
当执行第三阻抗校准操作时，可以利用第一开关电路280将第二节点N12连接至第一节点N11，可以利用第二开关电路285将第一比较器240的输出连接至下拉控制电路270，第一比较器240的第一输入端子(+)可以连接至参考电压VREF，可以利用第三开关电路290将第一比较器240的第二输入端子(-)连接至第二节点N12(例如，连接至第一节点N11)。可以利用第四开关电路295断开第二比较器250的输出与下拉控制电路270之间的连接。因此，ZQ端子201与第一比较器240之间的路径和第一比较器240的输出与上拉控制电路260之间的路径可被禁用。在第三阻抗校准操作中，上拉控制电路260可被禁用，不通过上拉控制电路260对第一上拉电路210执行阻抗校准操作，第二比较器250也可被禁用。
下拉电路230和下拉控制电路270可以基于第一比较器240的输出执行第三阻抗校准操作。例如，下拉控制电路270可以基于通过将第一比较器240的输出反相获得的第一比较器240的反相的输出来控制下拉阻抗校准码PDZQCD'，并且下拉电路230的阻抗可基于下拉阻抗校准码PDZQCD'被调整。例如，在图4A的第二阻抗校准操作已完成之后，下拉阻抗校准码PDZQCD'的初始值可基本上等于存储在存储单元STG2中的下拉阻抗校准码PDZQCD的值。在第三阻抗校准操作中，在第一节点N11处的电压变为基本上等于参考电压VREF之前，下拉阻抗校准码PDZQCD'的值可以改变。当第一节点N11处的电压和参考电压VREF基本上彼此相等时，下拉控制电路270可以确定第三阻抗校准操作已完成，并且在当第一节点N11的电压变为基本上等于参考电压VREF时的时间处的下拉阻抗校准码PDZQCD'的值可被存储在存储单元STG2中。下拉电路230的阻抗可基于存储在存储单元STG2中的下拉阻抗校准码PDZQCD'被设置。下拉控制电路270还可包括监视第一比较器240的输出的控制逻辑电路，并且基于监视的输出，确定将被存储在存储单元STG2中的下拉阻抗校准码PDZQCD'的值。
当利用与在第一阻抗校准操作中使用的相同的第一比较器240执行第三阻抗校准操作时，可消除由不同的比较器导致的上述失配和/或偏移，因此下拉电路230的阻抗可被设为基本上等于外部电阻器RZQ的电阻。例如，当外部电阻器RZQ的电阻为约300欧姆时，下拉电路230的阻抗也可以为约300欧姆。
参照图4C，在第三阻抗校准操作完成之后，可利用第一比较器240和上拉控制电路260对第一上拉电路210和第二上拉电路220额外执行第四阻抗校准操作。第四阻抗校准操作也可被称作精细校准操作或者锁定操作。
当执行第四阻抗校准操作时，可以利用第一开关电路280将第二节点N12连接至ZQ端子201，可以利用第二开关电路285将第一比较器240的输出连接至上拉控制电路260，第一比较器240的第一输入端子(+)可以连接至第二节点N12(例如，连接至ZQ端子201)，可以利用第三开关电路290将第一比较器240的第二输入端子(-)连接至参考电压VREF。例如，第一比较器240的第一输入端子(+)和第二输入端子(-)的连接可改变，使得第一比较器240的第一输入端子(+)和第二输入端子(-)分别连接至第二节点N12和参考电压VREF。在第四阻抗校准操作中，可利用第四开关电路295断开第二比较器250的输出和下拉控制电路270之间的连接。因此，第一节点N11与第一比较器240的输入之间的路径以及第一比较器240的输出与下拉控制电路270之间的路径可被禁用。此外，第二比较器250和下拉控制电路270可被禁用，可以不对下拉电路230执行通过下拉控制电路270的阻抗校准操作。
第一上拉电路210和上拉控制电路260可以基于第一比较器240的输出执行第四阻抗校准操作。例如，上拉控制电路260可以基于第一比较器240的输出控制第二上拉阻抗校准码PUZQCD2，并且可以基于第二上拉阻抗校准码PUZQCD2调整第一上拉电路210的阻抗。在第四阻抗校准操作中，可改变第二上拉阻抗校准码PUZQCD2的值，直到ZQ端子处的电压变为基本上等于参考电压VREF。当ZQ端子201处的电压和参考电压VREF基本上彼此相等时，上拉控制电路260可以确定第四阻抗校准操作完成，并且在当ZQ端子201的电压变为基本上等于参考电压VREF时的时间处的第二上拉阻抗校准码PUZQCD2的值可被存储在第二存储单元STG1-2中。可基于存储在第二存储单元STG1-2中的第二上拉阻抗校准码PUZQCD2设置第一上拉电路210和第二上拉电路220的阻抗。上拉控制电路260还可包括监视第一比较器240的输出的控制逻辑电路，并且基于监视的输出，确定将被存储在第二存储单元STG1-2中的第二上拉阻抗校准码PUZQCD2的值。
第四阻抗校准操作可与第一阻抗校准操作基本上相同。然而，由于在第四阻抗校准操作中第一比较器240的第一输入端子(+)和第二输入端子(-)的连接与在第一阻抗校准操作中第一比较器240的第一输入端子(+)和第二输入端子(-)的连接不同，因此通过第四阻抗校准操作设置的第一上拉电路210和第二上拉电路220的阻抗可与通过第一阻抗校准操作设置的第一上拉电路210和第二上拉电路220的阻抗不同。例如，由第一上拉阻抗校准码PUZQCD1和第二上拉阻抗校准码PUZQCD2导致的第一上拉电路210和第二上拉电路220的阻抗的偏移可以具有相同的大小和相反的极性。例如，当外部电阻器RZQ的电阻为约300欧姆时，当通过第一阻抗校准操作设置的第一上拉电路210和第二上拉电路220的阻抗为约310欧姆(例如，当由第一上拉阻抗校准码PUZQCD1导致的偏移为+10欧姆时)时，通过第四阻抗校准操作设置的第一上拉电路210和第二上拉电路220的阻抗可为约290欧姆(例如，由第二上拉阻抗校准码PUZQCD2导致的偏移可为-10欧姆)。
参照图4D，通过利用平均单元AVG1将存储在第一存储单元STG1-1中的第一上拉阻抗校准码PUZQCD1和存储在第二存储单元STG1-2中的第二上拉阻抗校准码PUZQCD2平均化，可生成最终上拉阻抗校准码FPUZQCD。
当执行第一阻抗校准操作时，当通过切换第一比较器240的输入执行第四阻抗校准操作时，并且当第一阻抗校准操作和第四阻抗校准操作的结果被平均化时，不同的输入端子导致的上述失配和/或偏移可消除，因此第一上拉电路210和第二上拉电路220的阻抗可设为基本上等于外部电阻器RZQ的电阻。例如，当外部电阻器RZQ的电阻为约300欧姆时，基于第一上拉阻抗校准码PUZQCD1的第一上拉电路210和第二上拉电路220的阻抗可为约310欧姆，基于第二上拉阻抗校准码PUZQCD2的第一上拉电路210和第二上拉电路220的阻抗可为约290欧姆，因此基于最终上拉阻抗校准码FPUZQCD的第一上拉电路210和第二上拉电路220的阻抗可为约300欧姆。
如上所述，当利用根据示例实施例的阻抗校准电路执行阻抗校准操作时，可有效地补偿和消除由不同的比较器导致的比较器失配/偏移和由不同的输入端子导致的输入失配/偏移。
图5、图6A、图6B和图6C是用于描述图4A、图4B、图4C和图4D的阻抗校准操作的示图。
参照图5，在阻抗调整使能信号ZQEN被激活时可以执行第一阻抗校准操作、第二阻抗校准操作、第三阻抗校准操作和第四阻抗校准操作。在图5中，“PU_CAL”表示利用包括第一上拉电路210和上拉控制电路260的上拉回路的阻抗校准操作，“PD_CAL”表示利用包括下拉电路230和下拉控制电路270的下拉回路的阻抗校准操作。
在时间间隔T1期间，如参照图4A描述的，上拉回路可以利用第一比较器240执行第一比较操作COMP1和第一阻抗校准操作，并且下拉回路可以利用第二比较器250执行第二比较操作COMP2和第二阻抗校准操作。
在时间间隔T2期间，如参照图4B描述的，下拉回路可以利用第一比较器240执行第三比较操作COMP1和第三阻抗校准操作，并且上拉回路可被禁用，并且不执行阻抗校准操作(例如，PU_STOP)。
在时间间隔T3期间，如参照图4C描述的，上拉回路可以通过利用第一比较器240并且通过切换第一比较器240的输入来执行第四比较操作COMP1和第四阻抗校准操作。在时间间隔T4期间，如参照图4D的描述，上拉回路可以通过平均化(例如，AV)第一阻抗校准操作和第四阻抗校准操作的结果来生成最终上拉阻抗校准码FPUZQCD。在时间间隔T3和时间间隔T4期间，下拉回路可被禁用，并且可以不执行阻抗校准操作(例如，PD_STOP)。
如上所述，当利用根据示例实施例的阻抗校准电路执行阻抗校准操作时，可通过相对简单的结构减少锁定时间。图5中的时间间隔T1、T2、T3和T4之和可表示锁定时间。
参照图6A、图6B和图6C，“RON”表示上拉电路和下拉电路的阻抗，并且“RT”表示目标阻抗，例如，外部电阻器RZQ的电阻。
如图6A所示，当仅执行图4A的第一阻抗校准操作和第二阻抗校准操作时，由于上述失配和/或偏移，上拉电路PU的阻抗和下拉电路PD的阻抗可与目标阻抗RT不同。
如图6B所示，当执行图4A的第一阻抗校准操作和第二阻抗校准操作和图4B的第三阻抗校准操作时，在下拉电路PD中可消除失配和/或偏移，并且下拉电路PD的阻抗可基本上等于目标阻抗RT。
如图6C所示，当执行图4A的第一阻抗校准操作和第二阻抗校准操作、图4B的第三阻抗校准操作和图4C的第四阻抗校准操作的全部时，在上拉电路PU和下拉电路PD二者中可消除失配和/或偏移，并且上拉电路PU的阻抗和下拉电路PD的阻抗二者可基本上等于目标阻抗RT。
虽然基于在执行第一阻抗校准操作和第二阻抗校准操作之后顺序地执行第三阻抗校准操作和第四阻抗校准操作的示例描述了示例实施例，但是示例实施例不限于此。例如，在执行第一阻抗校准操作和第二阻抗校准操作之后，可以仅执行第三阻抗校准操作或者可以仅执行第四阻抗校准操作。
图7是示出图1的阻抗校准电路的另一示例的框图。将省略参照图2重复的描述。
参照图7，阻抗校准电路300可包括第一下拉电路310、第二下拉电路320、上拉电路330、第一比较器340、第二比较器350、下拉控制电路(PD CONT)360、上拉控制电路(PUCONT)370、第一开关电路380、第二开关电路385、第三开关电路390和第四开关电路395。
图7示出了图1中的第一可变阻抗电路110和第二可变阻抗电路120中的每一个被实施为下拉电路并且图1中的第三可变阻抗电路130被实施为上拉电路的示例。图1中的第一控制电路160和第二控制电路170可以分别对应于下拉控制电路360和上拉控制电路370。
第一下拉电路310可以连接在ZQ端子301与地电压VSS之间，外部电阻器RZQ可以连接在电源电压VDD与ZQ端子301之间。第二下拉电路320可以连接在第一节点N21与地电压VSS之间，并且上拉电路330可以连接在电源电压VDD与第一节点N21之间。
第一开关电路380可以将ZQ端子301和第一节点N21之一连接至第二节点N22，并且可包括开关SW21。第二开关电路385可以将第一比较器340的输出提供至下拉控制电路360或者提供至上拉控制电路370，并且可包括开关SW22和SW26以及反相器INV2。第三开关电路390可以将参考电压VREF和第二节点N22连接至第一比较器340的第一输入端子(+)和第二输入端子(-)，并且可包括开关SW23和SW24。第四开关电路395可以将第二比较器350的输出选择性地提供至上拉控制电路370，并且可包括开关SW25。
第一比较器340可将ZQ端子301处的电压与参考电压VREF进行比较，或者可将第一节点N21处的电压与参考电压VREF进行比较。下拉控制电路360可以基于第一比较器340的输出对第一下拉电路310执行阻抗校准操作，可以生成第一下拉阻抗校准码PDZQCD1、第二下拉阻抗校准码PDZQCD2和最终下拉阻抗校准码FPDZQCD，并且可包括第一存储单元STG3-1、第二存储单元STG3-2和平均单元AVG2。
第二比较器350可将第一节点N21处的电压与参考电压VREF进行比较。上拉控制电路370可以基于第二比较器350的输出或者基于第一比较器340的输出对上拉电路330执行阻抗校准操作，可以生成上拉阻抗校准码PUZQCD，并且可包括存储单元STG4。
可以与参照图4A、图4B、图4C、图4D、图5、图6A、图6B和图6C描述的相似地执行阻抗校准电路300的操作。例如，与参照图4A描述的相似，可以对第一下拉电路310和第二下拉电路320执行第一阻抗校准操作，并且可以对上拉电路330执行第二阻抗校准操作。然后，与参照图4B描述的相似，可以对上拉电路330额外地执行第三阻抗校准操作。然后，与参照图4C和图4D描述的相似，可以对第一下拉电路310和第二下拉电路320额外地执行第四阻抗校准操作。
图8是示出根据示例实施例的校准阻抗的方法的流程图。
参照图1和图8，在根据示例实施例的校准阻抗的方法中，基本上同时执行第一阻抗校准操作和第二阻抗校准操作(步骤S100)。基于ZQ端子101处的电压和参考电压VREF并且利用第一比较器140和第一控制电路160对第一可变阻抗电路110和第二可变阻抗电路120执行第一阻抗校准操作。基于第一节点N1处的电压和参考电压VREF并且利用第二比较器150和第二控制电路170对第三可变阻抗电路130执行第二阻抗校准操作。例如，可以如图4A所示地执行步骤S100。
在第一阻抗校准操作和第二阻抗校准操作完成之后，基于第一节点N1处的电压和参考电压VREF并且利用第一比较器140和第二控制电路170对第三可变阻抗电路130执行第三阻抗校准操作(步骤S200)。例如，可以如图4B所示地执行步骤S200。
在第三阻抗校准操作完成之后，基于ZQ端子101处的电压和参考电压VREF并且利用第一比较器140和第一控制电路160对第一可变阻抗电路110和第二可变阻抗电路120执行第四阻抗校准操作(步骤S300)。例如，可以如图4C和图4D所示地执行步骤S300。
图9是示出同时执行图8中的第一阻抗校准操作和第二阻抗校准操作的示例的流程图。
参照图1、图8和图9，当同时执行第一阻抗校准操作和第二阻抗校准操作时(步骤S100)，可以如步骤S110、步骤S120、步骤S130和步骤S140执行第一阻抗校准操作，并且可以如步骤S150、步骤S160、步骤S170和步骤S180执行第二阻抗校准操作。
例如，当执行第一阻抗校准操作时，可以将第一比较器140的第一输入端子和第二输入端子分别连接至参考电压VREF和ZQ端子101(步骤S110)。可以将第一比较器140的输出提供至第一控制电路160(步骤S120)。可以设置第一阻抗校准码ZQCD1(步骤S130)。
当ZQ端子101处的电压和参考电压VREF彼此不同时(步骤S140：否)，可以通过返回至步骤S130再次设置(例如，改变)第一阻抗校准码ZQCD1，然后可以再次执行步骤S140。当ZQ端子101处的电压和参考电压VREF基本上彼此相等时(步骤S140：是)，第一阻抗校准操作可完成。例如，在ZQ端子101处的电压变得基本等于参考电压VREF之前，可通过改变第一阻抗校准码ZQCD1来调整第一可变阻抗电路110的阻抗。
相似地，当执行第二阻抗校准操作时，可以将第二比较器150的第一输入端子和第二输入端子分别连接至参考电压VREF和第一节点N1(步骤S150)。可以将第二比较器150的输出提供至第二控制电路170(步骤S160)。可以设置第二阻抗校准码ZQCD2(步骤S170)。
当第一节点N1处的电压和参考电压VREF彼此不同时(步骤S180：否)，可以通过返回至步骤S170再次设置(例如，改变)第二阻抗校准码ZQCD2，然后可以再次执行步骤S180。当第一节点N1处的电压和参考电压VREF基本彼此相等时(步骤S180：是)，第二阻抗校准操作可完成。例如，可以在第一节点N1处的电压变得基本等于参考电压VREF之前通过改变第二阻抗校准码ZQCD2来调整第三可变阻抗电路130的阻抗。
图10是示出执行图8中的第三阻抗校准操作的示例的流程图。
参照图1、图8和图10，当执行第三阻抗校准操作时(步骤S200)，可以将第一比较器140的第一输入端子和第二输入端子分别连接至参考电压VREF和第一节点N1(步骤S210)。可以将第一比较器140的输出反相，并且可以将第一比较器140的反相的输出提供至第二控制电路170(步骤S220)。可以设置第二阻抗校准码ZQCD2(步骤S230)。
当第一节点N1处的电压和参考电压VREF彼此不同时(步骤S240：否)，可以通过返回至步骤S230再次设置(例如，改变)第二阻抗校准码ZQCD2，然后可以再次执行步骤S240。当第一节点N1处的电压和参考电压VREF基本上彼此相等时(步骤S240：是)，第三阻抗校准操作可完成。例如，可以在第一节点N1处的电压变得基本上等于参考电压VREF之前通过改变第二阻抗校准码ZQCD2来调整第三可变阻抗电路130的阻抗。
图11是示出执行图8中的第四阻抗校准操作的示例的流程图。
参照图1、图8和图11，当执行第四阻抗校准操作时(步骤S300)，可以将第一比较器140的第一输入端子和第二输入端子分别连接至ZQ端子101和参考电压VREF(步骤S310)。可以将第一比较器140的输出提供至第一控制电路160(步骤S320)。可以设置第三阻抗校准码ZQCD3(步骤S330)。
当ZQ端子101处的电压和参考电压VREF彼此不同时(步骤S340：否)，可以通过返回至步骤S330再次设置(例如，改变)第三阻抗校准码ZQCD3，然后可以再次执行步骤S340。当ZQ端子101处的电压和参考电压VREF基本上彼此相等时(步骤S240：是)，第四阻抗校准操作可完成。例如，可以通过改变第三阻抗校准码ZQCD3直到ZQ端子101处的电压变得基本上等于参考电压VREF时，来调整第一可变阻抗电路110的阻抗。
然后，可以通过将第一阻抗校准码ZQCD1和第三阻抗校准码ZQCD3平均化来生成最终阻抗校准码FZQCD(步骤S350)。最终可基于最终阻抗校准码FZQCD确定第一可变阻抗电路110的阻抗。
本领域技术人员应该清楚，本发明构思可实施为系统、方法、计算机和/或嵌入其上具有计算机可读程序代码的一个或多个计算机可读介质中的计算机程序产品。可以将计算机可读程序代码提供至通用计算机、专用计算机或者其它可编程数据处理设备的处理器。计算机可读介质可为计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质可以是任何有形介质，该有形介质可以包含或存储由指令执行系统、设备或装置使用或与之结合使用的程序。例如，计算机可读介质可以是非暂时性计算机可读介质。
下文中，将描述包括根据示例实施例的阻抗校准电路的非易失性存储器装置和包括非易失性存储器装置的存储装置的配置。
图12是示出根据示例实施例的非易失性存储器装置的框图。
参照图12，非易失性存储器装置500包括存储器单元阵列510、地址解码器520、页缓冲器电路530、数据输入/输出(I/O)电路540、电压生成器550、控制电路560和阻抗校准电路570。
存储器单元阵列510经由多条串选择线SSL、多条字线WL和多条地选择线GSL连接至地址解码器520。存储器单元阵列510还经由多条位线BL连接至页缓冲器电路530。存储器单元阵列510可包括连接至多条字线WL和多条位线BL的多个存储器单元(例如，多个非易失性存储器单元)。存储器单元阵列510可划分为多个存储器块BLK1、BLK2、……、BLKz，它们中的每一个包括存储器单元。另外，多个存储器块BLK1、BLK2、……、BLKz中的每一个可划分为多个页。
在一些示例实施例中，如参照图13和图14将描述的，存储器单元阵列510可为按照三维结构(或者竖直结构)形成在衬底上的三维存储器单元阵列。例如，存储器单元阵列510可包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的多个单元串(例如，多个竖直NAND串)。
控制电路560从外部(例如，从存储器控制器)接收命令CMD和地址ADDR，并且基于命令CMD和地址ADDR控制非易失性存储器装置500的擦除、编程和读取操作。擦除操作可包括执行一系列擦除循环，编程操作可包括执行一系列编程循环。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读取操作可包括正常读取操作和数据恢复读取操作。
例如，控制电路560可以生成用于控制电压生成器550的控制信号CON，可以基于命令CMD生成用于控制页缓冲器电路530的控制信号PBC，并且可以基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路560可以将行地址R_ADDR提供至地址解码器520，并且可以将列地址C_ADDR提供至数据I/O电路540。在实施例中，控制电路560可以生成用于控制阻抗校准电路570的开关控制信号。如以上参照图1至图4A至图4D的描述，开关控制信号可包括分别与第一阻抗校准操作至第四阻抗校准操作关联的第一阻抗控制信号至第四阻抗控制信号。
地址解码器520可以经由多条串选择线SSL、多条字线WL和多条地选择线GSL连接至存储器单元阵列510。
例如，在数据擦除/写入/读取操作中，地址解码器520可以基于行地址R_ADDR将多条字线WL中的至少一条字线确定作为选择的字线，并且可以将多条字线WL中除选择的字线之外的其它或其余的字线确定作为未选择的字线。
在数据擦除/写入/读取操作中，地址解码器520可以基于行地址R_ADDR将多条串选择线SSL中的至少一条串选择线确定作为选择的串选择线，并且可以将多条串选择线SSL中除选择的串选择线之外的其它或其余的串选择线确定作为未选择的串选择线。
在数据擦除/写入/读取操作中，地址解码器520可以基于行地址R_ADDR将多条地选择线SSL中的至少一条地选择线确定作为选择的地选择线，并且可以将多条地选择线SSL中除选择的地选择线之外的其它或其余的地选择线确定作为未选择的地选择线。
电压生成器550可以基于电力PWR和控制信号CON生成操作非易失性存储器装置500所需的电压VS。可以经由地址解码器520将电压VS施加至多条串选择线SSL、多条字线WL和多条地选择线GSL。电压生成器550还可以基于电力PWR和控制信号CON生成数据擦除操作所需的擦除电压VERS。可以直接将擦除电压VERS施加至存储器单元阵列510或经由位线BL将擦除电压VERS施加至存储器单元阵列510。
例如，在擦除操作期间，电压生成器550可以经由地址解码器520将擦除电压VERS施加至存储器块(例如，选择的存储器块)的公共源极线和/或位线BL，并且可以将擦除允许电压(例如，地电压)施加至存储器块的所有字线或者一部分字线。另外，在擦除验证操作期间，电压生成器550可以经由地址解码器520将擦除验证电压VEVFY同时施加至存储器块的所有字线，或者顺序地逐个施加至字线。
例如，在编程操作期间，电压生成器550可以经由地址解码器520将编程电压施加至选择的字线，并且可以将编程通过电压施加至未选择的字线。另外，在编程验证操作期间，电压生成器550可以经由地址解码器520将编程验证电压施加至选择的字线，并且可以将验证通过电压施加至未选择的字线。
在正常读取操作期间，电压生成器550可以经由地址解码器520将读取电压施加至选择的字线，并且可以将读取通过电压施加至未选择的字线。在数据恢复读取操作期间，电压生成器550可以经由地址解码器520将读取电压施加至邻近于选择的字线的字线，并且可以将恢复读取电压施加至选择的字线。
页缓冲器电路530可以经由多条位线BL连接至存储器单元阵列510。页缓冲器电路530可包括多个页缓冲器。在一些示例实施例中，每个页缓冲器可连接至一条位线。在一些示例实施例中，每个页缓冲器可连接至两条或更多条位线。
页缓冲器电路530可以存储将被编程至存储器单元阵列510中的数据DAT，或者可以读取从存储器单元阵列510读出的数据DAT。换句话说，页缓冲器电路530可以根据非易失性存储器装置500的操作模式作为写驱动器或者读出放大器操作。
数据I/O电路540可以经由数据线DL连接至页缓冲器电路530。数据I/O电路540可以基于列地址C_ADDR经由页缓冲器电路530将数据DAT从非易失性存储器装置500的外部提供至存储器单元阵列510，或者可以将数据DAT从存储器单元阵列510提供至非易失性存储器装置500的外部。
阻抗校准电路570可以连接至数据I/O电路540，可以连接至外部电阻器RZQ，并且可以基于阻抗校准使能信号ZQEN对数据I/O电路540中包括的数据I/O终端(或引脚)执行阻抗校准操作。例如，控制电路560可以基于阻抗校准命令生成阻抗校准使能信号ZQEN。在一些示例实施例中，阻抗校准电路570可以不被包括在数据I/O电路540中。
阻抗校准电路570可为根据参照图1至图7描述的示例实施例的阻抗校准电路，并且可以执行根据参照图8至图11描述的示例实施例的校准阻抗的方法。
图13是图12的非易失性存储器装置的存储器单元阵列中包括的存储器块的示例的透视图。
参照图13，存储器块BLKi包括按照三维结构(或者竖直结构)形成在衬底上的多个单元串(例如，多个竖直NAND串)。存储器块BLKi包括沿着第一方向D1、第二方向D2和第三方向D3延伸的结构。
设置衬底111。例如，衬底111可以具有在其中的第一类型的电荷载流子杂质(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的3族元素形成的p阱。具体地说，衬底111可以具有设置在n阱中的袖珍p阱。在实施例中，衬底111具有p型阱(或者p型袖珍阱)。然而，衬底111的导电类型不限于p型。
沿第二方向D2布置的多个掺杂区311、312、313和314设置在衬底111中/上。这些多个掺杂区311至314可以具有与衬底111的第一类型不同的第二类型的电荷载流子杂质(例如，第二导电类型)。在本发明的一个实施例中，第一掺杂区311至第四掺杂区314可以具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿第一方向D1延伸的多个绝缘材料112沿第三方向D3顺序地设置在衬底111的第一掺杂区311与第二掺杂区312之间的区上。例如，多个绝缘材料112沿着第三方向D3设置，间隔开特定距离。例如，绝缘材料112可包括诸如氧化物层的绝缘材料或者可由诸如氧化物层的绝缘材料形成。
沿着第三方向D3穿过绝缘材料的多个柱113沿着第一方向D1顺序地设置在衬底111的第一掺杂区311与第二掺杂区312之间的区上。例如，多个柱113穿过绝缘材料112以接触衬底111。
在一些示例实施例中，每个柱113可包括多种材料。例如，每个柱113的沟道层114可包括具有第一导电类型的硅材料或者可由具有第一导电类型的硅材料形成。例如，每个柱113的沟道层114可包括具有与衬底111相同导电类型的硅材料或者可由具有与衬底111相同导电类型的硅材料形成。在本发明的一个实施例中，每个柱113的沟道层114包括p型硅或者由p型硅形成。然而，每个柱113的沟道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可包括诸如氧化硅的绝缘材料或者可由诸如氧化硅的绝缘材料形成。在一些示例中，每个柱113的内部材料115可包括空气间隙。本文讨论的术语“空气”可指大气，或者在制造工艺期间可存在的其它气体。
绝缘层116在第一掺杂区311与第二掺杂区312之间的区上沿着绝缘材料112、柱113和衬底111的暴露的表面设置。例如，设置在绝缘材料112的表面上的绝缘层116可介于柱113与多个堆叠的第一导电材料211、221、231、241、251、261、271、281和291之间，如图所示。在一些示例中，不需要在对应于地选择线GSL(例如，211)和串选择线SSL(例如，291)的第一导电材料211至291之间设置绝缘层116。例如，地选择线GSL是第一导电材料211至291的堆叠件中的最下面的一个，串选择线SSL是第一导电材料211至291的堆叠件中的最上面的一个。
多个第一导电材料211至291在第一掺杂区311与第二掺杂区312之间的区中设置在绝缘层116的表面上。例如，沿着第一方向D1延伸的第一导电材料211设置在邻近于衬底111的绝缘材料112与衬底111之间。更具体地说，沿着第一方向D1延伸的第一导电材料211设置在邻近于衬底111的绝缘材料112的底部的绝缘层116与衬底111之间。
沿着第一方向D1延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料顶部处的绝缘层116与绝缘材料112中的特定绝缘材料底部处的绝缘层116之间。例如，沿着第一方向D1延伸的多个第一导电材料221至291设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112与第一导电材料221至291之间。第一导电材料211至291可由导电金属形成，但是在本发明的其它实施例中，第一导电材料211至291可包括诸如多晶硅的导电材料或者可由诸如多晶硅的导电材料形成。
可以在第二掺杂区312与第三掺杂区313之间的区中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第二掺杂区312与第三掺杂区313之间的区中，设置了沿着第一方向D1延伸的多个绝缘材料112。多个柱113设置为沿着第一方向D1顺序地布置，并且沿着第三方向D3穿过多个绝缘材料112。绝缘层116设置在多个绝缘材料112和多个柱113的暴露的表面上，并且多个第一导电材料211至291沿着第一方向D1延伸。相似地，可以在第三掺杂区313与第四掺杂区314之间的区中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。
多个漏极区321分别设置在多个柱113上。漏极区321可包括掺杂有第二类型的电荷载流子杂质的硅材料或者可由掺杂有第二类型的电荷载流子杂质的硅材料形成。例如，漏极区321可包括掺杂有n型掺杂剂的硅材料或者可由掺杂有n型掺杂剂的硅材料形成。在本发明的一个实施例中，漏极区321包括n型硅材料或者由n型硅材料形成。然而，漏极区321不限于n型硅材料。
在漏极区321上，设置了沿着第二方向D2延伸的多个第二导电材料331、332和333。第二导电材料331至333沿着第一方向D1设置，通过特定距离彼此间隔开。第二导电材料331至333分别连接至对应区中的漏极区321。漏极区321和沿着第二方向D2延伸的第二导电材料333可通过每个接触插塞连接。例如，每个接触插塞可为由诸如金属的导电材料形成的导电插塞。第二导电材料331至333可包括金属材料或者可由金属材料形成。第二导电材料331至333可包括诸如多晶硅的导电材料或者可由诸如多晶硅的导电材料形成。
在图13的示例中，第一导电材料211至291可用于形成字线WL、串选择线SSL和地选择线GSL。例如，第一导电材料221至281可用于形成字线WL，其中，属于同一层的导电材料可互连。第二导电材料331至333可用于形成位线BL。第一导电材料211至291的层数可根据工艺和控制技术而不同地改变。
图14是示出参照图13描述的存储器块的等效电路的电路图。
图14的存储器块BLKi可按照三维结构(或者竖直结构)形成在衬底上。例如，存储器块BLKi中包括的多个NAND串可在垂直于衬底的方向上形成。
参照图14，存储器块BLKi可包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33。NAND串NS11至NS33中的每一个可包括串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST。例如，位线BL1至BL3可以对应于图13中的第二导电材料331至333，并且可以通过将图13中的第一掺杂区311至第四掺杂区314互连来形成公共源极线CSL。
每个串选择晶体管SST可以连接至对应的串选择线(SSL1、SSL2和SSL3之一)。多个存储器单元MC1至MC8可以分别连接至对应的字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。每个地选择晶体管GST可以连接至对应的地选择线(GSL1、GSL2和GSL3之一)。每个串选择晶体管SST可以连接至对应的位线(例如，BL1至BL3之一)，并且每个地选择晶体管GST可以连接至公共源极线CSL。在图14的示例中，串选择晶体管SST中的一些连接至相同的位线(例如，BL1至BL3之一)，以基于经由施加至合适的串选择线SSL1至SSL3和地选择线GSL1至GSL3的选择电压的合适的选择将对应的NAND串连接至相同的位线。
共同连接至一条位线的单元串可以形成一列，并且连接至一条串选择线的单元串可以形成一行。例如，连接至第一位线BL1的单元串NS11、NS21和NS31可以对应于第一列，并且连接至第一串选择线SSL1的单元串NS11、NS12和NS13可以形成第一行。
具有相同高度的字线(例如，WL1)可共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可分离。位于同一半导体层的存储器单元共享字线。同一行的单元串共享串选择线。公共源极线CSL共同连接至所有单元串。
在图14中，存储器块BLKi示为连接至八条字线WL1至WL8和三条位线BL1至BL3，并且NAND串NS11至NS33中的每一个示为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，每个存储器块可以连接至任何数量的字线和位线，并且每个NAND串可包括任何数量的存储器单元。
三维竖直阵列结构可包括竖直地取向的竖直NAND串，使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可包括电荷俘获层。以下以引用方式全文并入本文中的专利文献描述了用于包括3D竖直阵列结构的存储器单元阵列的合适配置，其中，三维存储器阵列被配置为多个水平高度，并且在各水平高度之间共享字线和/或位线：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235和美国专利公开No.2011/0233648。
虽然基于NAND闪速存储器装置描述了根据示例实施例的非易失性存储器装置中包括的存储器单元阵列，但是根据示例实施例的非易失性存储器装置可为任何非易失性存储器装置，例如，相位随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等。
图15是示出根据示例实施例的包括非易失性存储器装置的存储装置的框图。
参照图15，存储装置1000包括多个非易失性存储器装置1100和控制器1200。例如，存储装置1000可为任何存储装置，诸如嵌入式多媒体卡(eMMC)、通用闪存(UFS)、固态盘或固态驱动器(SSD)等。
控制器1200可以经由多个通道CH1、CH2、CH3、……、CHi连接至非易失性存储器装置110。控制器1200可包括一个或多个处理器1210、缓冲器存储器1220、纠错码(ECC)电路1230、主机接口1250和非易失性存储器接口(NVM接口)1260。
缓冲器存储器1220可以存储用于驱动控制器1200的数据。ECC电路1230可以在编程操作期间计算待编程的数据的纠错码值，并且可以在读取操作期间利用纠错码值校正读取的数据的错误。在数据恢复操作中，ECC电路1230可以校正从非易失性存储器装置1100恢复的数据的错误。主机接口1250可以提供与外部装置的接口。非易失性存储器接口(NVM接口)1260可以提供与非易失性存储器装置1100的接口。
非易失性存储器装置1100中的每一个可以对应于根据示例实施例的非易失性存储器装置，并且可以可选地被供应有外部高电压VPP。
图16是根据示例实施例的非易失性存储器装置的剖视图。
参照图16，非易失性存储器装置或者存储器装置2000可以具有芯片到芯片(C2C)结构。C2C结构可指通过以下步骤形成的结构：在第一晶圆上制造包括存储器单元区或者单元区CELL的上芯片；在与第一晶圆分离的第二晶圆上制造包括外围电路区PERI的下芯片；然后将上芯片与下芯片彼此键合。这里，键合工艺可包括将形成在上芯片的最上面的金属层上的键合金属和形成在下芯片的最上面的金属层上的键合金属电连接的方法。例如，利用Cu-Cu键合，键合金属可包括铜(Cu)或者可由铜(Cu)形成。然而，示例实施例可以不限于此。例如，键合金属还可以由铝(Al)或钨(W)形成。
存储器装置2000的外围电路区PERI和单元区CELL中的每一个可包括外部焊盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
外围电路区PERI可包括第一衬底2210；层间绝缘层2215；形成在第一衬底2210上的多个电路元件2220a、2220b和2220c；分别连接至多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c；和形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可由具有相对高的电阻率的钨形成，第二金属层2240a、2240b和2240c可由具有相对低的电阻率的铜形成。
在图16所示的示例实施例中，虽然仅示出并描述了第一金属层2230a、2230b和2230c和第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且一个或多个额外金属层还可形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个额外金属层的至少一部分可由具有比形成第二金属层2240a、2240b和2240c的铜的电阻率更低的电阻率的铝等形成。
层间绝缘层2215可设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可包括诸如氧化硅、氮化硅等的绝缘材料或者可由诸如氧化硅、氮化硅等的绝缘材料形成。
下键合金属2271b和2272b可形成在字线键合区域WLBA中的第二金属层2240b上。在字线键合区域WLBA中，外围电路区PERI中的下键合金属2271b和2272b可电键合至单元区CELL的上键合金属2371b和2372b。下键合金属2271b和2272b与上键合金属2371b和2372b可由铝、铜、钨等形成。此外，单元区CELL中的上键合金属2371b和2372b可被称作第一金属焊盘，外围电路区PERI中的下键合金属2271b和2272b可被称作第二金属焊盘。
单元区CELL可包括至少一个存储器块。单元区CELL可包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以在垂直于第二衬底2310的上表面的第三方向D3(例如，Z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可分别布置在多条字线2330上方和下方，多条字线2330可布置在至少一条串选择线与至少一条地选择线之间。
在位线键合区域BLBA中，沟道结构CH可以在垂直于第二衬底2310的上表面的第三方向D3(例如，Z轴方向)上延伸，并且穿过多条字线2330、至少一条串选择线和至少一条地选择线。沟道结构CH可包括数据存储层、沟道层、埋置绝缘层等，沟道层可电连接至第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可为位线接触件，第二金属层2360c可为位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第二方向D2(例如，Y轴方向)上延伸。
在图16所示的示例实施例中，其中布置有沟道结构CH、位线2360c等的区域可限定为位线键合区域BLBA。在位线键合区域BLBA中，位线2360c可电连接至在外围电路区PERI中提供页缓冲器2393的电路元件2220c。位线2360c可以连接至单元区CELL中的上键合金属2371c和2372c，并且上键合金属2371c和2372c可以连接至与页缓冲器2393的电路元件2220c连接的下键合金属2271c和2272c。
在字线键合区域WLBA中，多条字线2330可以在平行于第二衬底2310的上表面并且垂直于第二方向D2的第一方向D1(例如，X轴方向)上延伸，并且可以连接至多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。在由在第一方向D1上按照不同长度延伸的多条字线2330的至少一部分提供的焊盘中，多条字线2330和多个单元接触插塞2340可以彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接至与多条字线2330连接的多个单元接触插塞2340的上部。多个单元接触插塞2340可以通过字线键合区域WLBA中的单元区CELL的上键合金属2371b和2372b和外围电路区PERI的下键合金属2271b和2272b连接至外围电路区PERI。
多个单元接触插塞2340可电连接至在外围电路区PERI中形成行解码器2394的电路元件2220b。在示例实施例中，形成行解码器2394的电路元件2220b的操作电压可与形成页缓冲器2393的电路元件2220c的操作电压不同。例如，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可设置在外部焊盘键合区域PA中。公共源极线接触插塞2380可由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可电连接至公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部上。例如，其中设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可定义为外部焊盘键合区域PA。
输入/输出焊盘2205和2305可设置在外部焊盘键合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可形成在第一衬底2210下方，第一输入/输出焊盘2205可形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接至设置在外围电路区PERI中的电路元件2220a中的至少一个，并且可通过下绝缘膜2201与第一衬底2210分离。另外，侧绝缘膜可设置在第一输入/输出接触插塞2203与第一衬底2210之间，以使第一输入/输出接触插塞2203与第一衬底2210电分离。
覆盖第二衬底2310的上表面的上绝缘层2301可形成在第二衬底2310上，第二输入/输出焊盘2305可设置在上绝缘层2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接至设置在外围电路区PERI中的电路元件2220a中的至少一个。在示例实施例中，第二输入/输出焊盘2305电连接至电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320未设置在其中设置有第二输入/输出接触插塞2303的区域中。第二输入/输出焊盘2305可以不在第三方向D3(例如，Z轴方向)上与字线2330重叠。第二输入/输出接触插塞2303可在平行于第二衬底2310的上表面的方向(例如，第一方向D1)上与第二衬底2310分离开，并且可以穿过单元区CELL的层间绝缘层2315以连接至第二输入/输出焊盘2305。
根据实施例，可选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器装置2000可仅包括设置在下绝缘膜2201上的第一输入/输出焊盘2205或者设置在上绝缘层2301上的第二输入/输出焊盘2305。可替换地，存储器装置2000可包括第一输入/输出焊盘2205和第二输入/输出焊盘2305二者。
在分别被包括在单元区CELL和外围电路区PERI中的外部焊盘键合区域PA和位线键合区域BLBA中的每一个中，设置在最上面的金属层上的金属图案可设为伪图案，或者最上面的金属层可不存在。
在外部焊盘键合区域PA中，存储器装置2000可在外围电路区PERI的最上面的金属层中包括与形成在单元区CELL的最上面的金属层中的上金属图案2372a对应的下金属图案2273a，并且下金属图案2273a与单元区CELL的上金属图案2372a具有相同的剖面形状以彼此连接。在外围电路区PERI中，形成在外围电路区PERI的最上面的金属层中的下金属图案2273a可以不连接至接触件。相似地，在外部焊盘键合区域PA中，与形成在外围电路区PERI的最上面的金属层中的下金属图案2273a对应并且与外围电路区PERI的下金属图案2273a具有相同形状的上金属图案2372a可形成在单元区CELL的最上面的金属层中。
下键合金属2271b和2272b可形成在字线键合区域WLBA中的第二金属层2240b上。在字线键合区域WLBA中，外围电路区PERI的下键合金属2271b和2272b可通过Cu-Cu键合电连接至单元区CELL的上键合金属2371b和2372b。
此外，在位线键合区域BLBA中，与形成在外围电路区PERI的最上面的金属层中的下金属图案2252对应并且与外围电路区PERI的下金属图案2252具有相同剖面形状的上金属图案2392可形成在单元区CELL的最上面的金属层中。接触件可以不形成在在单元区CELL的最上面的金属层中形成的上金属图案2392上。
在示例实施例中，与形成在单元区CELL和外围电路区PERI之一中的最上面的金属层中的金属图案对应，与金属图案具有相同剖面形状的加强金属图案可在单元区CELL和外围电路区PERI中的另一个中形成在最上面的金属层中。接触件可以不形成在加强金属图案上。
存储器装置2000可包括根据示例实施例的阻抗校准电路，并且可实施为执行根据示例实施例的校准阻抗的方法。
本发明构思可应用于包括存储器装置的各种电子装置和系统。例如，本发明构思可应用于诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、笔记本计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物网(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等的系统。
前述内容是示例实施例的说明，不应解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易理解，在不实质上脱离示例实施例的新颖教导和优点的情况下，可以在示例实施例中进行许多修改。因此，所有此类修改旨在被包括在如权利要求中限定的示例实施例的范围内。因此，应当理解，前述内容是对各种示例实施例的说明，并且不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及其它示例实施例的修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种存储器装置中包括的阻抗校准电路，包括：
第一可变阻抗电路，其连接至ZQ端子；
第二可变阻抗电路和第三可变阻抗电路，所述第二可变阻抗电路和所述第三可变阻抗电路连接至第一节点；
第一比较器，其被配置为将所述ZQ端子处的电压和所述第一节点处的电压中的一者与参考电压进行比较；
第二比较器，其被配置为将所述第一节点处的电压与所述参考电压进行比较；
第一控制电路，其被配置为基于来自所述第一比较器的输出的输出信号对所述第一可变阻抗电路执行第一阻抗校准操作；
第二控制电路，其被配置为基于来自所述第二比较器的输出的输出信号对所述第三可变阻抗电路执行第二阻抗校准操作；
第一开关电路，其被配置为将所述第一比较器的输入连接至所述ZQ端子和所述第一节点中的一者；
第二开关电路，其被配置为将所述第一比较器的输出连接至所述第一控制电路和所述第二控制电路中的一者；以及
第三开关电路，其被配置为将所述第一开关电路的输出连接至所述第一比较器的第一输入端子和第二输入端子中的一者，并且将所述参考电压连接至所述第一输入端子和所述第二输入端子中的另一者。
2.根据权利要求1所述的阻抗校准电路，其中：
所述第一比较器和所述第一控制电路被配置为对所述第一可变阻抗电路执行所述第一阻抗校准操作，并且
所述第二比较器和所述第二控制电路被配置为对所述第三可变阻抗电路执行所述第二阻抗校准操作。
3.根据权利要求2所述的阻抗校准电路，
其中，所述第一阻抗校准操作和所述第二阻抗校准操作同时被执行。
4.根据权利要求2所述的阻抗校准电路，
其中，所述第一开关电路、所述第二开关电路和所述第三开关电路被配置为进行操作使得当所述第一阻抗校准操作被执行时，利用所述第一开关电路将与所述第一比较器的输入对应的第二节点连接至所述ZQ端子，利用所述第二开关电路将所述第一比较器的输出连接至所述第一控制电路，并且利用所述第三开关电路将所述第一比较器的所述第一输入端子连接至所述参考电压并且将所述第一比较器的所述第二输入端子连接至所述第二节点。
5.根据权利要求2所述的阻抗校准电路，
其中，所述第一比较器和所述第二控制电路被配置为在所述第一阻抗校准操作和所述第二阻抗校准操作完成之后，对所述第三可变阻抗电路执行第三阻抗校准操作。
6.根据权利要求5所述的阻抗校准电路，
其中，所述第一开关电路、所述第二开关电路和所述第三开关电路被配置为进行操作使得当所述第三阻抗校准操作被执行时，利用所述第一开关电路将与所述第一比较器的输入对应的第二节点连接至所述第一节点，利用所述第二开关电路将所述第一比较器的输出连接至所述第二控制电路，并且利用所述第三开关电路将所述第一比较器的所述第一输入端子连接至所述参考电压并且将所述第一比较器的所述第二输入端子连接至所述第二节点。
7.根据权利要求6所述的阻抗校准电路，
其中，所述第二开关电路包括：
反相器，其被配置为：
将所述第一比较器的输出反相；并且
将所述第一比较器的反相的输出提供至所述第二控制电路。
8.根据权利要求6所述的阻抗校准电路，还包括：
第四开关电路，其被配置为：
在所述第一阻抗校准操作被执行的时间期间，将所述第二比较器的输出连接至所述第二控制电路；以及
在所述第三阻抗校准操作被执行的时间期间，将所述第二比较器的输出与所述第二控制电路之间的连接彼此断开。
9.根据权利要求5所述的阻抗校准电路，
其中，所述第一比较器和所述第一控制电路被配置为在所述第三阻抗校准操作完成之后，对所述第一可变阻抗电路执行第四阻抗校准操作。
10.根据权利要求9所述的阻抗校准电路，
其中，所述第一开关电路、所述第二开关电路和所述第三开关电路被配置为进行操作使得当所述第四阻抗校准操作被执行时，利用所述第一开关电路将与所述第一比较器的输入对应的第二节点连接至所述ZQ端子，利用所述第二开关电路将所述第一比较器的输出连接至所述第一控制电路，并且利用所述第三开关电路将所述第一比较器的所述第一输入端子连接至所述第二节点并将所述第一比较器的所述第二输入端子连接至所述参考电压。
11.根据权利要求10所述的阻抗校准电路，
其中，所述第一控制电路包括：
第一存储电路，其被配置为存储与所述第一阻抗校准操作的结果对应的第一阻抗校准码；
第二存储电路，其被配置为存储与所述第四阻抗校准操作的结果对应的第二阻抗校准码；以及
平均电路，其被配置为通过将所述第一阻抗校准码和所述第二阻抗校准码平均化来生成最终阻抗校准码。
12.根据权利要求9所述的阻抗校准电路，其中：
在阻抗校准使能信号被激活的时间期间，所述第一阻抗校准操作和所述第二阻抗校准操作同时被执行，并且
在所述阻抗校准使能信号被激活的时间期间，在所述第一阻抗校准操作和所述第二阻抗校准操作完成之后，所述第三阻抗校准操作和所述第四阻抗校准操作被顺序地执行。
13.根据权利要求1所述的阻抗校准电路，其中：
所述第一可变阻抗电路是连接在电源电压与所述ZQ端子之间的第一上拉电路，
所述第二可变阻抗电路是连接在所述电源电压与所述第一节点之间的第二上拉电路，并且
所述第三可变阻抗电路是连接在所述第一节点与地电压之间的下拉电路。
14.根据权利要求13所述的阻抗校准电路，
其中，所述第一上拉电路包括：
多个晶体管，其在所述电源电压与所述ZQ端子之间并联。
15.根据权利要求1所述的阻抗校准电路，其中：
所述第一可变阻抗电路是连接在所述ZQ端子与地电压之间的第一下拉电路，
所述第二可变阻抗电路是连接在所述第一节点与所述地电压之间的第二下拉电路，
所述第三可变阻抗电路是连接在电源电压与所述第一节点之间的上拉电路。
16.一种利用阻抗校准电路校准阻抗的方法，所述阻抗校准电路被包括在存储器装置中，并且包括第一可变阻抗电路、第二可变阻抗电路、第三可变阻抗电路、第一比较器、第二比较器、第一控制电路和第二控制电路，所述方法包括步骤：
同时执行第一阻抗校准操作和第二阻抗校准操作，其中，基于ZQ端子处的电压和参考电压通过所述第一比较器和所述第一控制电路对所述第一可变阻抗电路执行所述第一阻抗校准操作，基于第一节点处的电压和所述参考电压通过所述第二比较器和所述第二控制电路对所述第三可变阻抗电路执行所述第二阻抗校准操作；
在所述第一阻抗校准操作和所述第二阻抗校准操作完成之后，基于所述第一节点处的电压和所述参考电压，利用所述第一比较器和所述第二控制电路对所述第三可变阻抗电路执行第三阻抗校准操作；以及
在所述第三阻抗校准操作完成之后，基于所述ZQ端子处的电压和所述参考电压，利用所述第一比较器和所述第一控制电路对所述第一可变阻抗电路执行第四阻抗校准操作。
17.根据权利要求16所述的方法，其中：
当执行所述第一阻抗校准操作时，将所述第一比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述ZQ端子，将所述第一比较器的输出提供至所述第一控制电路，并且通过改变第一阻抗校准码直到所述ZQ端子处的电压变得等于所述参考电压时，来调整所述第一可变阻抗电路的阻抗，并且
当执行所述第二阻抗校准操作时，将所述第二比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述第一节点，将所述第二比较器的输出提供至所述第二控制电路，并且通过改变第二阻抗校准码直到所述第一节点处的电压变得等于所述参考电压时，来调整所述第三可变阻抗电路的阻抗。
18.根据权利要求17所述的方法，
其中，当执行所述第三阻抗校准操作时，将所述第一比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述第一节点，将所述第一比较器的输出反相并且将所述第一比较器的反相的输出提供至所述第二控制电路，并且通过改变所述第二阻抗校准码直到所述第一节点处的电压变得等于所述参考电压时，来调整所述第三可变阻抗电路的阻抗。
19.根据权利要求18所述的方法，其中：
当执行所述第四阻抗校准操作时，将所述第一比较器的第一输入端子和第二输入端子分别连接至所述ZQ端子和所述参考电压，将所述第一比较器的输出提供至所述第一控制电路，并且通过改变第三阻抗校准码直到所述ZQ端子处的电压变得等于所述参考电压时，来调整所述第一可变阻抗电路的阻抗；
通过将所述第一阻抗校准码和所述第三阻抗校准码平均化来生成最终阻抗校准码，并且基于所述最终阻抗校准码确定所述第一可变阻抗电路的阻抗。
20.一种存储器装置中包括的阻抗校准电路，包括：
第一可变阻抗电路，其连接至ZQ端子；
第二可变阻抗电路和第三可变阻抗电路，所述第二可变阻抗电路和所述第三可变阻抗电路连接至第一节点；
第一比较器，其被配置为将所述ZQ端子处的电压和所述第一节点处的电压中的一者与参考电压进行比较；
第二比较器，其被配置为将所述第一节点处的电压与所述参考电压进行比较；
第一控制电路，其被配置为基于所述第一比较器的输出对所述第一可变阻抗电路执行第一阻抗校准操作；
第二控制电路，其被配置为基于所述第二比较器的输出对所述第三可变阻抗电路执行第二阻抗校准操作；
第一开关电路，其连接至所述ZQ端子和所述第一节点；
第二开关电路，其连接至所述第一比较器的输出、所述第一控制电路和所述第二控制电路；
第三开关电路，其被配置为将所述第一开关电路的输出连接至所述第一比较器的第一输入端子和第二输入端子中的一者，并且将所述参考电压连接至所述第一输入端子和所述第二输入端子中的另一者；以及
第四开关电路，其连接至所述第二比较器和所述第二控制电路，
其中，所述第一阻抗校准操作和所述第二阻抗校准操作同时被执行，并且在所述第一阻抗校准操作和所述第二阻抗校准操作完成之后，对所述第三可变阻抗电路的第三阻抗校准操作和对所述第一可变阻抗电路的第四阻抗校准操作被顺序地执行，
其中，在所述第一阻抗校准操作中，所述第一开关电路和所述第三开关电路被配置为将所述第一比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述ZQ端子，所述第二开关电路被配置为将所述第一比较器的输出连接至所述第一控制电路，所述第一控制电路被配置为改变第一阻抗校准码直到所述ZQ端子处的电压变得等于所述参考电压时，
其中，在所述第二阻抗校准操作中，所述第二比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述第一节点，所述第四开关电路被配置为将所述第二比较器的输出连接至所述第二控制电路，所述第二控制电路被配置为改变第二阻抗校准码直到所述第一节点处的电压变得等于所述参考电压时，
其中，在所述第三阻抗校准操作中，所述第一开关电路和所述第三开关电路被配置为将所述第一比较器的第一输入端子和第二输入端子分别连接至所述参考电压和所述第一节点，所述第二开关电路被配置为将来自所述第一比较器的输出的输出信号反相，并且将所述第一比较器的反相的输出信号提供至所述第二控制电路，所述第二控制电路被配置为改变所述第二阻抗校准码直到所述第一节点处的电压变得等于所述参考电压时，
其中，在所述第四阻抗校准操作中，所述第一开关电路和所述第三开关电路被配置为将所述第一比较器的第一输入端子和第二输入端子分别连接至所述ZQ端子和所述参考电压，所述第二开关电路被配置为将所述第一比较器的输出连接至所述第一控制电路，所述第一控制电路被配置为改变第三阻抗校准码直到所述ZQ端子处的电压变得等于所述参考电压时，并且
其中，所述第一控制电路还被配置为通过将所述第一阻抗校准码和所述第三阻抗校准码平均化来生成最终阻抗校准码，并且基于所述最终阻抗校准码确定所述第一可变阻抗电路的阻抗。
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