CN116759421A - 半导体装置及半导体装置的制造方法 - Google Patents

Abstract

本公开涉及半导体装置及半导体装置的制造方法。一种半导体装置包含：半导体衬底；内部电路，其提供在所述半导体衬底上；第一垫及第二垫，其连接到所述内部电路；第一ESD保护电路，其能够连接到所述第一垫；及第二ESD保护电路，其能够连接到所述第二垫。所述第一ESD保护电路包含第一ESD保护元件，且所述第二ESD保护电路包含第二及第三ESD保护元件。所述第二垫经由所述第二ESD保护元件连接到所述内部电路，且所述第一垫直接连接到所述内部电路。

Description

半导体装置及半导体装置的制造方法

相关申请案的交叉参考

本申请案基于及主张2022年3月14日申请的第2022-039400号在先日本专利申请案及2022年9月2日申请的第17/902746号美国专利申请案的优先权利益；所述申请案的全部内容以引用的方式并入本文中。

技术领域

本文中所描述的实施例大体上涉及半导体装置及所述半导体装置的制造方法。

背景技术

近年来，安装在半导体装置内部的电路的ESD(静电放电)已成为问题。因此，已提出包含ESD保护元件的半导体装置。另一方面，已要求增加半导体装置的输入/输出传送速度(I/O操作速度)。

发明内容

本实施例的半导体装置包含：半导体衬底；内部电路，其提供在所述半导体衬底上；第一垫及第二垫，其连接到所述内部电路；第一ESD保护电路，其能够连接到所述第一垫；及第二ESD保护电路，其能够连接到所述第二垫。所述第一ESD保护电路及所述第二ESD保护电路分别包含ESD保护元件。所述第一垫经由第一ESD保护元件连接到所述内部电路，且所述第二垫直接连接到所述内部电路。

附图说明

图1是说明根据实施例的存储器系统的配置实例的框图；

图2是说明根据实施例的半导体装置(非易失性存储器)的配置实例的框图；

图3是说明连接垫与内部电路的布线的配置实例的框图；

图4是用于解释ESD保护电路的配置实例的电路图；

图5是说明具有三维结构的NAND存储器的存储器单元阵列的块的电路配置实例的视图；

图6A是包含具有三维结构的NAND存储器的存储器单元阵列的半导体装置的部分区的横截面视图；

图6B是包含具有三维结构的NAND存储器的存储器单元阵列的半导体装置的部分区的横截面视图；

图7A是用于解释连接垫与内部电路的布线的布局的实例的平面视图；

图7B是用于解释连接垫与内部电路的布线的布局的实例的平面视图；

图8是用于解释根据实施例的半导体装置的制造及生产管理的方法的实例的流程图；

图9A是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的结构的示意性横截面视图；

图9B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的结构的示意性横截面视图；

图10A是用于解释连接垫与内部电路的布线的布局的实例的平面视图；

图10B是用于解释连接垫与内部电路的布线的布局的实例的平面视图；

图11A是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的另一结构的示意性横截面视图；以及

图11B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的另一结构的示意性横截面视图。

具体实施方式

下文将参考附图描述实施例。

(1.配置)

(1-1.存储器系统的配置)

图1是说明根据实施例的使用半导体装置的存储器系统的配置实例的框图。所述实施例的存储器系统包含作为半导体装置的存储器控制器1及非易失性存储器2。所述存储器系统能够连接到主机。例如，主机是例如个人计算机及移动终端的电子设备。

非易失性存储器2(其是以非易失性方式存储数据的存储器)包含例如NAND存储器(NAND快闪存储器)。非易失性存储器2是例如包含每存储器单元可存储三个位的存储器单元的NAND存储器，即，每单元3位(TLC：三电平单元)NAND存储器。应注意，非易失性存储器2可为可存储多个位的每单元1位、每单元2位、每单元4位或多电平单元NAND存储器。此外，非易失性存储器2通常包含多个存储器芯片。又此外，非易失性存储器2包含包括ESD保护元件的ESD保护单元5。

存储器控制器1根据来自主机的写入请求控制数据在非易失性存储器2中的写入。此外，存储器控制器1根据来自主机的读取请求控制数据从非易失性存储器2的读取。芯片启用信号/CE、就绪/忙碌信号/RB、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号/WE、读取启用信号RE及/RE、写入保护信号/WP、作为数据的信号DQ<7：0>以及数据选通信号DQS及/DQS的相应信号是在存储器控制器1与非易失性存储器2之间传输及接收。应注意，添加到信号名称的“/”表示低态有效。

例如，非易失性存储器2及存储器控制器1中的每一者被形成为半导体芯片(在后文中，也简称为“芯片”)。

芯片启用信号/CE是用于选择及启用非易失性存储器2的特定存储器芯片的信号。就绪/忙碌信号/RB是用于指示非易失性存储器2是处于就绪状态(其中可从外部接受命令的状态)还是忙碌状态(其中无法从外部接受命令的状态)的信号。存储器控制器1可通过接收就绪/忙碌信号/RB来了解非易失性存储器2的状态。命令锁存启用信号CLE是指示信号DQ<7：0>为命令的信号。命令锁存启用信号CLE启用作为信号DQ传输的命令以锁存到非易失性存储器2的选定存储器芯片中的命令寄存器。地址锁存启用信号ALE是指示信号DQ<7：0>为地址的信号。地址锁存启用信号ALE启用作为信号DQ传输的地址以锁存到非易失性存储器2的选定存储器芯片中的地址寄存器。写入启用信号/WE(其是用于在非易失性存储器2中接纳经接收信号的信号)每当由存储器控制器1接收命令、地址及数据时被断言。在信号/WE处于“L(低)”电平时，指示非易失性存储器2接纳信号DQ<7：0>。

读取启用信号RE及/RE是将被存储器控制器1用来从非易失性存储器2读取数据的信号。读取启用信号RE及/RE例如用来在输出信号DQ<7：0>时控制非易失性存储器2的操作时序。写入保护信号/WP是用于指示非易失性存储器2禁止数据的写入及擦除的信号。信号DQ<7：0>是将在非易失性存储器2与存储器控制器1之间传输及接收的数据且包含命令、地址及数据。数据选通信号DQS及/DQS是用于控制信号DQ<7：0>的输入及输出时序的信号。

存储器控制器1包含RAM(随机存取存储器)11、处理器12、主机接口电路13、ECC(错误检查及校正)电路14及存储器接口电路15。RAM 11、处理器12、主机接口电路13、ECC电路14与存储器接口电路15通过内部总线16彼此连接。

主机接口电路13将从主机接收的请求、用户数据(写入数据)及类似者输出到内部总线16。此外，主机接口电路13将从非易失性存储器2读取的用户数据、来自处理器12的响应及类似者传输到主机。

存储器接口电路15基于处理器12的指令控制将用户数据及类似者写入非易失性存储器2中的处理及从非易失性存储器2读取用户数据及类似者的处理。

处理器12全面控制存储器控制器1。处理器12例如是CPU(中央处理单元)、MPU(微处理单元)或类似者。在其中处理器12凭借主机接口电路13从主机接收请求的情况下，处理器12根据请求执行控制。例如，处理器12根据来自主机的请求指示存储器接口电路15将用户数据及奇偶校验写入非易失性存储器2中。此外，处理器12根据来自主机的请求指示存储器接口电路15从非易失性存储器2读取用户数据及奇偶校验。

处理器12确定非易失性存储器2上的用于待积累在RAM 11中的用户数据的存储区(存储器区)。用户数据凭借内部总线16存储在RAM 11中。处理器12以作为写入单位的页面单位确定数据(页面数据)的存储器区。在本说明书中，待存储在非易失性存储器2的一个页面中的用户数据将被定义为单位数据。单位数据通常由ECC电路14编码且作为码字存储在非易失性存储器2中。在本实施例中，编码不是必需的。虽然存储器控制器1可在不对单位数据进行编码的情况下将单位数据存储在非易失性存储器2中，但是图1说明其中执行编码的配置作为一个配置实例。在其中存储器控制器1不执行编码的情况下，页面数据匹配单位数据。此外，可基于一条单位数据产生一个码字或可基于通过划分单位数据获得的经划分数据产生一个码字。此外，可使用多条单位数据产生一个码字。

处理器12确定非易失性存储器2的存储器区，所述存储器区是每条单位数据的写入目的地。物理地址分配给非易失性存储器2的存储器区。处理器12使用物理地址管理作为单位数据的写入目的地的存储器区。处理器12指示存储器接口电路15将用户数据写入非易失性存储器2中，同时指定经确定存储器区(物理地址)。处理器12管理逻辑地址(由主机管理的逻辑地址)与用户数据的物理地址之间的对应关系。在其中处理器12从主机接收包含逻辑地址的读取请求的情况下，处理器12指定对应于逻辑地址的物理地址且指示存储器接口电路15读取用户数据同时指定物理地址。

ECC电路14从存储在RAM 11中的用户数据产生码字。此外，ECC电路14对从非易失性存储器2读取的码字进行解码。

RAM 11暂时存储从主机接收的用户数据直到用户数据存储在非易失性存储器2中或暂时存储从非易失性存储器2读取的数据直到数据传输到主机。举例来说，RAM 11是通用存储器，例如SRAM(静态随机存取存储器)及DRAM(动态随机存取存储器)。

图1说明其中存储器控制器1包含ECC电路14及存储器接口电路15的配置实例。然而，ECC电路14可并入到存储器接口电路15中。替代地，ECC电路14可并入到非易失性存储器2中。

在其中从主机接收写入请求的情况下，存储器系统如下操作。处理器12致使RAM11暂时存储待写入的数据。处理器12读取存储在RAM 11中的数据且将所述数据输入到ECC电路14。ECC电路14对经输入数据进行编码且将码字输入到存储器接口电路15。存储器接口电路15将经输入码字写入非易失性存储器2中。

在其中从主机接收读取请求的情况下，存储器系统如下操作。存储器接口电路15将从非易失性存储器2读取的码字输入到ECC电路14。ECC电路14对经输入码字进行解码且将经解码数据存储在RAM 11中。处理器12经由主机接口电路13将存储在RAM11中的数据传输到主机。

(1-2.非易失性存储器的配置)

图2是说明根据本实施例的半导体装置(非易失性存储器)的配置实例的框图。非易失性存储器2包含逻辑控制电路21、输入/输出电路22、存储器单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压产生电路28、输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35。应注意，提供在非易失性存储器2内的各种电路，包含逻辑控制电路21、输入/输出电路22、存储器单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27及电压产生电路28，将被共同指示为内部电路40。此外，非易失性存储器2还包含ESD保护单元5。ESD保护单元5安置在将信号从外部输入到其的垫群组(具体来说，输入/输出垫群组32及逻辑控制垫群组34)与内部电路40之间。

存储器单元阵列23包含多个块。多个块中的每一者包含多个存储器单元晶体管(存储器单元)。多个位线、多个字线、源极线及类似者安置在存储器单元阵列23中以控制将施加到所述存储器单元晶体管的电压。稍后将描述所述块的特定配置。

输入/输出垫群组32包含对应于信号DQ<7：0>以及数据选通信号DQS及/DQS的多个端子(垫)以将包含数据的相应信号传输到存储器控制器1/从存储器控制器1接收所述相应信号。

逻辑控制垫群组34包含对应于芯片启用信号/CE、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号/WE、读取启用信号RE及/RE、写入保护信号/WP以及就绪/忙碌信号/RB的多个端子(垫)以将相应信号传输到存储器控制器1/从存储器控制器1接收相应信号。

电力输入垫群组35包含多个端子(垫)，电力供应电压Vcc、VccQ及Vpp以及接地电压Vss将输入到所述端子以供将各种操作电力供应从外部供应到非易失性存储器2。电力供应电压Vcc是将通常作为操作电力供应从外部提供的电路电力供应电压，且例如输入近似3.3V的电压。作为电力供应电压VccQ，例如，输入1.2V的电压。当在存储器控制器1与非易失性存储器2之间传输/接收信号时，使用电力供应电压VccQ。

电力供应电压Vpp是高于电力供应电压Vcc的电力供应电压，且例如输入12V的电压。将数据写入存储器单元阵列23中或擦除数据需要近似20V的高电压。在这种情况下，与通过在电压产生电路28的升压电路处使近似3.3V的电力供应电压Vcc升压相比，通过在电压产生电路28的升压电路处使近似12V的电力供应电压Vpp升压，可以更高的速度及更低的功率消耗产生所期望电压。电力供应电压Vcc是通常供应到非易失性存储器2的电力供应，且电力供应电压Vpp是根据例如使用环境另外/任意供应的电力供应。

逻辑控制电路21及输入/输出电路22经由NAND总线连接到存储器控制器1。输入/输出电路22经由NAND总线将信号DQ(例如，DQ<0>到DQ<7>)传输到存储器控制器1/从存储器控制器1接收所述信号DQ。

逻辑控制电路21经由NAND总线从存储器控制器1接收外部控制信号(例如，芯片启用信号/CE、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号/WE、读取启用信号RE及/RE以及写入保护信号/WP)。此外，逻辑控制电路21经由NAND总线将就绪/忙碌信号/RB传输到存储器控制器1。

输入/输出电路22将信号DQ<7：0>以及数据选通信号DQS及/DQS传输到存储器控制器1/从存储器控制器1接收信号DQ<7：0>以及数据选通信号DQS及/DQS。输入/输出电路22将信号DQ<7：0>中的命令及地址传送到寄存器26。此外，输入/输出电路22将写入数据及读取数据传输到感测放大器24/从感测放大器24接收写入数据及读取数据。

寄存器26包含命令寄存器、地址寄存器、状态寄存器及类似者。命令寄存器暂时存储命令。地址寄存器暂时存储地址。状态寄存器暂时存储操作非易失性存储器2所必需的数据。寄存器26包含例如SRAM。

作为控制单元的定序器27从寄存器26接收命令且根据基于所述命令的序列控制非易失性存储器2。

电压产生电路28从非易失性存储器2的外部接收电力供应电压且使用电力供应电压产生写入操作、读入操作及擦除操作所必需的多个电压。电压产生电路28将经产生电压供应到存储器单元阵列23、感测放大器24、行解码器25及类似者。

行解码器25从寄存器26接收行地址且对行地址进行解码。行解码器25基于经解码行地址执行字线的选择操作。接着，行解码器25将写入操作、读取操作及擦除操作所必需的多个电压传送到选定块。

感测放大器24从寄存器26接收列地址且对列地址进行解码。感测放大器24包含感测放大器单元群组24A及数据寄存器24B。感测放大器单元群组24A连接到位线中的每一者且基于经解码列地址选择位线中的一者。此外，感测放大器单元群组24A在数据读取时检测及放大从存储器单元晶体管读取到位线的数据。此外，感测放大器单元群组24A在数据写入时将写入数据传送到位线。

数据寄存器24B在数据读取时暂时存储由感测放大器单元群组24A检测的数据且将所述数据串行传送到输入/输出电路22。此外，数据寄存器24B在数据写入时暂时存储从输入/输出电路22串行传送的数据且将所述数据传送到感测放大器单元群组24A。数据寄存器24B包含SRAM及类似者。

图3是说明连接垫与内部电路的布线的配置实例的框图。输入/输出垫群组32包含对应于信号DQ<7：0>以及数据选通信号DQS及/DQS的多个垫，且图3说明多个垫当中的一个垫321(例如，对应于信号DQ<0>的垫)。此外，逻辑控制垫群组34包含对应于芯片启用信号/CE、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号/WE、读取启用信号RE及/RE、写入保护信号/WP以及就绪/忙碌信号/RB的多个垫，且图3说明多个垫当中的一个垫341(例如，对应于芯片启用信号/CE的垫)。此外，电力输入垫群组35包含多个垫，电力供应电压Vcc、VccQ及Vpp以及接地电压Vss将输入到所述垫以将各种操作电力供应从外部供应到非易失性存储器2，且图3说明多个垫当中的一个垫351(例如，电力供应电压Vcc将输入到其的垫)。

形成在输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35中的垫电连接到内部电路40。ESD保护单元5形成在信号从外部输入到其的垫群组(具体来说，输入/输出垫群组32及逻辑控制垫群组34)与内部电路40之间。ESD保护单元5包含多个ESD保护电路。所述ESD保护电路经提供以分别对应于包含在输入/输出垫群组32及逻辑控制垫群组34中的多个垫。例如，如图3中所说明，对应于垫321的ESD保护电路50及对应于垫341的ESD保护电路50a形成在ESD保护单元5中。应注意，对应于其它垫(未说明)的ESD保护电路(未说明)也形成在ESD保护单元5中。

ESD保护电路包含一或多个ESD保护元件、绕过所述ESD保护元件的路径(在后文中，被称为迂回路径)及通过所述ESD保护元件的路径(在后文中，被称为直通路径)。迂回路径是直接连接垫与内部电路40而无需插入ESD保护元件的路径。直通路径是经由ESD保护元件连接垫与内部电路40的路径。例如，ESD保护电路50包含ESD保护元件51、作为迂回路径的路径P21及作为直通路径的路径P22。此外，例如，ESD保护电路50a包含两个ESD保护元件52及53、作为迂回路径的路径P41以及作为直通路径的路径P42及P43。路径P42是经由ESD保护元件52连接垫341与内部电路40的路径。路径P43是经由ESD保护元件53连接垫341与内部电路40的路径。

ESD保护元件51是当在垫321中发生ESD时防止超过静电耐受电压的电压被施加到内部电路40的元件。ESD保护元件52及53是当在垫341中发生ESD时防止超过静电耐受电压的电压被施加到内部电路40的元件。图4是用于解释ESD保护元件的配置实例的电路图。ESD保护元件51包含第一二极管511及第二二极管512。第一二极管511的阳极及第二二极管512的阴极连接到节点ND1。第一二极管511的阴极连接到节点ND2。电力供应电压Vcc供应到节点ND2。第二二极管512的阳极连接到节点ND3。接地电压Vss供应到节点ND3。

图4说明其中垫321与内部电路40经由ESD保护元件51通过路径P22连接的情况作为实例。垫321经由节点ND1及驱动器/接收器电路61连接到内部电路40。驱动器/接收器电路61包含输入缓冲器611及输出缓冲器612。输入缓冲器611的输入端子连接到节点ND1，且输入缓冲器611的输出端子连接到内部电路40。输出缓冲器612的输入端子连接到内部电路40，且输出缓冲器612的输出端子连接到节点ND1。

当大的正电压由于ESD而施加到垫321时，第二二极管512被击穿，且电流从垫321流动到节点ND3。这允许经由第二二极管512减轻所述正电压的ESD且可保护内部电路40。另一方面，当大的负电压由于ESD而施加到垫321时，第一二极管511击穿，且电流从节点ND2流动到垫321。这允许经由第一二极管511减轻所述负电压的ESD且可保护内部电路40。

ESD保护元件51的静电耐受电压取决于第一二极管511及第二二极管512的PN结的面积而变化。PN结的面积越大，静电耐受电压就越高，而PN结的面积越小，静电耐受电压就越低。此外，信号从垫321到内部电路40的传送速度(I/O操作速度)取决于构成ESD保护元件51的第一二极管511及第二二极管512的PN结的面积以及由PN结产生的寄生电容而变化。PN结的面积越大，信号的传送速度就越低，而PN结的面积越小，信号的传送速度就越高。换句话说，静电耐受电压与信号的传送速度处于权衡取舍关系。路径P21直接连接垫321与内部电路40，而无需插入ESD保护元件51，且因此，信号通过路径P21的传送速度(第一传送速度)高于信号通过路径P22的传送速度(第二传送速度)。另一方面，路径P21的静电耐受电压(第一耐受电压)低于路径P22的静电耐受电压(第二耐受电压)。因此，在考虑到信号从垫321输入/输出所需的传送速度及内部电路40处所需的静电耐受电压的情况下，选择路径P21及路径P22中的一者作为连接垫321与内部电路40的路径。例如，在形成布线的工艺中，使用掩模选项仅在选定的一个路径中物理地形成布线。稍后将详细地描述用于形成布线的特定方法。

ESD保护元件52具有例如与ESD保护元件51的电路配置相同的电路配置。构成ESD保护元件52的第一二极管及第二二极管的面积等于构成ESD保护元件51的第一二极管511及第二二极管512的面积。换句话说，ESD保护元件52的静电耐受电压等于ESD保护元件51的静电耐受电压(第二耐受电压)。另一方面，虽然ESD保护元件53具有例如与ESD保护元件51的电路配置相同的电路配置，但是构成ESD保护元件53的第一二极管及第二二极管的面积大于构成ESD保护元件51的第一二极管511及第二二极管512的面积。换句话说，ESD保护元件53的静电耐受电压(第三耐受电压)高于ESD保护元件51的静电耐受电压(第二耐受电压)。因此，在其中各自电连接的情况下，静电耐受电压在路径P43中最高且按路径P42及路径P41的顺序变低。此外，信号通过路径P43的传送速度(第三速度)低于信号通过路径P42的传送速度(第二速度)。换句话说，信号从垫341到内部电路40的传送速度在通过路径P41时最高且按路径P42及路径P43的顺序变低。因此，在考虑到信号从垫341输入/输出所需的传送速度及内部电路40处所需的静电耐受电压的情况下，选择路径P41、路径P42及路径P43中的一者作为连接垫341与内部电路40的路径。仅在选定路径中物理地形成布线。

信号(数据)从形成在输入/输出垫群组32中的垫(例如，垫321)输入的所需的信号传送速度高于信号(控制信号)从形成在逻辑控制垫群组34中的垫(例如，垫341)输入的所需的信号传送速度。因此，在连接垫341与内部电路40的路径中，除传送速度等于ESD保护元件51的传送速度的ESD保护元件52以外，还安置具有低传送速度及高静电耐受电压的ESD保护元件53。以这种方式，具有对应于可能需要的I/O操作速度及静电耐受电压的性能的ESD保护元件根据待从垫输入/输出的信号的特性安置在连接每一垫与内部电路40的ESD保护电路中。应注意，提供在ESD保护电路中的ESD保护元件的电路配置不限于图4中所说明的电路配置。如果可实现所需的静电耐受电压及操作速度，那么可采用除图4中所说明的电路配置之外的电路配置。此外，可混合具有不同电路配置的ESD保护元件。

应注意，虽然图3说明其中一个ESD保护元件51及一个直通路径(路径P22)提供在连接形成在输入/输出垫群组32中的垫321与内部电路40的ESD保护电路50中的实例，但是可进一步提供具有与ESD保护元件51的静电耐受电压不同的静电耐受电压的ESD保护元件，且可布局对应于相应ESD保护元件的两个或更多个直通路径。此外，同样关于连接形成在逻辑控制垫群组34中的垫341与内部电路40的ESD保护电路50，可进一步提供具有与ESD保护元件52及53的静电耐受电压不同的静电耐受电压的ESD保护元件，且可布局对应于相应ESD保护元件的三个或更多个直通路径。形成在电力输入垫群组35中的垫351直接连接到内部电路40，而无需插入ESD保护电路。形成在电力输入垫群组35中的其它垫也以类似方式直接连接到内部电路40，而无需插入ESD保护电路。ESD保护单元5可被扩展，且ESD保护电路也可提供在形成在电力输入垫群组35中的垫351与内部电路40之间。

(1-3.块的配置)

如上文所描述，具有三维结构的NAND存储器的存储器单元阵列23包含多个块。图5是说明具有三维结构的NAND存储器的块的电路配置实例的视图。图5说明一个块的电路配置，但是存储器单元阵列23的其它块具有类似配置。如图5中所说明，所述块包含例如四个串单位SU(SU0到SU3)。此外，每一串单位SU包含多个NAND串NS。NAND串NS中的每一者包含例如八个存储器单元晶体管MT(MT0到MT7)以及选择栅极晶体管ST1及ST2。存储器单元晶体管MT包含栅极及电荷积累层且以非易失性方式存储数据。

应注意，存储器单元晶体管MT的数目不限于八个，且例如，可提供32、48、64或96个存储器单元晶体管MT。

存储器单元晶体管MT经安置以便串联连接在选择栅极晶体管ST1与ST2之间。一端侧上的存储器单元晶体管MT7连接到选择栅极晶体管ST1的一端，且另一端侧上的存储器单元晶体管MT0连接到选择栅极晶体管ST2的一端。

串单位SU0到SU3的相应选择栅极晶体管ST1的栅极共同连接到相应选择栅极线SGD0到SGD3。另一方面，同一块内的多个串单位SU的选择栅极晶体管ST2的栅极共同连接到同一选择栅极线SGS。此外，同一块中的存储器单元晶体管MT0到MT7的控制栅极共同连接到相应字线WL0到WL7。换句话说，虽然字线WL0到WL7及选择栅极线SGS共同连接在同一块中的多个串单位SU0到SU3当中，但是即使在同一块中，选择栅极线SGD(SGD0到SGD3)针对串单位SU0到SU3中的每一者也是独立的。

字线WL0到WL7分别连接到构成NAND串NS的存储器单元晶体管MT0到MT7的控制栅电极，且每一NAND串NS中的存储器单元晶体管MTi(i＝0到n)通过相同字线WLi(i＝0到n)共同连接。换句话说，存储器单元晶体管对应于每一NAND串NS中的字线。

NAND串NS的选择栅极晶体管ST1的另一端(未连接到存储器单元晶体管MT7的侧上的端部分)连接到m个位线中的一者。位线BL在同一块中的串单位SU0到SU3中的一者中的位置处共同连接到NAND串NS。此外，位线BL通过多个块共同连接到对应NAND串NS。此外，选择栅极晶体管ST2的另一端(未连接到存储器单元晶体管MT0的侧上的端部分)连接到源极线SL。源极线SL通过多个块共同连接到多个NAND串NS。

共同擦除同一块中的存储器单元(存储器单元晶体管MT)中的数据。另一方面，以存储器单元群组MG为单位(或以页面为单位)执行数据的读取及写入。在本说明书中，连接到一个字线WLi且属于一个串单位SU的多个存储器单元将被定义为存储器单元群组MG。根据物理地址在读取操作及写入操作时选择一个字线WLi及一个选择栅极线SGD，且选择存储器单元群组MG。

(1-4.半导体装置的横截面结构)

图6A及图6B是包含具有三维结构的NAND存储器的存储器单元阵列的半导体装置的部分区的横截面视图。图6A说明其中使用路径P22连接垫321与内部电路40的情况的实例，且图6B说明其中使用路径P21连接垫321与内部电路40的情况的实例。应注意，图6A及图6B两者说明存储器单元阵列的部分区及外围电路区。在以下描述中，平行于半导体衬底71的表面且位线BL在其中延伸的平面上的方向将被定义为x方向。此外，平行于半导体衬底71的表面且正交于x方向的方向将被定义为y方向。此外，正交于半导体衬底71的表面的方向将被定义为z方向。在本实施例中，其中形成存储器单元阵列23的存储器区600提供在半导体衬底71上，且其中形成外围电路的外围电路区500在存储器区600周围提供在半导体衬底71上。换句话说，在从z方向观察的情况下，存储器区600及外围电路区500经安置以便彼此不重叠。不同于构成非易失性存储器2的存储器单元阵列23，外围电路是例如输入/输出电路22及逻辑控制电路21的组件。下文将使用图6A描述与连接垫321及内部电路40的路径无关的通用配置。

如图6A中所说明，在存储区600中，p阱区71a形成在半导体衬底71的表面的部分中且多个NAND串NS形成在p阱区71a上。换句话说，用作选择栅极线SGS的多个布线层633、用作字线WLi的多个布线层632及用作选择栅极线SGD的多个布线层631堆叠在p阱区71a上。应注意，虽然图6A说明其中堆叠用作字线WLi的八个布线层632的结构，但是在半导体存储装置的存储器单元阵列中，可堆叠更多布线层632，例如48、64或96个布线层632。

此外，形成穿透布线层631、632及633且到达p阱区71a的存储器孔634。在存储器孔634的侧表面上，循序地形成阻挡绝缘膜635、电荷积累膜636及栅极绝缘膜637，且此外，导体支柱638嵌入到存储器孔634中。例如由多晶硅形成的导体支柱638用作其中在操作包含在NAND串NS中的存储器单元晶体管MTi以及选择晶体管ST1及ST2时形成通道的区。

在每一NAND串NS中，选择晶体管ST2、多个存储器单元晶体管MTi及选择晶体管ST1形成在p阱区71a上。用作位线BL的布线层形成在导体支柱638的上侧上。连接导体支柱638与位线BL的接触插塞639形成在导体支柱638的上端上。

此外，n+杂质扩散层71b形成在p阱区71a的表面内。接触插塞640形成在n+杂质扩散层71b上，且用作源极线SL的布线层形成在接触插塞640上。

上文所描述的图6A中所说明的多个配置沿深度方向(y方向)布置在图6A的页面上，且一个串单位SU由沿深度方向成行布置的多个NAND串NS的集合形成。

另一方面，包含在例如输入/输出电路22的外围电路中的相应电路形成在外围电路区500中。例如，上文所描述的输入/输出电路22具有其中例如反相器的逻辑门以多个级组合的配置。因此，在外围电路区500中，形成构成逻辑门的大量MOS(金属氧化物半导体)晶体管100。大量MOS晶体管在外围电路区500中形成在半导体衬底71上。图6A说明所述MOS晶体管中的一者。应注意，图6A示意性地说明非易失性存储器的横截面结构，且图6A中所说明的MOS晶体管100的大小及构成MOS晶体管100的元件之间的比率与实际大小及比率不同。

在构成外围电路的MOS晶体管100中，栅极布线110经由栅极绝缘膜形成在半导体衬底71上。栅极布线110例如是多晶硅膜，适于操作MOS晶体管的杂质掺杂到所述多晶硅膜中。漏极区120及源极区130在右侧及左侧上沿栅极布线110的X方向形成在半导体衬底71中。例如，在其中MOS晶体管100是n型MOS晶体管(NMOS晶体管)的情况下，例如砷(as)及磷(P)的杂质在漏极区120及源极区130中掺杂到半导体衬底71中且扩散到预定深度。

用于将电压供应到栅极布线110的金属布线113形成在栅极布线110的上层中。在栅极布线110的上侧上，形成用于电连接金属布线113与栅极布线110的接触插塞112。换句话说，金属布线113的电压经由接触插塞112供应到栅极布线110。

用于将电压供应到漏极区120的金属布线123形成在漏极区120的上层中。用于电连接金属布线123与漏极区120的接触插塞122形成在漏极区120的上侧上。换句话说，金属布线123的电压经由接触插塞122供应到漏极区120。

用于将电压供应到源极区130的金属布线133形成在源极区130的上层中。用于电连接金属布线133与源极区130的接触插塞132形成在源极区130的上侧上。换句话说，金属布线133的电压经由接触插塞132供应到源极区130。接触插塞323形成在金属布线133的上侧上。

ESD保护电路50及50a也形成在外围电路区500中。例如，ESD保护电路50具有包含ESD保护元件51以及形成在路径P21及路径P22中的一者中的布线的配置。图6A说明其中使用路径P22连接垫321与内部电路40且因此在路径P21中未形成布线的情况的实例。因此，图6A说明作为ESD保护元件51的组件中的一者的第一二极管511以及作为形成为路径P22的布线的布线325及326。应注意，虽然ESD保护元件51配置有如上文所描述的多个二极管，但是在此将省略对构成ESD保护元件51的个别组件的结构的描述。

作为将p型杂质掺杂到其中的p型杂质扩散层的阳极区71c及作为将n型杂质掺杂到其中的n型杂质扩散层的阴极区71d在其中形成第一二极管511的区中形成在半导体衬底71中。金属布线522形成在第一二极管511的上层中。金属布线522经由接触插塞521连接到第一二极管511的阳极区71c。阴极区71d通过接触插塞(未说明)连接到传输电力供应电压Vcc的布线(未说明)。此外，接触插塞513及接触插塞523形成在金属布线522的上侧上。

在形成NAND串NS之后，在NAND串NS的上层中形成由金属材料形成的布线层(金属布线层)，例如位线BL、源极线SL以及金属布线113、123、133及522。通常，形成由金属材料形成的多个布线层，同时将绝缘膜IL放置在所述布线层之间。图6A说明其中提供三个布线层ML1、ML2及ML3的情况的实例。位线BL、源极线SL以及金属布线113、123、133及522形成在所述布线层当中的一或多个层中。例如，图6A说明其中金属布线113、123、133及522以及源极线SL形成在作为从底部开始的第一层的布线层ML1中，且位线BL形成在作为从底部开始第二层的布线层ML2中的情况。

在最上层中的布线层ML3中，例如，形成传输电力供应电压的布线、经由ESD保护电路50连接垫321与内部电路40的布线及类似者。换句话说，形成在布线层ML3中的布线具有根据连接垫321与内部电路40的路径而不同的配置。在图6A中，布线325及326被形成为经由ESD保护电路50连接垫321与内部电路40的布线。另一方面，在图6B中，布线327被形成为经由ESD保护电路50连接垫321与内部电路40的布线。包含垫321的多个垫形成在最上布线层ML3上方。接触插塞322形成在垫321的下侧上。应注意，多个垫可经由绝缘膜直接形成在半导体衬底71上。在这种情况下，多个垫经由接触插塞或类似者电连接到布线层ML3。针对每一应用，如图3中所描述，多个所形成的垫被分成输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35。

电连接形成在输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35中的垫与内部电路40的布线布局在位于布线层ML1到ML3当中上方的布线层(上层区)中。在本实施例中，将提供在假设上层区是布线层ML3的情况下的描述。例如，用于连接形成在输入/输出垫群组32中的垫321与内部电路40的两个路径(路径P21及路径P22)，及用于连接形成在逻辑控制垫群组34中的垫341与内部电路40的三个路径(路径P41、路径P42及路径P43)布局在布线层ML3中。当形成布线层ML3时，选择路径P21及路径P22中的一者以及路径P41、路径P42及路径P43中的一者，且仅在选定择路径中形成布线。

图7A及图7B是用于解释连接垫与内部电路的布线的布局的实例的平面视图。图7A说明其中使用路径P22连接垫321与内部电路40的情况的实例，且图7B说明其中使用路径P21连接垫321与内部电路40的情况的实例。应注意，图7A及图7B两者是布线层ML3中的部分区的平面视图且说明对应于图6A及图6B中所说明的线A-A′的区。

在其中如图7A中所说明那样使用路径P22连接垫321与内部电路40的情况下，形成在布线层ML3中的布线325经布局以便连接接触插塞322与接触插塞513。此外，布线326经布局以便连接接触插塞523与接触插塞323。通过以这种方式布局及形成布线325及326，垫321经由ESD保护元件51连接到内部电路40。换句话说，布线325及326对应于路径P22。另一方面，在其中如图7B中所说明那样使用路径P21连接垫321与内部电路40的情况下，形成在布线层ML3中的布线327经布局以便连接接触插塞322与接触插塞323。在这种情况下，接触插塞513及523未连接到任何布线。通过以这种方式布局及形成布线327，垫321直接连接到内部电路40，而无需插入ESD保护元件51。换句话说，布线327对应于路径P21。

应注意，虽然上文已描述其中提供三个布线层ML1到ML3的情况，但是可提供四个或更多个布线层。此外，上述两个路径(路径P21及路径P22)以及三个路径(路径P41、路径P42及路径P43)不一定必须位于同一层中且仅需要可使用上层区中的若干布线层来选择。

(2.制造方法)

接下来将描述包含根据本实施例的半导体装置的制造方法的生产管理方法的实例。图8是用于解释根据实施例的半导体装置的制造及生产管理方法的实例的流程图。在以下描述中，将使用其中制造包含具有图6A及图6B中所说明的三维结构的NAND存储器的存储器单元阵列的半导体装置的情况的实例来描述从制造计划到装运的一系列制造过程中的生产管理方法。

首先，掌握同类产品的预测的所需生产量(S1)。在此，同类产品表示具有相同电路、布线及类似者的产品群组，但同类产品包含在布线中包含或不包含连接垫与内部电路40的ESD保护电路的产品且包含不同类型(ESD保护元件)的ESD保护电路。在半导体装置的制造过程中，在下文S3中所描述的工艺中需要大量单位工艺，且所述工艺花费长时段。虽然存在其中难以准确地预测长时段之前的多个产品中的每一者的产品量的情况，但是也存在其中可相对准确地预测同类产品的产品量的情况。

接着，基于S1中掌握的预测量鉴于每一工艺的成品率开始制造同类半导体装置(S2)。随后，通过重复例如使用CVD(化学气相沉积)方法或类似者形成例如氧化硅膜的绝缘膜、使用例如光刻技术及RIE(反应性离子蚀刻)的蚀刻技术蚀刻绝缘膜的部分以打开孔、使用离子植入方法在开孔部分处形成杂质区及必要时形成例如多晶硅的导电膜的工艺，在例如硅的半导体衬底71上形成例如晶体管及电阻器的元件(S3)。在这个工艺中，还形成外围电路及ESD保护元件。所述工艺需要大量单位工艺，且必需重复单位工艺，使得所述工艺花费长时段。

随后，在上述半导体衬底71上形成多层布线层，通过重复形成绝缘膜、导电膜及导电塞而在所述多层布线层上形成元件及类似者(S4)。

接着，确定包含在上述同类产品中的个别产品的生产量(S5)。换句话说，针对个别产品的产品标准(I/O操作速度及静电耐受电压)中的每一者确定生产量。与在S1的时间点的剩余工艺相比较，S5中及之后的剩余工艺花费极其更短的时间段，且与在S1的时间点相比，在S5的时间点可以极其更高的准确度估计包含在同类产品中的个别产品的产量。

随后，根据个别产品的产品标准(I/O操作速度及静电耐受电压)选择是否提供ESD保护电路及ESD保护元件的类型，且选择适当布线层图案(布线路径)以便能够绕过ESD保护元件以在上层区中形成布线层(金属布线层)(S6)。众所周知，在半导体装置的制造工艺中，通过大量处理工艺在半导体衬底上形成例如大量元件、接触插塞及布线的组件。每一处理工艺需要例如将掩模图案印刷在玻璃掩模上以进行光致抗蚀剂处理。此掩模图案可针对处理层中的每一者，例如X1、X2、X3、…、Xn、Xn+1、Xn+2根据处理顺序存储为多个层的一组掩模图案。在此，在本实施例的制造方法中，在接近最终工艺的布线工艺中使用的层(例如，Xn+2)中，可准备多个选项掩模，例如Xn+2-A、Xn+2-B及Xn+2-C且根据个别产品的产品标准切换选项掩模。

例如，作为用于图6A及图6B中所说明的布线层ML3的掩模图案，预先准备及存储以其布局图7A中所说明的布线图案的掩模图案及以其布局图7B中所说明的布线图案的掩模图案。通过根据个别产品的产品标准选择及使用所述掩模图案中的一者，可在布线层ML3中形成绕过ESD保护元件的布线或穿过ESD保护元件的布线中的一者。以这种方式，在S6中的工艺中，可通过在S6中的工艺中选择适当布线层图案(布线路径)来形成上层区中的布线层(金属布线层)。在S6中及之后，针对具有形成在ESD保护电路中的相同布线路径及相同I/O操作速度及相同静电耐受电压的产品中的每一者管理半导体装置，而不是作为同类产品来共同管理。

接着，形成最终绝缘膜(钝化膜)，且通过蚀刻打开用于外部连接的电极垫区及用于在同一半导体衬底上分离成多个半导体装置的区(切割线)的孔(S7)。

随后，通过刀片切割或类似者切割用于分离的区(切割线)，以分离成个别芯片(S8)。

最后，执行例如通电测试的必要测试，针对产品标准中的每一者组装必要封装，或按原样装运个别芯片(S9)。

以这种方式，根据本实施例，针对形成在输入/输出垫群组32及逻辑控制垫群组34中的每一垫形成具有可能需要的I/O操作速度及静电耐受电压的ESD保护元件。此外，半导体装置经设计使得可预先在金属布线层中形成绕过ESD保护元件的路径及穿过每一ESD保护元件的路径作为连接每一垫与内部电路40的路径。根据此配置，可形成布线同时根据在图案化金属布线层时芯片所需的I/O操作速度及静电耐受电压来选择路径。因此，可提供能够容易地鉴于I/O操作速度及静电耐受电压实现一结构的半导体装置，以及所述半导体装置的制造方法。此外，根据本实施例，即使在其中在芯片制造过程开始的时间点无法确定I/O操作速度及静电耐受电压的情况下，也可形成低于金属布线层的层。这消除在确定I/O操作速度及静电耐受电压之前等待制造开始的需要，使得可比其中在确定I/O操作速度及静电耐受电压之后开始制造的情况更早地完成制造。

应注意，可应用本实施例的半导体装置，而与存储器单元阵列23及外围电路的布置结构无关。例如，可采用其中存储器单元阵列23及外围电路并排布置在半导体衬底71上的结构，或其中外围电路形成在半导体衬底71上且存储器单元阵列23形成在外围电路上方的结构。此外，可采用其中存储器单元阵列23及外围电路形成在不同芯片中且随后接合在一起的结构。

图9A及图9B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的结构的示意性横截面视图。图9A说明其中使用路径P22连接垫321与内部电路40的情况的实例，且图9B说明其中使用路径P21连接垫321与内部电路40的情况的实例。如图9A及图9B中所说明，半导体装置具有其中阵列芯片700与电路芯片800接合在一起的结构(接合结构)。在以下描述中，将使用图9A描述共同配置，而与连接垫321与内部电路40的路径无关。

阵列芯片700包含包括多个存储器单元的存储器单元阵列23、存储器单元阵列23上的绝缘膜72及存储器单元阵列23下的层间绝缘膜73。电路芯片800提供在阵列芯片700下。参考编号S指示阵列芯片700与电路芯片800的接合表面。电路芯片800包含层间绝缘膜74及层间绝缘膜74下的衬底81。例如，衬底81是例如硅衬底的半导体衬底。

阵列芯片700包含作为存储器单元阵列23中的多个电极层的多个字线WL及源极线SL。图9A说明存储器单元阵列23的阶梯结构部分82。每一字线WL经由接触插塞83电连接到字线布线层84。穿透多个字线WL的导体支柱638经由通路插塞85电连接到位线BL且还电连接到源极线SL。源极线SL提供在字线WL上且电连接到源极布线层706。源极线SL包含作为半导体层的第一层SL1及作为金属层的第二层SL2。第二层SL2提供在第一层SL1上且用作势垒金属层。

电路芯片800包含多个晶体管TR。每一晶体管TR包含经由栅极绝缘膜提供在衬底81上的栅电极92以及提供在衬底81中的源极扩散层及漏极扩散层(未说明)。此外，电路芯片800包含提供在晶体管TR的源极扩散层或漏极扩散层上的多个接触插塞93、包含提供在接触插塞93上的多个布线的布线层94及提供在布线层94上且各自包含多个布线的多个布线层95。

电路芯片800进一步包含提供在布线层95上的多个通路插塞802及提供在通路插塞802上的多个金属垫(接合电极)801。电路芯片800用作控制阵列芯片700的操作的控制电路(逻辑电路)。由晶体管TR及类似者构成的控制电路电连接到金属垫801。控制电路包含例如存储器单元阵列23的外围电路。

ESD保护电路50及50a也形成在电路芯片800的衬底81上。例如，ESD保护电路50具有包含ESD保护元件51以及形成在路径P21及路径P22中的一者中的布线的配置。图9A说明其中使用路径P22连接垫321与内部电路40且因此在路径P21中未形成布线的情况的实例。因此，图9A说明作为ESD保护元件51的组件中的一者的第一二极管511以及作为形成为路径P22的布线的布线96及97。布线96及97形成在上述布线层95中的一者上。

在其中形成第一二极管511的区中的半导体衬底81中，形成作为p型杂质掺杂到其中的p型杂质扩散层的阳极区81a及作为n型杂质掺杂到其中的n型杂质扩散层的阴极区81b。布线941在第一二极管511的上层中在形成布线层94中。布线941经由接触插塞965连接到第一二极管511的阳极区81a。阴极区81b经由接触插塞(未说明)连接到传输电力供应电压Vcc的布线(未说明)。此外，在布线层95中，布线951及952形成在其中形成布线96及97的层的下层中。布线951与布线941经由接触插塞967连接。布线952与布线941经由接触插塞968连接。接触插塞962形成在布线951的上侧上，且接触插塞963形成在布线952的上侧上。接触插塞964形成在布线953的上侧上，所述布线953连接到包含在内部电路40中的晶体管TR的源极扩散层或漏极扩散层且连接内部电路40与ESD保护电路50。

阵列芯片700包含提供在金属垫801上的多个金属垫(接合电极)701、提供在金属垫701上的多个通路插塞702及提供在通路插塞702上且各自包含多个布线的多个布线层703。此外，阵列芯片700包含提供在布线层703上的多个通路插塞704，且通路插塞704包含多个通路插塞704a及多个通路插塞704b。通路插塞704提供在存储器单元阵列23的侧上。

阵列芯片700进一步包含垫321及源极布线层706，及钝化膜707。垫321提供在通路插塞704a及绝缘膜72上且通过接触通路插塞704a而电连接到通路插塞704a。源极布线层706提供在通路插塞704b、存储器单元阵列23及绝缘膜72上且通过接触通路插塞704b而电连接到通路插塞704b。源极布线层706包含经由绝缘膜72提供在存储器单元阵列23上的第一部分R1及在绝缘膜72中提供在存储器单元阵列23上的第二部分R2。源极布线层706提供在源极线SL上以便在第二部分R2处接触源极线SL且电连接到源极线SL。

垫321及源极布线层706提供在同一布线层中。垫321包含势垒金属层321a及布线材料层321b。源极布线层706包含势垒金属层706a及布线材料层706b。钝化膜707提供在垫321、源极布线层706及绝缘膜72上。钝化膜707(例如，其是例如氧化硅膜的绝缘膜)具有孔隙部分PD，垫321的上表面通过所述孔隙部分PD而暴露。垫321可经由孔隙部分PD通过接合线、焊球、金属凸块或类似者连接到所安装衬底及其它装置。

在电路芯片800的布线层95中，其中形成经由ESD保护电路50连接垫321与内部电路40的布线的层具有根据连接垫321与内部电路40的路径而不同的布线布局。在图9A中，布线96及97被形成为经由ESD保护电路50连接垫321与内部电路40的布线。另一方面，在图9B中，布线98被形成为经由ESD保护电路50连接垫321与内部电路40的布线。

图10A及图10B是用于解释连接垫与内部电路的布线的布局的实例的平面视图。图10A说明其中使用路径P22连接垫321与内部电路40的情况的实例，且图10B说明其中使用路径P21连接垫321与内部电路40的情况的实例。应注意，图10A及图10B两者是布线层95中的部分区的平面视图且说明对应于图9A及图9B中所说明的线B-B′的区。

如图10A中所说明，在其中使用路径P22连接垫321与内部电路40的情况下，形成在布线层95中的布线96经布局以便连接接触插塞961与接触插塞962。此外，布线97经布局以便连接接触插塞963与接触插塞964。通过以这种方式布局及形成布线96及97，垫321与内部电路40经由ESD保护元件51连接。换句话说，布线96及97对应于路径P22。另一方面，如图10B中所说明，在其中使用路径P21连接垫321与内部电路40的情况下，形成在布线层95中的布线98经布局以便连接接触插塞961与接触插塞964。在这种情况下，接触插塞962及963未连接到任何布线。通过以这种方式布局及形成布线98，垫321与内部电路40直接连接，而无需插入ESD保护元件51。换句话说，布线98对应于路径P21。

在此半导体装置具有接合结构的情况下，ESD保护电路形成在电路芯片800的衬底81上，且电连接形成在输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35中的垫与内部电路40的布线布局在电路芯片800的布线层95中。因此，可独立地制造阵列芯片700，而与电连接形成在输入/输出垫群组32、逻辑控制垫群组34及功率输入垫群组35中的垫与内部电路40的路径的选择无关。当形成(图案化)电路芯片800的布线层95时，仅必需形成布线层95，同时选择对应于根据个别产品的产品标准从选择及穿过ESD保护元件的路径以及绕过ESD保护元件的路径确定的路径的布线。

此外，如上文所描述，在其中实施例的半导体装置具有形成在不同芯片中的存储器单元阵列23与外围电路接合在一起的结构的情况下，可根据电连接形成在输入/输出垫群组32、逻辑控制垫群组34及电力输入垫群组35中的垫与内部电路40的路径改变金属垫801的位置，但不可改变布线层95的布线图案。图11A及图11B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的另一结构的示意性横截面视图。图11A说明其中使用路径P22连接垫321与内部电路40的情况的实例，且图11B说明其中使用路径P21连接垫321与内部电路40的情况的实例。

如图11A及图11B中所说明，在阵列芯片700中，连接到一个垫321的两个通路插塞714及714a经由不同布线连接到不同金属垫(接合电极)701及701a。另一方面，在电路芯片800中，布线以相同布置形成在布线层95中，而与连接垫321及内部电路40的路径无关。布线(未说明)形成在与其中形成布线96及97的层相同的层中且形成在布线层95中的具有不同y方的位置处。接触插塞802连接到布线96，且接触插塞802a连接到布线(未说明)。接触插塞802a连接到其的布线(未说明)经由接触插塞(未说明)连接到布线953。

如图11A中所说明，在其中使用路径P22连接垫321与内部电路40的情况下，金属垫801形成在接触插塞802的上表面上。金属垫801电连接到阵列芯片700的金属垫701。换句话说，内部电路40经由布线97、ESD保护元件51、布线96、接触插塞802、金属垫801、金属垫701及通路插塞714连接到垫321。在电路芯片800的面向金属垫701a的侧上未形成金属垫，且金属垫701a接触暴露在电路芯片800的表面上的层间绝缘膜74。另一方面，如图11B中所说明，在其中使用路径P21连接垫与内部电路40的情况下，金属垫801a形成在接触插塞802a的上表面上。金属垫801a电连接到阵列芯片700的金属垫701a。换句话说，内部电路40经由布线(未说明)、接触插塞802a、金属垫801a、金属垫701a及通路插塞714a连接到垫321。在电路芯片800的面向金属垫701的侧上未形成金属垫，且金属垫701接触暴露在电路芯片800的表面上的层间绝缘膜74。

以这种方式，连同阵列芯片700及电路芯片800一起形成用于对应于包含在ESD保护电路中的ESD保护元件的直通路径(在其中包含多个ESD保护元件的情况下为对应于相应保护元件的路径)及绕过ESD保护元件的迂回路径的布线。接着，当形成电路芯片800的金属垫801时，仅必需在连接到形成在所述路径当中选择的路径中的布线的位置处形成金属垫801。

应注意，虽然上文已描述其中ESD保护电路50及50a形成在非易失性存储器2中形成的垫与内部电路40的路径中的情况，但是本发明也可应用于提供在存储器控制器1中的对应垫。

虽然已描述某些实施例，但是这些实施例仅以实例的方式呈现，且并不意在限制本发明的范围。实际上，本文中所描述的新颖装置及系统可以多种其它形式体现；此外，在不脱离本发明的精神的情况下，可对本文中所描述的装置及系统的形式进行各种省略、替换及改变。所附权利要求书及它们的等效物意在涵盖如落入本发明的范围及精神内的此类形式或修改。

符号解释

1：存储器控制器

2：非易失性存储器

21：逻辑控制电路

22：输入/输出电路

23：存储器单元阵列

32：输入/输出垫群组

34：逻辑控制垫群组

35：电力输入垫群组

321、341、351：垫

40：内部电路

50：ESD保护电路

51、52、53：ESD保护元件

511：第一二极管

512：第二二极管

113、123、133：金属布线

500：外围电路区

600：存储器区

631、632、633：布线层

ML1、ML2、ML3：布线层。

Claims (20)

1.一种半导体装置，其包括：

半导体衬底；

内部电路，其提供在所述半导体衬底上；

第一垫及第二垫，其连接到所述内部电路；

第一ESD保护电路，其能够连接到所述第一垫；及

第二ESD保护电路，其能够连接到所述第二垫，

其中所述第一ESD保护电路及所述第二ESD保护电路各自包含至少一个ESD保护元件，且所述第一垫经由所述第一ESD保护电路的所述ESD保护元件连接到所述内部电路，且所述第二垫直接连接到所述内部电路。

2.根据权利要求1所述的半导体装置，

其中所述第一ESD保护电路包含具有不同耐受电压的多个所述ESD保护元件，且所述多个所述ESD保护元件中的仅一者连接到所述内部电路。

3.根据权利要求1所述的半导体装置，

其中所述第二垫是用于输入/输出数据的垫，且所述第一垫是用于输入/输出控制信号的垫。

4.根据权利要求1所述的半导体装置，其进一步包括：

第三垫，其连接到所述内部电路，

其中所述第三垫是用于经配置以供应电力供应电压的电力供应器的垫且直接连接到所述内部电路，而无需插入ESD保护电路。

5.根据权利要求3所述的半导体装置，

其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的数目根据所述控制信号的特性而不同。

6.根据权利要求3所述的半导体装置，

其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的耐受电压根据所述控制信号的特性而不同。

7.根据权利要求2所述的半导体装置，

其中所述第二ESD保护电路包含所述ESD保护元件中的一者，且提供在所述第二ESD保护电路中的所述ESD保护元件的耐受电压等于提供在所述第一ESD保护电路中的多个所述ESD保护元件中的一者的耐受电压。

8.根据权利要求1所述的半导体装置，其进一步包括：

第一接触件，其包含连接到所述第一垫的一端；

第二接触件，其包含连接到所述第一ESD保护电路的一端；及

第三接触件，其包含连接到所述第二ESD保护电路的一端，

其中所述第一接触件的另一端与所述第二接触件的另一端经由第一布线连接，且所述第三接触件的另一端接触绝缘膜。

9.根据权利要求8所述的半导体装置，其进一步包括：

第四接触件，其包含连接到所述第二垫的一端；及

第五接触件，其包含连接到所述内部电路的一端，

其中所述第四接触件的另一端与所述第五接触件的另一端经由第二布线连接。

10.根据权利要求9所述的半导体装置，

其中所述第一布线及所述第二布线形成在同一层中。

11.一种半导体装置，其包括：

半导体衬底；

存储器单元阵列，其提供在所述半导体衬底上且包含多个存储器单元；

外围电路，其提供在所述半导体衬底上且经配置以控制所述存储器单元；及

ESD保护电路，其经配置以保护所述存储器单元阵列或所述外围电路免受静电放电影响，

其中所述ESD保护电路包含至少一个ESD保护元件，

所述外围电路连接到用于从外部接收各种信号或将各种信号传输到外部的多个垫，

所述多个垫中的至少一者接触第一通路及第二通路，

所述第一通路接触第一垫电极的一端，

所述第二通路接触第二垫电极的一端，且

所述第一垫电极的另一端经由所述ESD保护元件连接到所述外围电路，且所述第二垫电极的另一端接触绝缘膜。

12.根据权利要求11所述的半导体装置，

其中所述多个垫包含第一垫及第二垫，所述ESD保护电路包含能够连接到所述第一垫的第一ESD保护电路及能够连接到所述第二垫的第二ESD保护电路，且所述第一垫经由所述第一通路、所述第一垫电极及所述第一ESD保护电路连接到所述外围电路。

13.根据权利要求12所述的半导体装置，

其中所述第一ESD保护电路包含具有不同耐受电压的多个所述ESD保护元件，且所述多个所述ESD保护元件中的仅一者连接到所述外围电路。

14.根据权利要求12所述的半导体装置，

其中所述第二垫是用于输入/输出数据的垫，且所述第一垫是用于输入/输出控制信号的垫。

15.根据权利要求14所述的半导体装置，

其中所述多个垫进一步包含第三垫，且所述第三垫是用于经配置以供应电力供应电压的电力供应器的垫且直接连接到所述外围电路，而无需插入所述ESD保护电路。

16.根据权利要求14所述的半导体装置，

其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的数目根据所述控制信号的特性而不同。

17.根据权利要求14所述的半导体装置，

其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的耐受电压根据所述控制信号的特性而不同。

18.根据权利要求13所述的半导体装置，

其中所述第二ESD保护电路包含所述ESD保护元件中的一者，且提供在所述第二ESD保护电路中的所述ESD保护元件的耐受电压等于提供在所述第一ESD保护电路中的多个所述ESD保护元件中的一者的耐受电压。

19.一种半导体装置的制造方法，其包括：

在半导体衬底上形成构成内部电路的元件及ESD保护元件；

在所述半导体衬底上的所述元件及所述ESD保护元件上方形成布线层；

在绕过所述ESD保护元件的第一路径与穿过所述ESD保护元件的第二路径之间选择一个路径作为电连接所述元件与垫的路径且在所述选定路径中形成金属布线；及

形成电连接到所述金属布线的所述垫。

20.根据权利要求19所述的半导体装置的制造方法，

其中在所述第一路径与所述第二路径之间选择一个路径且形成所述金属布线包含根据从外部输入到所述垫的信号及从所述垫输出到外部的信号的特性来选择以其部署所述第一路径的第一布线图案掩模及以其部署所述第二路径的第二布线图案掩模中的一者。