CN107346772B - 包括三维结构的半导体存储器装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体存储器装置，其包括由单元区和在单元区之间的接触区限定的衬底；在接触区之上形成的介电结构；具有分别在单元区之上形成的单元部分、在接触区之上形成并联接单元部分的联接部分以及容纳介电结构的通过部分的存储块；在衬底之上存储块之下形成的外围电路；设置在存储块和外围电路之间并与外围电路电联接的底部线路；设置在存储块之上的顶部线路；以及穿过介电结构并将底部线路和顶部线路联接的接触插塞。

Description

包括三维结构的半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2016年5月4日向韩国知识产权局提交的申请号为10-2016-0055420的韩国专利申请的优先权，该申请的公开内容通过引用整体并入本文。
技术领域
各种实施例总体涉及一种三维结构的半导体存储器装置及其制造方法。
背景技术
为了实现更高的集成，近来本领域已经提出了存储器单元以三维结构布置在其中的三维结构的半导体存储器装置。目前，很多研究针对开发各种改进技术以进一步改进这样的三维半导体存储器装置的特征和集成度。
发明内容
本发明涉及改进的三维结构及其制造方法。
在实施例中，半导体存储器装置可包括：衬底，其包括单元区和在单元区之间的接触区；介电结构，其在接触区之上形成；存储块，其具有分别在单元区之上形成的单元部分、在接触区之上形成并联接单元部分的联接部分以及容纳介电结构的通过部分；外围电路，其在衬底之上存储块之下形成；底部线路，其设置在存储块和外围电路之间，底部线路与外围电路电联接；顶部线路，其设置在存储块之上；以及接触插塞，其穿过介电结构并将底部线路和顶部线路联接。
在实施例中，用于制造半导体存储器装置的方法可包括：在由单元区和在单元区之间的接触区界定的衬底之上形成外围电路；在外围电路之上形成与外围电路电联接的底部线路；在底部线路之上交替堆叠层间介电层和牺牲层；形成用于将接触区的层间介电层和牺牲层分为第一部分和第二部分的第一缝隙，其中第一部分与单元区的层间介电层和牺牲层是连续的，第二部分通过第一缝隙与第一部分和单元区的层间介电层和牺牲层分离，从而形成利用第二部分构建的介电结构；形成填充第一缝隙的介电侧壁层；形成通过层间介电层和牺牲层的第二缝隙；去除由第二缝隙暴露的牺牲层；在去除牺牲层的空间中形成导电材料从而形成导电线；形成与底部线路电联接通过介电结构的接触插塞；以及形成与接触插塞电联接的顶部线路。
附图说明
通过结合附图详细描述本发明的各种实施例，本发明的上述和其它特征和优势对本发明所属领域技术人员将是更明显的，在附图中：
图1为示出根据本发明的实施例的半导体存储器装置的示例代表的简化框图。
图2为示出根据本发明的实施例的半导体存储器装置的示例代表的透视图。
图3为沿着图2的线A-A＇截取的剖视图。
图4为沿着图2的线B-B＇截取的剖视图。
图5为沿着图2的线C-C＇截取的剖视图。
图6为示出根据本发明的实施例的半导体存储器装置的主要部分的示例代表的俯视图。
图7为示意性示出根据本发明的实施例的半导体存储器装置的示例代表的俯视图。
图8A-12B为帮助解释制造根据本发明的实施例的半导体存储器装置的方法的剖视图的示例代表。
图13为示意性示出根据本发明的实施例的包括半导体存储器装置的存储器系统的简化框图。
图14为示意性示出根据本发明的实施例的包括半导体存储器装置的计算系统的简化框图。
具体实施方式
以下，将参照附图通过各种实施例的示例说明三维结构的半导体存储器装置及其制造方法。然而，本发明可以各种不同形式呈现，且不应解释为限制于仅给出的实施例。相反，提供这些实施例作为示例使得本公开将是全面且完整的，并且这些实施例将本发明充分传达给本发明所属领域的技术人员。
应理解，虽然术语“第一”、“第二”、“第三”等可在本文中用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称作第二元件或第三元件。
附图不一定按比例绘制，在一些情况下，比例可能已经被夸大以更清楚地说明实施例的各种元件。例如，在附图中，为了便于说明，可以与实际尺寸和间隔相比夸大元件的尺寸和元件之间的间隔。
还应理解，当元件被称为“连接到”或“联接到”另一元件时，其可直接地在其它元件上、连接到或联接到其它元件，或可能存在一个或多个中间元件。此外，还应理解，当元件被称为在两个元件“之间”时，该两个元件之间可以只有该元件，或者还可存在一个或多个中间元件。
本文使用的术语仅用于描述具体实施例的目的，并不意在限制本发明。如本文所用，除非上下文另有清楚地说明，否则单数形式意在也包括复数形式。还应理解，当术语“包括”、“包括有”、“包含”和“包含有”用于本说明书中时，指定存在所陈述的元件，但并不排除一个或多个其它元件的存在或加入。如本文所用，术语“和/或”包括一个或多个相关的列出项的任意以及所有组合。
考虑到本公开，除非另有说明，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域技术人员通常理解相同的含义。还应理解，除非本文明确定义，否则术语例如通常使用的辞典中定义的那些，应解释为具有与它们在本公开的上下文和相关领域中的含义一致的含义，不应以理想化或过于正式的意义解释。
在以下说明书中，提出许多具体细节以彻底理解本发明。没有一些或所有这些具体细节也可实施本发明。在其它情况下，不详细描述众所周知的进程结构和/或进程以便不使本发明不必要地模糊。
还应注意，在一些情况下，如对相关领域的技术人员明显的是，除非另有特别说明，否则结合一个实施例描述的元件(也称为特征)可以个别使用或与另一个实施例的其它元件组合使用。
下文中，将结合附图详细描述本发明的各种实施例。
现在参照图1，根据本发明的实施例，提供半导体存储器装置100。半导体存储器装置100可包括存储器单元阵列110和外围电路，该外围电路可包括行解码器120、页面缓冲器130、输入/输出缓冲器140、控制逻辑150和电压发生器160。
存储器单元阵列110可通过字线WL和选择线即漏极选择线DSL和源极选择线SSL联接至行解码器120。存储器单元阵列110可通过位线BL联接至页面缓冲器130。
存储器单元阵列110可包括多个存储块。多个存储块中的每个存储块可相当于擦除单元。每个存储块可包括多个单元串。每个单元串可以是串联联接的存储器单元的单元。可通过相同的选择晶体管选择包括在每个单元串中的存储器单元。
行解码器120可响应于从输入/输出缓冲器140接收的地址ADD选择存储器单元阵列110的存储块中的任一个。行解码器120可选择所选择的存储块的字线WL中的任一个。行解码器120可将从电压发生器160接收的驱动信号DS、S、SS传输至所选择的存储块的字线WL或选择线DSL和SSL。驱动信号DS、S、SS可包括字线电压S和选择信号DS、SS。可向所选择的存储块的字线WL提供高电压的字线电压S。为了传输高电压，行解码器120可包括由高压晶体管构造的通过晶体管(pass transistor)。
页面缓冲器130可根据操作模式用作写入驱动器或感测放大器。在编程操作中，页面缓冲器130用作写入驱动器，并可将对应于待编程的数据的电压传输至存储器单元阵列110的位线BL。在读取操作中，页面缓冲器130用作感测放大器，并可通过位线BL感测存储在选择的存储器单元中的数据，并将所感测的数据传输至输入/输出缓冲器140。在擦除操作中，页面缓冲器130可使存储器单元阵列110的位线BL浮动(float)。
在编程操作中，输入/输出缓冲器140可将从外部装置输入的写入数据传输至页面缓冲器130。在读取操作中，输入/输出缓冲器140可将从页面缓冲器130提供的数据输出至外部。输入/输出缓冲器140可将从外部装置输入的地址ADD或命令CMD传输至行解码器120或控制逻辑150。
控制逻辑150可响应于从输入/输出缓冲器140传输的命令CMD控制页面缓冲器130和电压发生器160以访问所选择的存储器单元。
根据控制逻辑150的控制，电压发生器160可生成待供应给各自字线WL的字线电压S和待供应给其中形成存储器单元的体材料(bulk)例如阱区的电压。待供应给各自字线WL的字线电压S包括编程电压(Vpgm)、通过电压(Vpass)以及选择和未选择的读取电压(Vrd和Vread)。在读取操作和编程操作中，电压发生器160可生成提供给选择线DSL和SSL的选择信号DS和SS。选择信号DS是用于选择单元串的控制信号，选择信号SS是接地选择信号。
参照图2-图5，根据实施例的半导体存储器装置可包括单元区AR和设置于单元区AR之间的接触区BR。
存储器单元阵列可设置在衬底10的单元区AR和接触区BR上。存储器单元阵列可包括存储块MB。存储块MB可以在延伸跨过单元区AR和接触区BR的方向上延伸。虽然图2-图5中只示出了一个存储块MB，但应理解，在衬底10上形成多个存储块MB。
存储块MB可包括分别在衬底10的单元区AR上形成的单元部分CELL、在接触区BR上形成并联接单元部分CELL的联接部分COUPLING、以及容纳介电结构40的通过部分TH。
单元部分CELL和联接部分COUPLING可包括在大体上垂直于衬底的平面的方向上交替堆叠的多个导电线层20(也称为导电线)和多个层间介电层30。导电线20中至少一个最低层和至少一个最高层可用作选择晶体管的选择线。选择线之间的导电线可用作存储器单元的字线。
通过部分TH提供用于形成介电结构40的空间。通过部分TH可被联接部分COUPLING包围。因此，介电结构40可被联接部分COUPLING包围。同时，参照图6，通过部分TH可设置在联接部分COUPLING的一侧上，介电结构40可设置在联接部分COUPLING的一侧上。
再次参照图2-图5，介电结构40可包括交替堆叠的第一材料层30A和第二材料层32。第一材料层30A可设置在与存储块MB的层间介电层30相同的水平(距衬底10的垂直距离)处，第二材料层32可设置在与存储块MB的导电线20相同的水平处。第一材料层30A可由与存储块MB的层间介电层30相同的介电材料形成，第二材料层32可由具有不同于层间介电层30的蚀刻选择性的介电材料形成。例如，第一材料层30A和层间介电层30可由氧化物基材料形成，第二材料层32可由氮化物基材料形成。介电结构40可具有在存储块MB的长度方向上延伸的线形。
可在介电结构40和存储块MB之间形成第一缝隙SLT1。第一缝隙SLT1可填充有介电侧壁层50。介电侧壁层50可由与层间介电层30和第一材料层30A相同的材料例如氧化物基材料形成。
在每个单元区AR中，可形成穿过导电线20和层间介电层30的沟道层CH。可以掩埋式形成各自的沟道层CH使得沟道层CH完全填充穿过导电线20和层间介电层30的通孔。可以管式形成各自的沟道层CH使得沟道层CH填充穿过导电线20和层间介电层30的通孔，从而以这样的方式包围在通孔的中心处形成的介电层。可将各自的沟道层CH形成为包括掩埋式和管式的结构。
每个沟道层CH的一端可与在存储块MB上形成的位线(未示出)联接，且每个沟道层CH的另一端可与在存储块MB下形成的源极线SL联接。虽然没有示出，但可以想到，一对沟道层CH通过管线沟道联接为U型，位线和源极线均在存储块MB上形成。
选择晶体管可在选择线和沟道层CH的交叉点处形成，存储器单元可在字线和沟道层CH的交叉点处形成。通过这样的结构，当在选择晶体管之间堆叠的多个存储器单元通过沟道层CH串联联接时，可形成单元串ST。虽然未示出，但在沟道层CH和用作字线的导电线20之间，可另外形成包括隧道介电层、电荷俘获层和电荷阻挡层的多层。在沟道层CH和用作选择线的导电线20之间，可另外形成栅极介电层。
在联接部分COUPLING中，可形成穿过导电线20和层间介电层30的支撑部60。可使用与层间介电层30相同的材料，例如氧化物基材料形成支撑部60。
可在衬底10上存储块MB下形成外围电路PERI。外围电路PERI可包括行解码器、页面缓冲器、输入/输出缓冲器、控制逻辑、电压发生器等。
外围电路PERI可包括晶体管12。晶体管12可包括例如包括在行解码器中的通过晶体管。通过晶体管可与导电线20，具体为选择线和字线电联接，并响应于块选择信号向选择线和字线提供工作电压。
每个晶体管12可包括在由衬底10中形成的隔离层11限定的激活区上形成的栅极介电层12A、在栅极电极层12A上形成的栅电极12B和在栅电极12B的两侧上的激活区中形成的杂质区12C。杂质区12C可用作每个晶体管12的源极和漏极。在本实施例中，由于外围电路PERI设置为与存储块MB部分重叠，因此，可最大程度利用衬底10的面积，由此可减小半导体存储器装置的尺寸。
可在存储块MB和外围电路PERI之间形成底部线路(wiring line)70。可在衬底10上方形成覆盖外围电路PERI的至少一个介电层ILD1。底部线路70可设置在介电层ILD1上，并通过穿过介电层ILD1的接触插塞CNT1与外围电路PERI电联接。虽然为了简化说明，图2-图5中示出了仅一个底部线路70和仅一个接触插塞CNT1，但应理解，提供多个底部线路70和多个接触插塞CNT1。可在介电层ILD1上形成覆盖底部线路70的一个或多个介电层ILD2和ILD3，存储块MB和介电结构40可平面地设置于介电层ILD3上。
因为包括在外围电路PERI中的晶体管可以是用于传输高电压的高压晶体管，所以可在半导体存储器装置运行的同时在外围电路PERI的晶体管中产生大量热。因为底部线路70设置在外围电路PERI附近，所以可使用钨作为具有优异热特性的材料形成底部线路70以在半导体存储器装置运行的同时耐受在外围电路PERI中产生的热。由于半导体存储器装置是高度集成的，因此通过外围电路PERI待传输的信号的数量增加，与此对应，需要增加底部线路70的数量。为了在有限空间内形成增加数量的底部线路70，应以细间距形成底部线路70。就这一点而言，在以细间距或大长度形成底部线路70的情况中，由于形成底部线路70的钨具有高电阻值，可过度增加底部线路70的电阻，因此难以保证信号的完整性。
为了消除形成具有细间距或大长度的底部线路的需要，可在存储块MB上形成顶部线路80。虽然为了简化说明，图2-图5中示出了仅一个顶部线路80，但应理解，在存储块MB上形成多个顶部线路80。
可在存储块MB和介电结构40上形成覆盖存储块MB和介电结构40的至少一个介电层ILD4，顶部线路80可设置在介电层ILD4上。
因为在存储块MB上形成的顶部线路80比底部线路70离外围电路PERI更远，因此顶部线路80不需要形成具有优异热特性的材料，这不同于底部线路70。可使用电阻低于底部线路70的导电材料形成顶部材料80。例如，顶部线路80可由铜形成，而底部线路70可由钨形成。
为了电联接顶部线路80和底部线路70，可形成穿过介电结构40的接触插塞CNT2。接触插塞CNT2可穿过介电结构40并将设置在存储块MB之上的顶部线路80与设置在存储块MB之下的底部线路70电联接。
根据本实施例，因为将顶部线路80和底部线路70电联接的接触插塞CNT2穿过在存储块MB的通过部分TH中形成的介电结构40，所以不需要切割存储块MB，特别是，不需要切割存储块MB的导电线20以保证形成接触插塞CNT2的空间。如果不是因为在存储块MB的通过部分TH中形成的介电结构40，将有必要形成联接线路以联接切割的导电线，该导电线将必须被切割以确保形成接触插塞CNT2的空间。通过使用在存储块MB的通过部分TH中形成的介电结构40，不需要联接线路。因此，防止了由于联接线路和导电线之间差的联接引起的失败的发生，并且提供了具有改进电特性和可靠性的半导体存储器装置。此外，没有必要以梯状形状图案化接触区BR的导电线20以与联接线路联接，因此，可防止由于接触区BR的导电线20以梯状形状的图案化导致的面积增加，由此可实现半导体存储器装置的集成度的提高。
在实施例中，联接部分COUPLING可与单元部分CELL连续。联接部分COUPLING中每个导电线20的第一部分可与单元部分CELL中每个导电线20的第二部分连续。
图7为示出在外围电路包括行解码器的通过晶体管的情况中底部线路和顶部线路的布局结构的视图。
参照图7，半导体存储器装置可包括单元区AR、设置在单元区AR之间的接触区BR和狭长区(slimming region)CR。
多个存储块MB可设置在单元区AR、接触区BR和狭长区CR上以延伸跨过单元区AR、接触区BR和狭长区CR。
存储块MB可包括分别在衬底10的单元区AR上形成的单元部分CELL、在接触区BR上形成并联接单元部分CELL的联接部分COUPLING和容纳介电结构40的通过部分TH。
单元部分CELL和联接部分COUPLING可包括在大体上垂直于衬底的平面的方向上交替堆叠的多个导电线层20(也可称为导电线)和多个层间介电层30。
为了与传输工作电压的接触插塞(未示出)联接，以在向下的方向上逐渐朝向狭长区CR突出的方式形成导电线20，以在狭长区CR中形成梯状形状图案。
可在存储块MB之下形成通过晶体管12，作为外围电路。每个通过晶体管12可包括在由形成在衬底中的隔离层限定的激活区上形成的栅极介电层(未示出)、在栅极介电层上形成的栅电极G以及在栅电极G的两侧上的激活区中形成的杂质区S和D。杂质区S和D可用作每个通过晶体管12的源极S和漏极D。
通过晶体管12可以响应于施加于其栅电极G的块选择信号而被驱动。通过晶体管12的漏极D可通过底部线路71和接触插塞CNT11电联接至总字线GWL，通过晶体管12的源极S可通过底部线路72、接触插塞CNT12和顶部线路80电联接至狭长区CR的导电线20。
在存储块MB被选择的情况中，通过行解码器的块解码器(未示出)启用块选择信号。通过晶体管12可响应于被启用的块选择信号被打开，并且可通过底部线路72、接触插塞CNT12和顶部线路80将通过底部线路71和接触插塞CNT11从总字线GWL输入的工作电压传输至导电线20。
导电线20通过狭长区CR中的接触插塞(未示出)与顶部线路80电联接。由于在存储块MB的纵长方向上布置单元区AR，因此为了将在远离狭长区CR的单元区AR中形成的通过晶体管12与导电线20联接，需要在存储块MB的纵长方向上延伸的大长度的路由线路。
在该实施例中，由相对较高电阻的导电材料制成的底部线路72以短长度形成从而将单元区AR和彼此邻近的接触区BR联接，由相对较低电阻的导电材料形成的顶部线路80以大长度形成从而通过延伸跨过单元区AR和接触区BR被联接至狭长区CR。因此，因为可减小将通过晶体管12和导电线20联接的路由线路的电阻，所以可提高通过路由线路待传输至导电线20的信号的完整性。
以下，将描述根据本发明的实施例的制造半导体存储器装置的方法。
参照图8A和8B，在衬底10的单元区AR和接触区BR上形成外围电路PERI。在衬底10上形成限定激活区的隔离层11，在形成有隔离层11的衬底10上形成栅电极12B，栅极介电层12A插入在栅电极12B和隔离层11之间。通过将n型或p型杂质植入栅电极12B的两侧上的激活区中形成杂质区12C。杂质区12C可用作每个晶体管12的源极和漏极。形成包括晶体管12的外围电路PERI。
形成覆盖晶体管12的介电层ILD1，且形成穿过介电层ILD1并与外围电路PERI电联接的接触插塞CNT1。
参照图9A和图9B，在介电层ILD1上形成与接触插塞CNT1电联接的底部线路70。可使用钨作为具有优异热特性的材料形成底部线路70，以耐受外围电路PERI中生成的热。
形成覆盖底部线路70的介电层ILD2。然后，在介电层ILD2上形成设置在同一水平处的源极线SL，在源极线SL之间形成介电层ILD3。因此，源极线SL和介电层IDL3大体上共面。
层间介电层30和牺牲层32交替堆叠在源极线SL和介电层ILD3上。层间介电层30和牺牲层32的数量可根据待堆叠的存储器单元的数量改变。在待形成用作字线和选择线的导电线处形成牺牲层32。牺牲层32可由具有不同于层间介电层30的蚀刻选择性的材料形成。例如，层间介电层30可由氧化物基材料形成，牺牲层32可由氮化物基材料形成。
参照图10A-10C，形成穿过单元区AR的层间介电层30和牺牲层32并联接至源极线SL的沟道层CH。在形成穿过层间介电层30和牺牲层32的通孔之后，在通孔中形成沟道层CH。各自的沟道层CH可以打开通孔的中心部分的方式以管式在通孔的侧壁上形成，或者可以完全填充通孔的方式以掩埋式形成。在以管式形成沟道层CH的情况中，各自沟道层CH的开放中心部分可填充有介电材料。沟道层CH可形成为半导体层。
在形成沟道层CH之前，可在通孔的侧壁上形成包括隧道介电层、数据存储层和阻挡介电层中的至少任一种的多层介电层。隧道介电层可形成为氧化硅层，数据存储层可形成为能够俘获电荷的氮化物层，阻挡介电层可形成为能够阻挡电荷的氧化硅层或介电常数高于氧化硅层的高-k层。
接下来，通过蚀刻方法，在接触区BR中形成穿过层间介电层30和牺牲层32的第一缝隙SLT1。接触区BR的层间介电层30和牺牲层32被第一缝隙SLT1分为第一部分和第二部分。第一部分与单元区的层间介电层和牺牲层是连续的，第二部分通过第一缝隙SLT1与第一部分和单元区的层间介电层和牺牲层分离。第二部分将称为介电结构40。
可通过蚀刻方法另外形成通过接触区BR的层间介电层30和牺牲层32的第一部分的通孔H1。用于形成通孔H1的蚀刻方法可与用于形成第一缝隙SLT1的蚀刻方法同时进行。可选择地，用于形成通孔H1的蚀刻方法可在用于形成第一缝隙SLT1的蚀刻方法前或后进行。
参照图11A-11C，形成介电层以填充第一缝隙SLT1和通孔H1，并且通过去除在第一缝隙SLT1和通孔H1之外形成的介电层，形成填充第一缝隙SLT1的介电侧壁层50和填充通孔H1的支撑部60。介电侧壁层50和支撑部60可由具有不同于牺牲层32的蚀刻选择性的材料例如氧化物基材料形成。
然后，通过蚀刻层间介电层30和牺牲层32，形成穿过层间介电层30和牺牲层32的第二缝隙SLT2。层间介电层30和牺牲层32可被第二缝隙SLT2分为存储块单元。
通过去除由第二缝隙SLT2暴露的牺牲层32，形成开放部分。此时，通过由介电侧壁层50保护不去除介电结构40的牺牲层32。
参照图12A和12B，通过在由于牺牲层32的去除形成的开放部分中填充导电材料，形成导电线20。
通过上述方法，通过形成沟道层CH穿过的层间介电层30和导电线20，可形成包括沿着沟道层CH三维堆叠的存储器单元的单元串ST。在导电线20中，至少邻近源极线SL的最低层可用作第一选择线，至少最上层可用作第二选择线，其它层可用作字线。由串联联接的至少一个第一选择晶体管、存储器单元和至少一个第二选择晶体管构建每个单元串ST。结果，形成由第二缝隙SLT2隔开的多个存储块MB。
介电结构40提供用于形成接触插塞CNT2的空间，接触插塞CNT2将随后形成的底部线路70和顶部线路80电联接，并且介电结构40通过介电侧壁层50与存储块MB分离。
在形成存储块MB之后，可在存储块MB和介电结构40上形成介电层ILD4。此后，形成穿过介电层ILD4、介电结构40和介电层ILD3并暴露底部线路70的接触孔，可通过在接触孔中填充导电材料形成接触插塞CNT2。
在介电层ILD4上形成顶部线路80以通过接触插塞CNT2与底部线路70电联接。顶部线路80可由与底部线路70相比相对较小电阻的导电材料制成的导电材料形成。例如，顶部线路80可包括铜(Cu)。
如上所述，在该实施例中，由于使用在形成单元串ST时使用的层间介电层30和牺牲层32形成提供用于形成接触插塞CNT2的空间的介电结构40，因此可节省处理时间和处理成本。
图13为示意性示出根据本发明的实施例的包括非易失性存储器装置620的存储器系统600的简化框图。
根据如上所述的本发明的实施例，非易失性存储器装置620可包括半导体存储器。存储器系统600还可包括存储器控制器610。存储器控制器610可控制非易失性存储器装置620。例如，非易失性存储器装置620和存储器控制器610的组合可配置为存储卡或固态硬盘(SSD)。SRAM 611可用作中央处理单元(CPU)612的工作存储器。主机接口613可包括可与存储器系统600联接的主机的数据交换协议。
存储器控制器610可包括通过内部总线电联接的主机接口613、错误校正码单元614、存储器接口615、CPU 612和SRAM。所有这些组件都是本领域公知的，因此将不再详细描述。
错误校正码(ECC)块614可删除和校正包含于从非易失性存储器装置620读出的数据中的错误。
存储器接口615可与非易失性存储器装置620接合。CPU 612可执行用于存储器控制器610的数据交换的一般控制操作。
虽然未示出，但对本领域技术人员来说应显而易见的是，存储器系统600还可设置有存储代码数据的ROM用于接合主机。非易失性存储器装置620可设置为由多个闪速存储器芯片构建的多芯片封装。
存储器系统600可用作具有低的错误发生概率的高可靠性存储媒介。可为存储器系统例如固态硬盘(SSD)提供上述半导体存储器装置。存储器控制器610可通过诸如以下的各种接口协议中的一种与外部装置(例如，主机)通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(加强型小型磁盘接口)协议和IDE(集成设备电路)协议等。
图14为示意性示出根据本发明的实施例的包括半导体存储器装置的计算系统的简化框图。
参照图14，根据实施例的计算系统700可包括电联接至系统总线760的微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组的调制解调器750和存储器系统710。在实施例中，计算系统700可以为移动装置，在这种情况下，可另外提供为计算系统700提供工作电压的电池(未示出)。虽然附图中未示出，但对本领域技术人员来说应显而易见的是，计算系统700还可包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。存储器系统710可被配置为，例如，使用非易失性存储器存储数据的SSD(固态驱动器/硬盘)。也作为示例，存储器系统710可被设置为融合闪速存储器(例如，NAND或NOR闪速存储器)。
虽然以上已经描述了各种实施例，但本领域技术人员将理解的是，仅以示例的方式提供所描述的实施例。相应地，本文所述的三维结构的半导体存储器装置及其制造方法不应基于所描述的实施例受到限制。本发明所属领域的技术人员在不脱离由权利要求书限定的本发明的范围和精神的情况下可想到许多其它实施例及其变型。

Claims (16)

1.一种半导体存储器装置，其包括：
衬底，其包括单元区和在所述单元区之间的接触区；
介电结构，其在所述接触区之上形成；
存储块，其具有分别在所述单元区之上形成的单元部分、在所述接触区之上形成并联接所述单元部分的联接部分以及容纳所述介电结构的通过部分；
外围电路，其在所述衬底之上所述存储块之下形成；
底部线路，其设置在所述存储块和所述外围电路之间，所述底部线路与所述外围电路电联接；
顶部线路，其设置在所述存储块之上；以及
接触插塞，其穿过所述介电结构并将所述底部线路和所述顶部线路联接。
2.根据权利要求1所述的半导体存储器装置，其中所述介电结构具有从顶部看在所述存储块的纵长方向延伸的细长形状。
3.根据权利要求1所述的半导体存储器装置，其进一步包括：
缝隙，其在所述介电结构和所述存储块之间形成；以及
介电侧壁层，其填充在所述缝隙中。
4.根据权利要求3所述的半导体存储器装置，其中所述介电侧壁层包括氧化物基材料。
5.根据权利要求1所述的半导体存储器装置，其进一步包括：
穿过所述联接部分的至少一个支撑部。
6.根据权利要求5所述的半导体存储器装置，其中所述支撑部包括氧化物基材料。
7.根据权利要求1所述的半导体存储器装置，其中所述单元部分和所述联接部分包括：
交替堆叠的导电线和层间介电层；以及
沟道层，其穿过所述单元区的导电线和层间介电层。
8.根据权利要求7所述的半导体存储器装置，其中所述外围电路包括用于向所述导电线提供工作电压的通过晶体管。
9.根据权利要求1所述的半导体存储器装置，其中所述顶部线路由电阻比形成所述底部线路的材料的电阻小的导电材料形成。
10.一种用于制造半导体存储器装置的方法，其包括：
在包括单元区和在所述单元区之间的接触区的衬底之上形成外围电路；
在所述外围电路之上形成底部线路，所述底部线路与所述外围电路电联接；
在所述底部线路之上堆叠层间介电层和牺牲层的交替层；
形成用于将所述接触区的层间介电层和牺牲层分为第一部分和第二部分的第一缝隙，其中所述第一部分与所述单元区的层间介电层和牺牲层是连续的，所述第二部分通过所述第一缝隙与所述第一部分和所述单元区的层间介电层和牺牲层分离，从而利用所述第二部分形成介电结构；
形成填充所述第一缝隙并且包围所述介电结构的介电侧壁层；
形成通过所述层间介电层和所述牺牲层的第二缝隙；
利用作为蚀刻掩膜的所述介电侧壁层去除由所述第二缝隙暴露的所述牺牲层，从而保持包括在所述介电结构中的所述牺牲层；
在去除所述牺牲层的空间中形成导电材料从而形成导电线；
形成与所述底部线路电联接的通过所述介电结构的接触插塞；以及
形成与所述接触插塞电联接的顶部线路。
11.根据权利要求10所述的方法，其进一步包括：
在形成所述第二缝隙之前，形成穿过所述接触区的层间介电层和牺牲层的第一部分的通孔；以及
形成填充所述通孔的支撑部。
12.根据权利要求11所述的方法，其中形成所述通孔与形成所述第一缝隙同时执行。
13.根据权利要求11所述的方法，其中形成所述支撑部与形成所述介电侧壁层同时执行。
14.根据权利要求11所述的方法，其中所述支撑部和所述介电侧壁层由具有不同于所述牺牲层的蚀刻选择性的材料形成。
15.根据权利要求14所述的方法，其中所述支撑部和所述介电侧壁层由氧化物基材料形成，所述牺牲层由氮化物基材料形成。
16.根据权利要求10所述的方法，其中形成所述第二缝隙被执行使得所述层间介电层和所述牺牲层通过所述第二缝隙被分为存储块单元。
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