CN114078881A - 包括传输晶体管的存储器装置 - Google Patents

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Abstract

本申请涉及包括传输晶体管的存储器装置。一种存储器装置包括：有源区，该有源区具有漏极；多个存储器块，其在第一方向上布置；以及多个传输晶体管，其形成在有源区中并共享漏极，多个传输晶体管中的每一个传输晶体管被配置为响应于块选择信号而从漏极向多个存储器块中的相应存储器块传送操作电压。多个传输晶体管被划分为第一传输晶体管和第二传输晶体管。第一传输晶体管的沟道长度方向和第二传输晶体管的沟道长度方向可以彼此不同。

Description

包括传输晶体管的存储器装置
技术领域
各种实施方式总体涉及半导体技术，并且更具体地，涉及包括传输晶体管的存储器装置。
背景技术
易失性存储器装置具有高的写入和读取速度，但是如果电源中断，其内所存储的数据会丢失。非易失性存储器装置具有相对低的写入和读取速度，但是即使电源中断也可以保留其内所存储的数据。因此，为了存储无论电源如何都应保留的数据，可以使用非易失性存储器装置。非易失性存储器装置包括只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可以划分为NOR型存储器和NAND型存储器。
在非易失性存储器装置中，NAND闪存装置广泛用作数据储存装置。NAND闪存装置可以经由传输晶体管向存储器单元传送操作电压。
发明内容
各种实施方式涉及能够有助于改善存储器装置的性能并减小其尺寸的措施。
在实施方式中，一种存储器装置可以包括：有源区，其具有漏极；多个存储器块，其沿第一方向布置；以及多个传输晶体管，其形成在有源区中并共享漏极，多个传输晶体管中的每一个传输晶体管被配置为响应于块选择信号而从漏极向多个存储器块中的相应存储器块传送操作电压。多个传输晶体管被划分为第一传输晶体管和第二传输晶体管。第一传输晶体管的沟道长度方向和第二传输晶体管的沟道长度方向可以彼此不同。
第一传输晶体管的沟道长度方向可以是第一方向，并且第二传输晶体管的沟道长度方向可以是与第一方向相交的第二方向。
在实施方式中，一种存储器装置可以包括：四个存储器块，其沿第一方向布置；以及四个传输晶体管，其被配置为响应于块选择信号而选择性地向四个存储器块中的任何一个传送操作电压。四个传输晶体管可以包括：第一栅极至第四栅极，其分别形成在十字形状有源区的在第一方向上和与第一方向相交的第二方向上延伸的延伸部分上；漏极，其形成在有源区的中心部分中，漏极被第一栅极至第四栅极围绕并且被配置为接收操作电压；以及第一源极至第四源极，其分别形成在有源区的延伸部分的端部中并分别联接至与之相对应的存储器块，并被配置为向相应存储器块输出操作电压。
在实施方式中，一种存储器装置可以包括：基板；以及四个传输晶体管，其限定在基板上，并且包括公共漏极、围绕公共漏极设置的四个栅极、以及相对于四个栅极与公共漏极相对地设置的四个源极。四个传输晶体管可以配置在一个有源区中，该一个有源区限定在基板中。
附图说明
图1是例示了根据本公开的实施方式的存储器装置的表示的框图。
图2是例示了图1中示出的存储器块的表示的等效电路图。
图3是例示了图1中示出的存储器块的表示的立体图。
图4是例示了根据本公开的实施方式的行解码器的表示的框图。
图5是例示了图4所示的传输晶体管组的表示的电路图。
图6是例示了根据本公开的实施方式的传输晶体管的表示的布局图。
图7是例示了图6中示出的存储器块的结构的表示的布局图。
图8是例示了与本公开有关的存储器装置的传输晶体管和存储器块的表示的布局图。
图9是辅助说明本公开的实施方式的效果的图的表示。
图10和图11是例示了根据本公开的实施方式的存储器装置的示例的表示的截面图。
图12是示意性地例示了包括根据本公开的实施方式的存储器装置的存储器系统的框图。
图13是示意性地例示了包括根据本公开的实施方式的存储器装置的计算系统的框图。
具体实施方式
通过以下并参考附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
因为描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的内容。贯穿说明书，相似的附图标记指代相似组件。在描述本公开时，当确定出相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应解释为限于其后列出的手段，除非另外明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一种”或“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
另外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是出于将一个组件与另一组件区别开的目的，而并非限制组件的物质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术构思内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”等，或除非明确使用术语“直接”或“紧接着”，否则可以在元件A和B之间设置一个或更多个其它元件。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可行的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是例示了根据本公开的实施方式的存储器装置的表示的框图。
参照图1，根据本公开的实施方式的存储器装置100可以包括存储器单元阵列110和用于控制存储器单元阵列110的逻辑电路。逻辑电路可以包括行解码器(X-DEC)120、页缓冲器电路130和外围电路(PERI电路)140。
存储器单元阵列110可以包括多个存储器块BLK。尽管未示出，但是每个存储器块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
每个存储器块BLK可以通过行线RL联接到行解码器120。行线RL可以包括选择线和多条字线。选择线可以包括漏极选择线和源极选择线。
行解码器120可以响应于从外围电路140提供的行地址X_A而从存储器单元阵列110中包括的存储器块BLK当中选择任意一个存储器块。行解码器120可以从被选存储器块的字线当中选择任意一条字线。行解码器120可以向被选存储器块的字线或选择线传送从外围电路140提供的操作电压X_V。具体而言，应向被选存储器块的字线提供高电压。为了传送高电压，行解码器120可以包括由高压晶体管配置的传输晶体管。
页缓冲器电路130可以通过多条位线BL联接到存储器单元阵列110。页缓冲器电路130可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可以从外围电路140接收页缓冲器控制信号PB_C，并且可以向外围电路140发送数据信号DATA以及从外围电路140接收数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路130可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路140发送数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C，基于从外围电路140接收的数据信号DATA向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路130可以将数据写入联接到被选字线的存储器单元中或从联接到被选字线的存储器单元中读取数据。
外围电路140可以从存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向存储器装置100外部的装置(例如，存储器控制器)发送数据DATA以及从存储器装置100外部的装置(例如，存储器控制器)接收数据DATA。外围电路140可以基于命令信号CMD、地址信号ADD和控制信号CTRL，来输出用于将数据写入存储器单元阵列110中或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。外围电路140可以生成存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，将平行于基板的顶表面并且彼此相交的两个方向分别定义为第一方向FD和第二方向SD，并且将从基板的顶表面垂直突出的方向定义为垂直方向VD。例如，第一方向FD可以对应于位线的延伸方向，而第二方向SD可以对应于字线的延伸方向。第一方向FD和第二方向SD可以基本上彼此垂直地相交。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
尽管在本说明书中，作为示例描述了存储器装置100为闪存的情况，但是存储器的类型不限于此，并且本公开的技术精神可以应用于除闪存之外的其它存储器。
图2是例示了图1所示的存储器块BLK的表示的等效电路图。
参照图2，存储器块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。位线BL可以沿第一方向FD延伸，并且可以沿第二方向SD布置。多个单元串CSTR可以并联联接到多条位线BL中的每一条。单元串CSTR可以共同地联接到公共源极线CSL。多个单元串CSTR可以联接在多条位线BL和一条公共源极线CSL之间。
单元串CSTR中的每一个可以包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以沿垂直方向VD串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以沿垂直方向VD层叠在位线BL和公共源极线CSL之间。漏极选择线DSL中的每一条可以联接到相应漏极选择晶体管DST的栅极。字线WL中的每一条可以联接到相应存储器单元MC的栅极。源极选择线SSL可以联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元MC可以配置一个页。
图3是例示了图1中示出的存储器块的表示的立体图。
参照图3，多个电极层20可以在垂直方向VD上彼此间隔开地层叠在基板10上。尽管未示出，但是可以在多个电极层20之上和之下限定层间介电层。层间介电层可以在垂直方向VD上与多个电极层20交替地层叠。
电极层20可以包括导电材料。例如，电极层20可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、以及过渡金属(例如，钛或钽)中的至少一种。在电极层20当中，从最下端电极层20起的至少一个电极层20可以配置源极选择线SSL。在电极层20当中，从最上端电极层20起的至少一个电极层20可以配置漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的电极层20可以配置字线WL。
可以在基板10上限定在垂直方向VD上穿过多个电极层20的多个垂直沟道CH。每个垂直沟道CH可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)之类的p型杂质。沟道层可以具有被完全填充至其中心的柱的形状，或者为实心圆柱形状。尽管未示出，但是沟道层可以具有中心区域是敞开的管的形状。在这种情况下，可以在沟道层的敞开的中心区域中形成掩埋介电层。栅极介电层可以具有围绕沟道层的外壁的吸管或圆柱壳体的形状。尽管未示出，但是栅极介电层可以包括从沟道层的外壁起依次层叠的隧道介电层、电荷储存层和阻挡层。栅极介电层可以具有氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
源极选择晶体管可以形成在源极选择线SSL围绕垂直沟道CH的区或区域中。漏极选择晶体管可以形成在漏极选择线DSL围绕垂直沟道CH的区或区域中。存储器单元可以形成在字线WL围绕垂直沟道CH的区或区域中。
多个第一狭缝SLT1可以划分源极选择线SSL、漏极选择线DSL和字线WL，以在相邻的第一狭缝SLT1之间形成线段。第一狭缝SLT1可以沿第二方向SD和垂直方向VD延伸，并且可以沿第一方向FD布置。
划分漏极选择线DSL的区段的第二狭缝SLT2可以形成在相邻的第一狭缝SLT1之间。在相邻的第一狭缝SLT1之间，源极选择线SSL和字线WL的区段可以被划分为存储器块或子块的单元。在相邻的第一狭缝SLT1之间，漏极选择线DSL可以被第二狭缝SLT2进一步划分成每个小于存储器块或子块的单元，例如，串单元。
可以在漏极选择线DSL上方限定联接到垂直沟道CH的多条位线BL。位线BL可以沿第一方向FD延伸，并且可以沿第二方向SD布置。
图4是例示了根据本公开的实施方式的行解码器的表示的框图。图4例示了用于驱动例如四个存储器块BLK1至BLK4的结构。
参照图4，行解码器120可以包括传输晶体管电路121、块解码器122和全局线解码器123。
传输晶体管电路121可以包括分别与多个存储器块BLK1至BLK4相对应的多个传输晶体管组Pass TR 1至Pass TR 4。多个传输晶体管组Pass TR 1至Pass TR 4中的每一个可以通过多条行线RL联接到相应存储器块。
块解码器122可以响应于块地址(未示出)而激活多个块选择信号BLKWL1至BLKWL4中的一个。可以通过被激活的块选择信号来选择传输晶体管组Pass TR 1至Pass TR 4中的一个。例如，当块选择信号BLKWL1被激活时，可以选择传输晶体管组Pass TR 1。
全局线解码器123可以通过多条全局行线GRL联接到多个传输晶体管组Pass TR1至Pass TR 4。传输晶体管组Pass TR 1至Pass TR 4中的每一个可以联接至多条全局行线GRL。多条全局行线GRL可以共同联接到传输晶体管组Pass TR 1至Pass TR4。由于这个事实，传输晶体管组Pass TR 1至Pass TR 4可以共享多条全局行线GRL。
外围电路(图1的140)可以向全局线解码器123提供操作电压，并且全局线解码器123可以响应于来自外围电路的控制信号而将操作电压传送到全局行线GRL。
从传输晶体管组Pass TR 1至Pass TR 4中选择的一个传输晶体管组，即，提供有激活的块选择信号的传输晶体管组可以通过行线RL将提供给全局行线GRL的操作电压传送到相应存储器块。
图5是例示了图4所示的传输晶体管组的表示的电路图。
参照图5，传输晶体管组Pass TR 1至Pass TR 4中的每一个可以包括多个传输晶体管PTR。传输晶体管组Pass TR 1至Pass TR 4中的每一个中所包括的传输晶体管PTR的源极可以分别联接至相应存储器块的行线RL。传输晶体管组Pass TR 1至Pass TR 4中的每一个中所包括的传输晶体管PTR的漏极可以分别联接至全局行线GRL。
单个传输晶体管组(Pass TR 1至Pass TR 4中的一个)中所包括的传输晶体管PTR可以联接到不同的全局行线GRL。单个传输晶体管组(Pass TR 1至Pass TR 4的一个)中所包括的传输晶体管PTR的栅极可以彼此联接，并且可以被提供有来自块解码器122的相同的块选择信号。由于该事实，单个传输晶体管组(Pass TR 1至Pass TR 4中的一个)中的传输晶体管PTR可以一次或一起导通或截止。
例如，当选择了存储器块BLK1时，激活块选择信号BLKWL1。响应于激活的块选择信号BLKWL1，传输晶体管组Pass TR 1中所包括的全部传输晶体管PTR导通。通过传输晶体管组Pass TR 1的传输晶体管PTR将提供给全局行线GRL的操作电压SS、S0至S63和DS传送到存储器块BLK1的行线RL。
四个传输晶体管PTR可以共同联接到全局行线GRL中的每一条。共同联接到一条全局行线GRL的四个传输晶体管PTR可以被包括在不同的传输晶体管组中。如稍后将参照图6所描述的，共同联接到一条全局行线GRL的四个传输晶体管PTR可以共享一个漏极，并且该全局行线GRL可以联接到所述一个漏极。
施加到行线RL当中的字线WL的操作电压可以包括编程电压(Vpgm)、未选读取电压(Vread)、读取电压(Vrd)、通过电压(Vpass)和验证电压(Vfy)。未选读取电压(Vread)是指在读取操作期间向未选字线提供的电压。读取电压(Vrd)是指在读取操作期间向被选字线提供的电压。
编程电压(Vpgm)、通过电压(Vpass)或未选读取电压(Vread)各自对应于相对高的电压。为了传输高电压，传输晶体管由高压晶体管配置。高压晶体管的沟道应当形成为具有比低压晶体管的沟道更长的长度，以便承受高电压，即，防止源极和漏极之间的穿通。因此，高压晶体管需要比低压晶体管更大的面积。为此，与低压晶体管相比，用于传送高电压的传输晶体管各自具有相对大的尺寸。
存储器装置以页为基础执行写入操作和读取操作，并以存储器块为基础执行擦除操作。相应操作的速度彼此不同。例如，读取操作的速度约为25微秒(μs)，写入操作的速度约为250μs，而擦除操作的速度约为2,000μs。因此，相应操作的速度是非对称的。具体而言，擦除操作的速度比读取操作和写入操作的速度慢得多。擦除操作的速度随着存储器块的尺寸的增加而降低。擦除操作慢是导致存储器装置性能下降的原因。
如果存储器块的尺寸增加，则单个存储器块中所包括的单元串的数量增加，因此，行线和单元串之间的寄生电容可以增加，从而使存储器装置的性能降低。如果增加层叠的行线(字线)的数量以增加集成度，则寄生电容增加的问题可能变得更加严重。因此，为了改善存储器装置的性能，有必要减小存储器的尺寸。
为了减少在来自传输晶体管的操作电压被传送到存储器块的过程期间引起的延迟时间，并且为了防止存储器装置的尺寸由于传输晶体管的存在而增加，存储器块需要与相应传输晶体管的设置相适应地设置并确定其尺寸。但是，由于传输晶体管应具有长的沟道长度以承受高电压，因此减小存储器块的尺寸并不容易。本公开的实施方式可以提出能够通过改变传输晶体管的设置来减小存储器块的尺寸的措施。
图6是例示了根据本公开的实施方式的传输晶体管的表示的布局图。
参照图6，可以在第二方向SD上布置多个有源区ACT。第一传输晶体管PTR1至第四传输晶体管PTR4可以被配置在多个有源区ACT中的每一个中。
详细地，有源区ACT中的每一个可以具有带有在第一方向FD和第二方向SD上延伸的臂的十字形状。第一栅极G1至第四栅极G4可以分别设置在有源区ACT的延伸部分上。
第一栅极G1和第四栅极G4可以彼此平行地设置，同时沿第二方向SD横穿有源区ACT在第一方向FD上延伸的延伸部分。第二栅极G2和第三栅极G3可以彼此平行地布置，同时沿第一方向FD横穿有源区ACT在第二方向SD上延伸的延伸部分。
漏极D可以形成在有源区ACT的中心部分中。漏极D被第一栅极G1至第四栅极G4围绕。第一源极S1至第四源极S4可以分别形成在有源区ACT的延伸臂的端部中。第一源极S1至第四源极S4被定位为分别相对于第一栅极G1至第四栅极G4与漏极D相对。
接触件CNT1可以联接至漏极D。全局行线GRL可以限定在接触件CNT1上，并且可以联接至接触件CNT1。漏极D可以通过接触件CNT1联接到全局行线GRL。
接触件CNT21至CNT24可以分别联接至第一源极S1至第四源极S4。接触件CNT21至CNT24可以通过布线分别联接到第一存储器块BLK1至第四存储器块BLK4。
第一栅极G1、漏极D和第一源极S1可以配置第一传输晶体管PTR1，以向第一存储器块BLK1传送操作电压。第二栅极G2、漏极D和第二源极S2可以配置第二传输晶体管PTR2，以向第二存储器块BLK2传送操作电压。第三栅极G3、漏极D和第三源极S3可以配置第三传输晶体管PTR3，以向第三存储器块BLK3传送操作电压。第四栅极G4、漏极D和第四源极S4可以配置第四传输晶体管PTR4，以向第四存储器块BLK4传送操作电压。
第一传输晶体管PTR1和第四传输晶体管PTR4的沟道长度方向、以及第二传输晶体管PTR2和第三传输晶体管PTR3的沟道长度方向可以彼此不同。例如，第一传输晶体管PTR1和第四传输晶体管PTR4可以布局为使得它们共享漏极D，并且使得两个晶体管的沟道长度方向为第一方向FD，而第二传输晶体管PTR2和第三传输晶体管PTR3可以布局为使得它们共享漏极D，并且使得两个晶体管的沟道长度方向是第二方向SD。
传输晶体管PTR1至PTR4中的每一个在沟道长度方向上的长度可以满足高压晶体管的要求，即，反映能够满足高击穿电压特性的晶体管尺寸的长度。详细地，第一传输晶体管PTR1在第一方向FD上的长度和第四传输晶体管PTR4在第一方向FD上的长度可以各自具有适于高压晶体管的要求的大小或尺寸。第二传输晶体管PTR2在第二方向SD上的长度和第三传输晶体管PTR3在第二方向SD上的长度也可以各自具有适于高压晶体管的要求的大小或尺寸。
图6的尺寸Y表示在第一方向FD上布置成一行并且具有第一方向FD作为沟道长度方向的两个传输晶体管之间在第一方向FD上的最大距离。在下文中，为了便于说明，将尺寸Y定义为第一节距Y。
在第一节距Y内，第一传输晶体管PTR1和第四传输晶体管PTR4可以沿第一方向FD布局或布置。在第一节距Y内，第二传输晶体管PTR2和第三传输晶体管PTR3可以沿第二方向SD布局或布置。共享一条全局行线GRL的四个传输晶体管PTR1至PTR4可以被布局在第一节距Y内。另外，共享一条全局行线GRL的传输晶体管PTR1至PTR4可以被包括在不同的传输晶体管组中，并且可以对应于不同的存储器块。
与第一传输晶体管PTR1至第四传输晶体管PTR4相对应的第一存储器块BLK1至第四存储器块BLK4可以沿第一方向FD布置。为了减少当来自传输晶体管的操作电压被传送到存储器块时产生的延迟时间，并且为了防止存储器装置的尺寸由于传输晶体管的存在而增大，存储器块需要与相应传输晶体管的设置相适应地设置并确定其尺寸。因此，第一存储器块BLK1至第四存储器块BLK4需要设置在第一节距Y内，并且需要基于第一节距Y来确定其尺寸。因此，在示例中，第一存储器块BLK1至第四存储器块BLK4中的每一个在第一方向FD上的节距A1具有与第一节距Y的四分之一(1/4)相对应的尺寸。
第一存储器块BLK1至第四存储器块BLK4可以被配置在与第一传输晶体管PTR1至第四传输晶体管PTR4相同的基板上。在这种情况下，存储器装置可以定义为具有平面结构。尽管下面将参照图7描述的实施方式例示了平面地设置在单个基板上的第一存储器块BLK1至第四存储器块BLK4以及第一传输晶体管PTR1至第四传输晶体管PTR4，但是要注意，本公开不限于此。
图7是例示了图6中示出的存储器块的结构的表示的布局图。
参照图7，四个存储器块BLK被设置在第一节距Y内。如以上参照图3所描述的，每个存储器块BLK可以包括在垂直方向VD上层叠的源极选择线SSL、多条字线WL和漏极选择线DSL、以及在垂直方向VD上穿过源极选择线SSL、多条字线WL和漏极选择线DSL的多个垂直沟道CH。
可以形成划分源极选择线SSL、漏极选择线DSL和字线WL的第一狭缝SLT1，并且可以形成第二狭缝SLT2，每个第二狭缝SLT2在相邻的第一狭缝SLT1之间划分漏极选择线DSL。可以通过第一狭缝SLT1和第二狭缝SLT2将漏极选择线DSL划分为串单元。例如，一个串在第一方向FD上的节距A2可以具有与第一节距Y的八分之一(1/8)相对应的尺寸。通过在第一节距Y内配置四个存储器块BLK，每个存储器块BLK可以具有两串结构并且可以包括两个串。在该示例中，每个存储器块BLK在第一方向FD上的节距A1可以具有与一个串在第一方向FD上的节距A2的两倍相对应的尺寸。
图8是例示了与本公开有关的存储器装置的传输晶体管和存储器块的表示的布局图。
参照图8，多个有源区ACT可以沿第二方向SD布置。每个有源区ACT可以具有在第一方向FD上延伸的线形状。
传输晶体管PTR中的每一个可以被设置为形成在多个有源区ACT中的每一个有源区ACT中的两个高压晶体管之一。具有第一方向FD上的沟道长度方向并且形成在一个有源区ACT中的两个传输晶体管PTR可以被布局为使得它们在第一节距Y内共享漏极。
由于存储器块需要与相应传输晶体管的设置相适应地设置并确定其尺寸，因此，两个存储器块BLK与设置在第一节距Y内并且共享一条全局行线GRL的两个传输晶体管PTR相对应地配置在第一节距Y内。因此，每个存储器块BLK在第一方向FD上的节距A3具有与第一节距Y的一半(1/2)相对应的尺寸。
例如，一个串在第一方向FD上的节距A2具有与第一节距Y的1/8相对应的尺寸的情况下，每个存储器块BLK可以具有包括四个串的四串结构。每个存储器块BLK在第一方向FD上的节距A3可以具有与一个串在第一方向FD上的节距A2的四倍相对应的尺寸。
与以上参照图8描述的比较例相对比，根据以上参照图7描述的本公开的实施方式，存储器块可以被配置为具有更小的尺寸。如前所述，如果存储器块的尺寸增加，则擦除操作的速度可以降低，单个存储器块中所包括的单元串的数量可以增加，因此，行线和单元串之间的寄生电容会增加，从而使存储器装置的性能劣化。
根据本公开的实施方式，其允许减小存储器块的尺寸，可以提高擦除操作的速度，并且可以减小单元串和行线之间的寄生电容，从而有助于提高存储器装置的性能。
图9是辅助说明本公开的实施方式的效果的图的表示。
参照图9，根据本公开的实施方式，存储器块BLK可以被配置为具有与根据以上参照图8描述的比较例的存储器块BLK的容量的一半相对应的容量。例如，如果根据比较例的存储器块BLK具有4MB的容量，则根据本公开的实施方式的存储器块BLK可以具有2MB的容量。
在示例中，假设制造10MB的产品，根据比较例，需要三个存储器块来制造该产品。在这种情况下，容量变为12MB，并形成超出10MB目标容量的2MB冗余存储器，这会不必要地增加芯片尺寸。然而，根据本公开的实施方式，因为存储器块被配置为具有2MB的小容量，所以可以在没有冗余存储器的情况下使用五个存储器块来制造与目标容量一致的产品。因此，可以防止芯片尺寸的不必要增加，从而有助于减小芯片尺寸。
图10是例示了根据本公开的实施方式的存储器装置的表示的截面图。
参照图10，该存储器装置可以包括存储器结构CS和设置在存储器结构CS下方的逻辑结构LS。在这种情况下，存储器装置可以被定义为具有PUC(单元下外围)结构。
逻辑结构LS可以包括第一基板30，并且存储器结构CS可以包括第二基板32。第一基板30可以包括从包括以下层的组中选择的至少一个：单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层。第二基板32可以由多晶硅层来配置。与可以使用单晶硅层的第一基板30不同，第二基板32可以由多晶硅层配置，这是因为第二基板32应当形成在逻辑结构LS的介电层40上。
逻辑结构LS可以包括行解码器120。图10所示的晶体管PTR表示配置行解码器120的传输晶体管。传输晶体管PTR可以如以上参照图4至图7所描述的进行布局。尽管未例示，但是逻辑结构LS还可以包括页缓冲器电路(图1的130)和外围电路(图1的140)。
介电层40可以被限定在第一基板30上以覆盖传输晶体管PTR。介电层40可以包括硅氧化物，例如，HDP(高密度等离子体)氧化物或TEOS(原硅酸四乙酯)氧化物。可以在介电层40中限定布线50。可以在布线50下方限定穿过介电层40的接触件CNT31，以将布线50和传输晶体管PTR联接。
存储器结构CS可以包括交替层叠在第二基板32上的多个电极层20和多个层间介电层22、以及穿过交替层叠的电极层20和层间介电层22的多个垂直沟道CH。电极层20、层间介电层22和垂直沟道CH在以上参照图3进行了描述，因此在此将省略对相同组件的重复描述。
当电极层20在区域中彼此错开时，可以形成阶梯结构。布线52可以设置在阶梯结构上方。布线52可以通过接触件CNT32联接到电极层20之一。布线52可以通过接触件CNT33联接到布线50。电极层20可以通过接触件CNT31至CNT33以及布线50和52联接至传输晶体管PTR。接触件CNT31至CNT33以及布线50和52可以配置将电极层20之一和与之对应的传输晶体管PTR联接的电气路径。
图11是例示了根据本公开的实施方式的存储器装置的表示的截面图。
参照图11，存储器装置可以包括单元晶圆CW和接合到单元晶圆CW上的逻辑晶圆LW。在这种情况下，可以将存储器装置定义为具有POC(单元上外围)结构。
单元晶圆CW和逻辑晶圆LW可以单独制造，然后它们可以彼此接合以联接成一体。逻辑晶圆LW可以包括第一基板30。单元晶圆CW可以包括第二基板32。第一基板30和第二基板32可以由相同的材料制成。第一基板30和第二基板32中的每一个可以包括从包括以下层的组中选择的至少一个：单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层。
逻辑晶圆LW可以包括限定在第一基板30上的多个传输晶体管PTR。单元晶圆CW可以包括交替地层叠在第二基板32上的多个电极层20和多个层间介电层22、以及穿过交替层叠的电极层20和层间介电层22的多个垂直沟道CH。
可以在逻辑晶圆LW的与单元晶圆CW接合的一个表面上限定第一焊盘PAD1。第一焊盘PAD1可以通过接触件CNT41和CNT42以及布线60联接到传输晶体管PTR中的一个。第二焊盘PAD2可以限定在单元晶圆CW的与逻辑晶圆LW接合的一个表面上。第二焊盘PAD2可以通过接触件CNT43和CNT44以及布线62联接到电极层20之一。
单元晶圆CW的所述一个表面和逻辑晶圆LW的所述一个表面可以彼此接合，使得逻辑晶圆LW的第一焊盘PAD1和单元晶圆CW的第二焊盘PAD2彼此联接。因此，可以配置将单元晶圆CW的电极层20中的一个和逻辑晶圆LW的与所述一个电极层20对应的传输晶体管PTR联接的电气路径。
为了图示简单起见，图10和图11中的每一个仅例示了将一个电极层20和一个相应传输晶体管PTR联接的一个结构。然而，应当理解，多个传输晶体管PTR被配置为分别对应于电极层20，并且电极层20通过不同的电气路径分别联接至相应传输晶体管PTR。
图12是示意性地例示了包括根据本公开的实施方式的存储器装置的存储器系统的框图。
参照图12，根据实施方式的存储器系统600可以包括非易失性存储器装置(NVM装置)610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上述存储器装置构成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置(NVM装置)610和存储器控制器620的组合可以被配置为存储卡或固态磁盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储器装置(NVM装置)610读取的数据中所包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置(NVM装置)610接口连接。处理单元(CPU)622执行用于存储器控制器620的数据交换的一般控制操作。
尽管在附图中未示出，但是对于本实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
如上所描述的，根据本实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以被包括在诸如当前正在积极研究的固态磁盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子器件)协议。
图13是示意性地例示了包括根据本公开的实施方式的存储器装置的计算系统的框图。
参照图13，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(诸如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/磁盘)。此外，存储器系统710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。可以结合所附权利要求书来解释本公开的精神和范围，并且本公开的精神和范围涵盖落入所附权利要求书的范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2020年8月18日向韩国知识产权局提交的韩国专利申请No.10-2020-0103002的优先权，其全部内容通过引用合并于本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
有源区，该有源区具有漏极；
多个存储器块，所述多个存储器块沿第一方向布置；以及
多个传输晶体管，所述多个传输晶体管形成在所述有源区中并共享所述漏极，所述多个传输晶体管中的每一个传输晶体管被配置为响应于块选择信号而从所述漏极向所述多个存储器块中的相应存储器块传送操作电压，
其中，所述多个传输晶体管被划分为第一传输晶体管和第二传输晶体管，并且所述第一传输晶体管的沟道长度方向和所述第二传输晶体管的沟道长度方向彼此不同。
2.根据权利要求1所述的存储器装置，其中，
所述第一传输晶体管的沟道长度方向是所述第一方向，并且
所述第二传输晶体管的沟道长度方向是与所述第一方向相交的第二方向。
3.根据权利要求2所述的存储器装置，其中，所述第二方向是与所述第一方向垂直相交的方向。
4.根据权利要求2所述的存储器装置，其中，所述多个传输晶体管设置在两个第一传输晶体管之间的在所述第一方向上测量到的最大距离内。
5.根据权利要求2所述的存储器装置，其中，所述多个存储器块设置在两个第一传输晶体管之间的在所述第一方向上测量到的最大距离内。
6.根据权利要求3所述的存储器装置，其中，
传输晶体管的数量为四个；
存储器块的数量为四个；以及
所述存储器块在所述第一方向上的节距是两个第一传输晶体管之间的在所述第一方向上测量到的最大距离的四分之一。
7.根据权利要求1所述的存储器装置，其中，所述多个存储器块中的每一个包括：
多个电极层，所述多个电极层彼此间隔开地层叠在基板上；以及
多个垂直沟道，所述多个垂直沟道穿过所述多个电极层。
8.根据权利要求1所述的存储器装置，其中，所述多个存储器块和所述多个传输晶体管设置在单个基板上。
9.根据权利要求1所述的存储器装置，其中，所述多个传输晶体管被包括在逻辑结构中，并且所述多个存储器块被包括在形成于所述逻辑结构上的单元结构中。
10.根据权利要求1所述的存储器装置，其中，
所述多个传输晶体管被包括在逻辑晶圆中，并且所述多个存储器块被包括在接合至所述逻辑晶圆的单元晶圆中，
所述多个传输晶体管分别联接至多个第一接合焊盘，所述多个第一接合焊盘被限定在所述逻辑晶圆的与所述单元晶圆接合的一个表面上，
所述多个存储器块分别联接到多个第二接合焊盘，所述多个第二接合焊盘被限定在所述单元晶圆的与所述逻辑晶圆接合的一个表面上，并且
所述多个第一接合焊盘和所述多个第二接合焊盘彼此对应地联接。
11.一种存储器装置，该存储器装置包括：
四个存储器块，所述四个存储器块沿第一方向布置；以及
四个传输晶体管，所述四个传输晶体管被配置为响应于块选择信号而选择性地向所述四个存储器块中的任何一个传送操作电压，
所述四个传输晶体管包括：
第一栅极至第四栅极，所述第一栅极至所述第四栅极分别形成在十字形状有源区的在所述第一方向上和与所述第一方向相交的第二方向上延伸的延伸部分上；
漏极，该漏极形成在所述有源区的中心部分中，所述漏极被所述第一栅极至所述第四栅极围绕并且被配置为接收所述操作电压；以及
第一源极至第四源极，该第一源极至该第四源极分别形成在所述有源区的所述延伸部分的端部中并分别联接至与相应源极相对应的存储器块，并且被配置为向相应存储器块输出所述操作电压。
12.根据权利要求11所述的存储器装置，其中，所述第二方向是与所述第一方向垂直相交的方向。
13.根据权利要求11所述的存储器装置，其中，一条全局行线通过接触件联接到所述漏极。
14.根据权利要求11所述的存储器装置，其中，所述存储器块和所述传输晶体管被设置在单个基板上。
15.根据权利要求11所述的存储器装置，其中，所述传输晶体管被包括在逻辑结构中，并且所述存储器块被包括在形成于所述逻辑结构上的单元结构中。
16.根据权利要求11所述的存储器装置，其中，
所述传输晶体管被包括在逻辑晶圆中，并且所述存储器块被包括在接合至所述逻辑晶圆的单元晶圆中，
所述传输晶体管分别联接至第一接合焊盘，所述第一接合焊盘被限定在所述逻辑晶圆的与所述单元晶圆接合的一个表面上，
所述存储器块分别联接至第二接合焊盘，所述第二接合焊盘被限定在所述单元晶圆的与所述逻辑晶圆接合的一个表面上，并且
所述第一接合焊盘和所述第二接合焊盘彼此对应地联接。
17.一种存储器装置，该存储器装置包括：
基板；以及
四个传输晶体管，所述四个传输晶体管被限定在所述基板上，并且包括公共漏极、围绕所述公共漏极设置的四个栅极、以及相对于所述四个栅极与所述公共漏极相对地设置的四个源极，
其中，所述四个传输晶体管被配置在一个有源区中，该一个有源区限定在所述基板中。
18.根据权利要求17所述的存储器装置，该存储器装置还包括：
存储器块，该存储器块分别联接到所述传输晶体管，
其中，所述存储器块和所述传输晶体管设置在单个基板上。
19.根据权利要求17所述的存储器装置，该存储器装置还包括：
存储器块，该存储器块分别联接至所述传输晶体管，
其中，所述传输晶体管被包括在逻辑结构中，并且所述存储器块被包括在单元结构中，该单元结构形成在所述逻辑结构上。
20.根据权利要求17所述的存储器装置，该存储器装置还包括：
存储器块，该存储器块分别联接到所述传输晶体管，
其中，所述传输晶体管被包括在逻辑晶圆中，并且所述存储器块被包括在接合至所述逻辑晶圆的单元晶圆中，
其中，所述传输晶体管分别联接到第一接合焊盘，所述第一接合焊盘限定在所述逻辑晶圆的与所述单元晶圆接合的一个表面上，
其中，所述存储器块分别联接至第二接合焊盘，所述第二接合焊盘限定在所述单元晶圆的与所述逻辑晶圆接合的一个表面上，并且
其中，所述第一接合焊盘和所述第二接合焊盘彼此对应地联接。
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