CN113078136A - 三维半导体存储器装置 - Google Patents

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line
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semiconductor memory
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成象铉
金映奇
金镇浩
田炳现
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SK Hynix Inc
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Abstract

三维半导体存储器装置。半导体存储器装置可以包括：第一焊盘层，其位于包括单元区域和阶梯区域的存储器芯片的表面中，在单元区域中存储器单元阵列联接至在基板上与多个层间介电层交替层叠的多条行线，阶梯区域在平行于基板的顶表面的第一方向上从单元区域延伸并且包括多条行线的交错的阶梯部分，第一焊盘层包括联接至阶梯部分的多个第一焊盘；第二焊盘层，其位于电路芯片的与存储器芯片的表面接合的表面中，并且具有联接至在电路芯片中限定的多个传输晶体管的多个第二焊盘；第一重分布线，其设置在第一焊盘层中并且联接一个阶梯部分中的一个和一个传输晶体管；以及第二重分布线，其设置在第二焊盘层中并且联接另一个阶梯部分与另一个传输晶体管。

Description

三维半导体存储器装置
技术领域
各个实施方式总体上涉及半导体存储器装置，尤其涉及三维半导体存储器装置。
背景技术
为了满足消费者所要求的对优异性能和低价格的需求，需要提高半导体装置中的集成度。由于二维或平面半导体存储器装置的集成度主要由单位存储器单元所占据的面积决定，因此集成度很大程度上受精细图案形成技术的水平的影响。然而，由于形成精细图案需要非常昂贵的装备，因此尽管二维半导体存储器装置的集成度不断提高但是仍然受到限制。为了克服这样的限制，已经提出了包括三维半导体存储器装置的替代方案，该三维半导体存储器装置包括以三维布置的存储器单元。
在三维半导体存储器装置中，可以通过增加要层叠的行线(具体地，字线)的数量来增加集成度。然而，联接至行线的布线的数量与行线的数量成比例地增加，从而增加了设置布线所需的金属层的数量。
发明内容
各种实施方式涉及能够有助于减少金属层的数量的半导体存储器装置。
在实施方式中，一种半导体存储器装置可以包括：第一焊盘层，其位于包括单元区域和阶梯区域的存储器芯片的表面中，在单元区域中存储器单元阵列联接至在基板上与多个层间介电层交替地层叠的多条行线，阶梯区域在平行于基板的顶表面的第一方向上从单元区域延伸并且包括多条行线的交错的阶梯部分，第一焊盘层包括联接至阶梯部分的多个第一焊盘；第二焊盘层，其位于电路芯片的与存储器芯片的表面接合的表面中，并且具有联接至在电路芯片中限定的多个传输晶体管的多个第二焊盘；第一重分布线，其设置在第一焊盘层中，并且联接多个阶梯部分中的一个和多个传输晶体管中的一个；以及第二重分布线，其设置在第二焊盘层中，并且联接多个阶梯部分中的另一个与多个传输晶体管中的另一个。
在实施方式中，一种半导体存储器装置可以包括：第一焊盘层，其设置在包括单元区域和阶梯区域的存储器芯片的一个表面中，在单元区域中存储器单元阵列联接至在基板上与多个层间介电层交替地层叠的多条行线，阶梯区域在平行于基板的顶表面的第一方向上从单元区域延伸，其中多条行线的端部以不同的长度从单元区域突出到阶梯区域中，以限定联接至多个第一焊盘的多个交错的阶梯部分；第二焊盘层，其设置在电路芯片的与存储器芯片的一个表面接合的一个表面中，并且在所述第二焊盘层中设置有多个第二焊盘，多个第二焊盘分别联接至在电路芯片中限定的多个传输晶体管；以及第一重分布线，其设置在第一焊盘层或第二焊盘层中，并且联接多个阶梯部分中的一个和多个传输晶体管中的一个。
在实施方式中，一种半导体存储器装置可以包括：存储器芯片和接合至存储器芯片的电路芯片。存储器芯片包括彼此分开地层叠的多条行线，并且在存储器芯片的接合至电路芯片的一个表面中包括联接至多条行线的多个第一焊盘以及联接至多个第一焊盘中的一个的第一重分布线。电路芯片包括多个传输晶体管，并且在电路芯片的接合至存储器芯片的一个表面中包括联接至多个传输晶体管的多个第二焊盘以及联接至多个第二焊盘中的一个的第二重分布线。多个第一焊盘中的联接至第一重分布线的一个第一焊盘与多个第二焊盘中的一个第二焊盘接合，并且多个第二焊盘中的联接至第二重分布线的一个第二焊盘与多个第一焊盘中的一个第一焊盘接合。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的表示的框图。
图2是例示图1所示的存储块之一的表示的等效电路图。
图3是例示图1中示出的行解码器的一部分的表示的框图。
图4是例示根据本公开的实施方式的半导体存储器装置的示例的截面图。
图5是例示图4的局部配置的示例的顶视图。
图6是例示根据本公开的另一实施方式的半导体存储器装置的示例的截面图。
图7是例示图6的局部配置的示例的顶视图。
图8是例示根据本公开的又一实施方式的半导体存储器装置的示例的截面图。
图9是例示图8的局部配置的表示的顶视图。
图10是示意性例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的图。
图11是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的示例的表示的框图。
具体实施方式
从以下本文中的并参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
在描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的而非限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的装置，除非另有明确说明。在提及单数名词时使用不定冠词或定冠词(例如“一”、“一个”、“该”)的情况下，除非另有明确说明，否则该冠词可以包括该名词的复数形式。在解释本公开的实施方式中的元件时，它们也应被解释为包括误差容限，即使没有明确的陈述。
此外，在描述本公开的组件时，可能存在像第一、第二、A、B、(a)和(b)那样使用的术语。这些仅是为了将一个组件与另一组件区别开的目的，并非暗示或教导组件的实质、次序、顺序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”至另一组件，则它可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，例如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，可以存在各种交互和操作。可以单独地或组合地实施各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是例示根据本公开的实施方式的半导体存储器装置的示例的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可以包括多个存储块BLK。虽然未示出，但是每个存储块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。虽然以下描述包括使用垂直NAND闪存的实施方式，但是要注意的是，本公开不限于此。
存储器单元阵列110可以通过多条行线RL联接至行解码器121。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过多条位线BL联接至页缓冲器电路122。
行解码器121可以响应于从外围电路123提供的行地址X_A而选择存储器单元阵列110中所包括的存储块BLK当中的任何一个。行解码器121可以向与从存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK联接的行线RL传送从外围电路123提供的操作电压X_V。为了向行线RL传送操作电压，行解码器121可以包括联接至行线RL的多个传输晶体管。行解码器121中所包括的传输晶体管的数量可以与存储块BLK的数量以及每个存储块BLK中所包括的行线RL的数量成比例。作为高电压的操作电压X_V应该提供给被选存储块BLK的字线。为了传送高电压，可以由高电压晶体管来配置传输晶体管。
页缓冲器电路122可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可以是响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以响应于页缓冲器控制信号PB_C，通过感测存储器单元阵列110的位线BL的信号，来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从外围电路123接收的数据信号DATA来向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以在联接至激活字线的存储器单元中写入数据或从联接至激活字线的存储器单元中读取数据。
外围电路123可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向和从半导体存储器装置100外部的装置(诸如例如存储器控制器)发送和接收数据DATA。外围电路123可以基于来自半导体存储器装置100外部的命令信号CMD、地址信号ADD和控制信号CTRL，输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。外围电路123可以生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，平行于基板的顶表面并且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，并且从基板的顶表面垂直突出的方向被定义为第三方向TD。例如，第一方向FD可以对应于字线的延伸方向或/和位线的布置方向，并且第二方向SD可以对应于位线的延伸方向或/和字线的布置方向。第一方向FD和第二方向SD可以彼此基本上垂直地交叉。第三方向TD可以对应于与第一方向FD和第二方向SD垂直的方向。在下面的描述中，术语“垂直”或“垂直方向”将被用作与第三方向TD基本相同的含义。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
图2是例示图1所示的存储块BLK之一的示例的等效电路图。
参照图2，存储块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。位线BL可以在第二方向SD上延伸，并且可以在第一方向FD上布置。多个单元串CSTR可以与每条位线BL并联联接。单元串CSTR可以共同地联接至公共源极线CSL。多个单元串CSTR可以联接在多条位线BL和一条公共源极线CSL之间。
每个单元串CSTR可以包括联接至位线BL的漏极选择晶体管DST、联接至公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以在第三方向TD上层叠在位线BL和公共源极线CSL之间。每条漏极选择线DSL可以联接至对应的漏极选择晶体管DST的栅极。每条字线WL可以联接至对应的存储器单元MC的栅极。源极选择线SSL可以联接至源极选择晶体管SST的栅极。共同联接至一条字线WL的存储器单元MC可以配置成一页。
图3是例示图1所示的行解码器的一部分的示例的框图。
参照图3，行解码器121可以包括传输晶体管电路121A、块解码器121B和全局线解码器121C。
可以为每个存储块BLK提供传输晶体管电路121A。可以为存储器单元阵列110(参见图1)中包括的多个存储块BLK共同地提供块解码器121B和全局线解码器121C。传输晶体管电路121A可以通过本地行线LRL联接至行线RL。本地行线LRL可以包括至少一条本地漏极选择线LDSL、多条本地字线LWL和至少一条本地源极选择线LSSL。本地漏极选择线LDSL可以联接至漏极选择线DSL。本地字线LWL可以分别联接至字线WL。本地源极选择线LSSL可以联接至源极选择线SSL。
传输晶体管电路121A可以包括多个传输晶体管PTR，每个传输晶体管PTR联接至全局行线GRL。全局行线GRL可以联接至各个传输晶体管PTR的漏极，而本地行线LRL可以分别联接至传输晶体管PTR的源极。
块解码器121B可以通过块字线BLKWL联接至传输晶体管电路121A。块解码器121B可以设置有来自外围电路123(参见例如图1)的块选择信号，并且可以响应于来自外围电路123的控制信号而向块字线BLKWL传送块选择信号。
全局线解码器121C可以通过全局行线GRL联接至传输晶体管电路121A。全局线解码器121C可以设置有来自外围电路123的操作电压，并且可以响应于来自外围电路123的控制信号而向全局行线GRL传送操作电压。
传输晶体管PTR可以响应于块字线BLKWL的块选择信号而联接全局行线GRL和本地行线LRL。传输晶体管PTR可以向本地行线LRL传送施加到全局行线GRL的操作电压，并且因此可以向存储块BLK的行线RL提供操作电压。
图4是例示根据本公开的实施方式的半导体存储器装置的示例的截面图。
参照图4，根据本公开的实施方式的半导体存储器装置100可以包括存储器芯片MC和接合到存储器芯片MC上的电路芯片PC。半导体存储器装置100可以具有POC(单元上外围)结构。
存储器芯片MC可以包括交替地层叠在第一基板10上的多条行线RL和多个层间介电层20。第一基板10可以包括选自包括单晶硅层、SOI(绝缘体上硅)、形成于硅锗(SiGe)层上的硅层、形成于介电层上的单晶硅层、以及形成于介电层上的多晶硅层的组中的至少一个。行线RL当中从最下层起的至少一层可以配置源极选择线。行线RL当中从最上层起的至少一层可以配置漏极选择线。源极选择线和漏极选择线之间的行线RL可以配置字线。
半导体存储器装置100可以包括单元区域CAR和从单元区域CAR在第一方向FD上延伸的阶梯区域SR。可以在单元区域CAR中限定穿过行线RL和层间介电层20的多个垂直沟道CH。垂直沟道CH可以在第三方向TD上穿过行线RL和层间介电层20。虽然未示出，但是每个垂直沟道CH可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在一些区域中包括诸如硼(B)之类的P型杂质。栅极介电层可以具有围绕沟道层的外壁的茎管或圆柱壳的形状。栅极介电层可以包括从沟道层的外壁顺序层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中氧化物层、氮化物层和氧化物层顺序地层叠的ONO(氧化物-氮化物-氧化物)层叠结构。源极选择晶体管可以被配置在源极选择线围绕垂直沟道CH的地方，并且存储器单元可以被配置在字线围绕垂直沟道CH的地方。漏极选择晶体管可以配置在漏极选择线围绕垂直沟道CH的地方。源极选择晶体管、存储器单元和漏极选择晶体管可以配置存储器单元阵列。单元区域CAR可以定义为其中存储器单元阵列所定位或位于的区域。
在阶梯区域SR中，每条行线RL可以具有阶梯部分SP，该阶梯部分SP从层叠在其上方的另一条行线RL的一端在第一方向上突出。例如，行线RL可以在第一方向FD上以不同的长度从单元区域CAR延伸到阶梯区域SR中，以在阶梯区域SR中配置阶梯结构。延伸到阶梯区域SR中的上行线的长度可以短于延伸到阶梯区域SR中的下行线的长度，使得上行线使下行线的阶梯部分SP暴露。行线RL的阶梯部分SP可以在阶梯区域SR中创建交错的端部。阶梯区域SR可以被定义为行线RL的阶梯部分SP所位于或设置于的区域。
可以在第一基板10上限定介电层30以覆盖行线RL、层间介电层20和垂直沟道CH。介电层30的顶表面可以配置存储器芯片MC的与电路芯片PC接合的表面。可以在介电层30中限定多个金属层ML1a和ML2a。第一焊盘层PL1可以共同限定至介电层30的顶表面。在第三方向TD上，金属层ML2a可以设置在金属层ML1a上方，并且第一焊盘层PL1可以设置在金属层ML2a上方。
在单元区域CAR中，可以在金属层ML1a中限定多条位线BL。可以在位线BL下方限定位线接触件BLC，以联接位线BL和垂直沟道CH。可以在阶梯区域SR中的金属层ML1a中限定多条布线W1。可以在布线W1下方限定接触件51，以联接布线W1和行线RL的阶梯部分SP。在阶梯区域SR中，可以在金属层ML2a中限定多条布线W2，并且可以在布线W2下方限定将布线W2联接至布线W1的接触件52。接触件52可以将第三重分布线RDL3的第一端联接至阶梯区域SR中的布线W1。第三重分布线RDL3可以在第一方向FD上延伸到单元区域CAR中，或者可以保留在阶梯区域SR中。
图4例示了在存储器芯片MC中限定的行线RL联接至在电路芯片PC中限定的传输晶体管PTR的结构。联接至行线RL的阶梯部分SP的多个第一焊盘PAD1可以设置在第一焊盘层PL1中。
电路芯片PC可以包括在第二基板12上限定的多个传输晶体管PTR。图4的附图标记S标示每个传输晶体管PTR的源极区。尽管未示出，但是除了传输晶体管PTR之外，还可以在第二基板12上设置配置逻辑电路的各种元件(诸如，例如图1的逻辑电路120)。
第二基板12可以包括从包括单晶硅层、SOI(绝缘体上硅)、形成于硅锗(SiGe)层上的硅层、形成于介电层上的单晶硅层、和形成于介电层上的多晶硅层的组中选择的至少一个。电路芯片PC和存储器芯片MC在被制造在单独的晶圆上之后彼此接合。第二基板12可以与第一基板10由相同的材料制成。
可以在第二基板12上限定介电层40以覆盖传输晶体管PTR。介电层40的顶表面可以配置电路芯片PC的与存储器芯片MC接合的表面。可以在介电层40中限定多个金属层ML1b至ML4b。第二焊盘层PL2可以共同限定至介电层40的顶表面。在第三方向TD上，金属层ML2b可以设置在金属层ML1b上方，金属层ML3b可以设置在金属层ML2b上方，并且金属层ML4b可以设置在金属层ML3b上方。第二焊盘层PL2可以设置在金属层ML4b上方。可以在第二焊盘层PL2中限定联接至传输晶体管PTR的源极S的多个第二焊盘PAD2。
存储器芯片MC的第一焊盘PAD1和电路芯片PC的第二焊盘PAD2可以由例如铜或铜合金制成。当存储器芯片MC和电路芯片PC彼此接合时，彼此对应的第一焊盘PAD1和第二焊盘PAD2可以联接。例如，将第一焊盘PAD1和第二焊盘PAD2彼此联接是由以下操作造成的：将存储器芯片MC的、第一焊盘PAD1所位于的一个表面与电路芯片PC的、第二焊盘PAD2所位于的表面相接触，使得第一焊盘PAD1和第二焊盘PAD2彼此接触，并且在预定压力下在300至400℃的温度下接合存储器芯片MC和电路芯片PC。
传输晶体管PTR可以由高电压晶体管配置。配置传输晶体管PTR的每个高电压晶体管需要比低电压晶体管更宽的面积，以便承受高电压。也就是说，每个高电压传输晶体管PTR需要以相对大的尺寸来制造，以便传送高电压。为了减小半导体存储器装置100的尺寸，需要减小阶梯区域SR在第一方向FD上的长度。为此，需要减小每条行线RL的阶梯部分SP在第一方向FD上的长度。例如，每条行线RL的阶梯部分SP在第一方向FD上的长度可以具有用于使每个接触件51着陆所需的最小特征尺寸。为此原因，行线RL的阶梯部分SP在第一方向FD上的间距可以小于传输晶体管PTR在第一方向FD上的间距。例如，行线RL的阶梯部分SP在第一方向FD上的间距可以具有第一尺寸P1，并且传输晶体管PTR在第一方向FD上的间距可以具有第二尺寸P2，该第二尺寸P2大于第一尺寸P1。
由于阶梯部分SP和传输晶体管PTR之间的间距不同，当从顶部或在平面图中观察时，每条行线RL的阶梯部分SP和与其联接的传输晶体管PTR可以在第一方向FD上彼此间隔开。行线的阶梯部分SP及其对应的传输晶体管PTR可能在第三方向TD上未彼此交叠。为了联接在第三方向TD上未彼此交叠的阶梯部分SP和对应的传输晶体管PTR，需要设置在与第一基板10的顶表面平行的方向上延伸的重分布线。
如图4所示，可以在存储器芯片MC的第一焊盘层PL1中限定第一重分布线RDL1，以将多条行线RL的多个阶梯部分SP中的一个和多个传输晶体管PTR中的一个联接。可以在电路芯片PC的第二焊盘层PL2中限定第二重分布线RDL2，以将多条行线RL的多个阶梯部分SP中的另一个与多个传输晶体管PTR中的另一个联接。
如下面参照图5、图7和图9进一步解释的，第一重分布线RDL1可以设置在第一焊盘层PL1中的设置了第一焊盘PAD1之后剩余的区域中。第一重分布线RDL1可以与第一焊盘PAD1一起在相同的制造步骤中形成，并且可以与第一焊盘PAD1由相同的材料制成。
第一重分布线RDL1的第一端可以在第三方向TD上与阶梯部分SP交叠。可以在第一重分布线RDL1的第一端下方限定接触件53，以将联接至相应阶梯部分SP的布线W2和第一重分布线RDL1联接。第一重分布线RDL1的第一端可以通过布线W1和W2以及通过限定在阶梯部分SP上的接触件51至53来联接至阶梯部分SP。第一重分布线RDL1的另一端可以联接至多个第一焊盘PAD1中的一个。第一焊盘PAD1可以在第三方向TD上与传输晶体管PTR中的一个交叠，并且可以通过第二焊盘PAD2和接触件60联接至一个传输晶体管PTR的源极区S。尽管图4中例示了仅一条第一重分布线RDL1，但是应当理解，在其它实施方式中，两条或更多条第一重分布线RDL1设置在第一焊盘层PL1中。
第二重分布线RDL2可以设置在第二焊盘层PL2中的设置了第二焊盘PAD2之后的剩余区域中。第二重分布线RDL2可与第二焊盘PAD2一起在相同的制造步骤中形成，并且可以与第二焊盘PAD2由相同的材料制成。
第二重分布线RDL2的第一端可以在第三方向TD上与对应的传输晶体管PTR的源极区S交叠，并且可以通过接触件61联接至传输晶体管PTR的源极区S。第二重分布线RDL2的另一端可以联接至多个第二焊盘PAD2中的一个。联接至第二重分布线RDL2的第二焊盘PAD2可以在第三方向TD上与多条行线RL的多个阶梯部分SP中的一个交叠，并且可以通过第一焊盘PAD1，布线W1、W2以及接触件51至53联接至阶梯部分SP。尽管在图4中例示了仅一条第二重分布线RDL2，但是应当理解，在其它实施方式中，两条或更多条第二重分布线RDL2设置在第二焊盘层PL2中。
第三重分布线RDL3可以限定在存储器芯片MC的金属层ML2a中，以联接行线RL的阶梯部分SP和传输晶体管PTR的源极区S。第三重分布线RDL3在阶梯区域SR中的一端可以与行线RL的阶梯部分SP交叠，并且可以通过布线W1以及接触件51和52联接至行线RL的阶梯部分SP。第三重分布线RDL3的另一端可以在第三方向TD上与传输晶体管PTR的源极区S交叠，并且可以通过接触件53、第一焊盘PAD1、第二焊盘PAD2和接触件62联接至传输晶体管PTR的源极区S。第三重分布线RDL3的另一端可以设置在阶梯区域SR或单元区域CAR中。
第四重分布线RDL4a、RDL4b和RDL4c(RDL4a至RDL4c)可以限定在电路芯片PC的金属层ML1b至ML3b中。第四重分布线(RDL4a至RDL4c)各自将行线RL的阶梯部分SP联接至对应的传输晶体管PTR的源极区S。
第四重分布线RDL4a至RDL4c中的每条的一端可以在第三方向TD上与行线RL的阶梯部分SP交叠，并且可以分别通过接触件71、72和73并且通过第二焊盘PAD2、第一焊盘PAD1、布线W1和W2以及接触件51至53来联接至对应的行线RL的阶梯部分SP。第四重分布线RDL4a至RDL4c中的每条的另一端可以在第三方向TD上与对应的传输晶体管PTR的源极区S交叠，并且可以通过相应的接触件81、82或83以及布线W3和W4中的至少一条联接至传输晶体管PTR的源极区S。
联接至第一重分布线RDL1和第二重分布线RDL2的阶梯部分SP可以设置为比联接至第三重分布线RDL3的阶梯部分SP在第一方向上距单元区域CAR更远。联接至第一重分布线RDL1和第二重分布线RDL2的阶梯部分SP可以设置为在第一方向上比联接至第四重分布线RDL4a至RDL4c的阶梯部分SP更靠近单元区域CAR。
在重分布线RDL1、RDL2、RDL3a和RDL4c至RDL4c当中，距第二基板12的垂直距离(即，在第三方向上)最短的重分布线可以联接至定位为在第一方向FD上距单元区域CAR相对最远的阶梯部分SP。在重分布线RDL1、RDL2、RDL3和RDL4a至RDL4c当中，具有距第二基板12的最长的垂直距离的重分布线可以联接至定位为在第一方向FD上距单元区域CAR相对最近的阶梯部分SP。例如，第四重分布线RDL4a可以联接至被设置为距单元区域CAR最远的阶梯部分SP，并且第三重分布线RDL3可以联接至被设置为最靠近单元区域CAR的阶梯部分SP。这样的联接方案可以减少在特定区域中密集地设置联接至行线RL的阶梯部分SP的布线和接触件的现象(布线瓶颈现象)。
图5是例示包括传输晶体管PTR、第一焊盘PAD1和第二焊盘PAD2、以及第一重分布线RDL1和第二重分布线RDL2中的一些的、图4的局部配置的示例的顶视图。
参照图4和图5，第一重分布线RDL1可以包括第一着陆焊盘部分RP1和第一线部分RL1。第一着陆焊盘部分RP1可以在第三方向TD上与行线RL的阶梯部分SP交叠。第一着陆焊盘部分RP1可以联接至接触件53的顶端，并且可以通过接触件51、52和53以及布线W1和W2联接至阶梯部分SP。
如图5所示，第一线部分RL1可以联接单元区域CAR中的第一焊盘PAD1和阶梯区域SR中的第一着陆焊盘部分RP1。第一线部分RL1的一端可以联接至阶梯区域SR中的第一着陆焊盘部分RP1，并且第一线部分RL1的另一端可以联接至单元区域CAR中的一个第一焊盘PAD1。
第二重分布线RDL2可以包括第二着陆焊盘部分RP2和第二线部分RL2。第二着陆焊盘部分RP2可以在第三方向TD上与传输晶体管PTR的源极区S交叠。第二着陆焊盘部分RP2可以联接至接触件61的顶端，并且可以通过接触件61联接至传输晶体管PTR的源极区S。第二线部分RL2可以联接第二焊盘PAD2和第二着陆焊盘部分RP2。第二线部分RL2的一端可以联接至阶梯区域SR中的第二焊盘PAD2，并且第二线部分RL2的另一端可以联接至单元区域CAR中的第二着陆焊盘部分RP2。
存储器芯片MC的其中第一重分布线RDL1位于或设置在第一焊盘层PL1中的表面和电路芯片PC的其中第二重分布线RDL2位于或设置在第二焊盘层PL2中的表面彼此接合。如果第一重分布线RDL1和第二重分布线RDL2在第三方向TD上彼此交叠，则第一重分布线RDL1和第二重分布线RDL2将彼此短接。为了防止第一重分布线RDL1和第二重分布线RDL2彼此短接，第一重分布线RDL1和第二重分布线RDL2可以被配置为使得它们在第三方向TD上不彼此交叠。例如，第一重分布线RDL1的顶表面可以设置为与电路芯片PC的介电层40的顶表面接触，并且第二重分布线RDL2的顶表面可以设置为与存储器芯片MC的介电层30的顶表面接触。
上面参照图4和图5描述的实施方式例示了其中重分布线设置在存储器芯片MC的第一焊盘层PL1和电路芯片PC的第二焊盘层PL2二者中的示例，但是要注意，重分布线可以设置在存储器芯片MC的第一焊盘层PL1和电路芯片PC的第二焊盘层PL2中的仅一者中。下面将参照图6至图9描述这种结构。
图6是例示根据本公开的另一实施方式的半导体存储器装置的示例的截面图。
参照图6，可以在存储器芯片MC的第一焊盘层PL1中限定重分布线RDL1。重分布线RDL1可以与第一焊盘PAD1一起在相同的制造步骤中形成，并且可以与第一焊盘PAD1由相同的材料制成。
重分布线RDL1的一端可以在阶梯区域SR中在第三方向TD上与多条行线RL的多个阶梯部分SP中的一个交叠，并且可以通过布线W1、W2以及接触件51、52、53联接至阶梯部分SP。重分布线RDL1的另一端可以联接至多个第一焊盘PAD1中的一个。与重分布线RDL1联接的第一焊盘PAD1可以在第三方向TD上与传输晶体管PTR的源极区S交叠，并且可以通过第二焊盘PAD2和接触件60联接至传输晶体管PTR的源极区S。
联接至重分布线RDL1的阶梯部分SP可以设置成比联接至第三重分布线RDL3的阶梯部分SP距单元区域CAR更远。联接至重分布线RDL1的阶梯部分SP可以设置成比联接至第四重分布线RDL4a、RDL4b和RDL4c的阶梯部分SP更靠近单元区域CAR。
图7是例示包括图6的传输晶体管PTR、第一焊盘PAD1和第二焊盘PAD2以及重分布线RDL1中的一些的、图6的局部配置的示例的顶视图。
参照图6和图7，重分布线RDL1可以包括着陆焊盘部分RP1和线部分RL1。着陆焊盘部分RP1可以设置为在阶梯区域SR中在第三方向TD上与多条行线RL的多个阶梯部分SP中的一个交叠。着陆焊盘部分RP1可以联接至接触件53的顶端，并且可以通过接触件51、52和53以及布线W1和W2联接至阶梯部分SP。线部分RL1可以联接第一焊盘PAD1和着陆焊盘部分RP1。线部分RL1的一端可以联接至阶梯区域SR中的着陆焊盘部分RP1，而线部分RL1的另一端可以联接至单元区域CAR中的第一焊盘PAD1。
图8是例示根据本公开的又一实施方式的半导体存储器装置的示例的截面图。
参照图8，可以在电路芯片PC的第二焊盘层PL2中限定重分布线RDL2，以联接阶梯部分SP和传输晶体管PTR的源极区S。重分布线RDL2可以与第二焊盘PAD2一起在相同的制造步骤中形成，并且可以与第二焊盘PAD2由相同的材料制成。
重分布线RDL2的一端可以联接至阶梯区域SR的一个第二焊盘PAD2。联接至重分布线RDL2的一端的第二焊盘PAD2可以在第三方向TD上与多条行线RL的多个阶梯部分SP中的一个交叠，并且可以通过第一焊盘PAD1、布线W1和W2以及接触件51、52和53联接至一个阶梯部分SP。重分布线RDL2的另一端可以在第三方向TD上与传输晶体管PTR的源极区S交叠，并且可以通过接触件61联接至传输晶体管PTR的源极区S。
联接至重分布线RDL2的阶梯部分SP可以设置成比联接至第三重分布线RDL3的阶梯部分SP距单元区域CAR更远。联接至重分布线RDL2的阶梯部分SP可以设置成比联接至第四重分布线RDL4a、RDL4b和RDL4c的阶梯部分SP更靠近单元区域CAR。
图9是例示包括图8的传输晶体管PTR、第一焊盘PAD1和第二焊盘PAD2以及重分布线RDL2中的一些的、图8的局部配置的表示的顶视图。
参照图8和图9，重分布线RDL2可以包括着陆焊盘部分RP2和线部分RL2。着陆焊盘部分RP2可以在第三方向TD上与传输晶体管PTR的源极区S交叠。着陆焊盘部分RP2可以联接至图8中所示的接触件61的顶端，并且可以通过接触件61联接至传输晶体管PTR的源极区S。线部分RL2可以联接第二焊盘PAD2和着陆焊盘部分RP2。线部分RL2的一端可以联接至阶梯区域SR中的第二焊盘PAD2，并且线部分RL2的另一端可以联接至单元区域CAR中的着陆焊盘部分RP2。
在下文中，将描述根据本公开的实施方式的效果。
随着行线RL的层叠数量的增加以在半导体存储器装置中提供更大的容量和高集成度，传输晶体管PTR的数量以及联接传输晶体管PTR和行线RL的重分布线的数量也必须相应地增加。为了设置重分布线，可以使用增加电路芯片PC或/和存储器芯片MC中的金属层的数量的方法。在这种情况下，随着用于形成金属层所需的制造步骤的数量增加，制造时间和制造成本会增加，并且在制造工艺中发生故障的可能性会增加。
如果减少存储块的数量，则可以减少行线RL的数量和传输晶体管PTR的数量，并且可以减少联接传输晶体管PTR和行线RL的重分布线的数量。然而，如果在保持半导体存储器装置的容量的同时减少存储块的数量，则每个存储块中包括的单元串的数量增加，并且单元串与行线RL之间的寄生电容可以增加，导致半导体存储器装置的操作特性劣化。
根据本公开的实施方式，通过在电路芯片PC的焊盘层上或/和存储器芯片MC的焊盘层上剩余的或接触焊盘周围可用的额外空间中配置重分布线，可以在不减少存储块的数量的情况下减少设置重分布线所需的金属层的数量。因此，通过在半导体存储器装置的操作特性不劣化的情况下通过减少形成金属层所需的制造步骤的数量来简化工艺，可以降低制造成本，并且可以减少制造工艺中可能发生的故障的数量。
图10是示意性地例示根据实施方式的包括半导体存储器装置的存储器系统的示例的表示的框图。
参照图10，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上述半导体存储器装置构成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。通过非易失性存储器装置610和存储器控制器620的组合，可以提供存储卡或固态盘(SSD)。SRAM(静态随机存取存储器)621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储器装置610读取的数据中包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行存储器控制器620的用于数据交换的总体控制操作。
尽管在附图中未示出，但是对于与实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以额外地设置有存储用于与主机接口连接的代码数据的ROM。非易失性存储器装置610可以被设置为由多个闪存芯片构成的多芯片封装件。
如上所述，根据实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性储存介质。具体地，本实施方式的非易失性存储器装置可以包括在诸如最近正在被积极地研究的固态盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议之一与外部(例如，主机)进行通信。
图11是示意性地例示根据实施方式的包括半导体存储器装置的计算系统的示例的表示的框图。
参照图11，根据实施方式的计算系统700可以包括电联接至系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和诸如基带芯片组之类的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以附加设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动/盘)。另外，存储器系统710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且包括落入所附权利要求书的范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年1月6日向韩国知识产权局提交的韩国专利申请No.10-2020-0001707的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
第一焊盘层，所述第一焊盘层在包括单元区域和阶梯区域的存储器芯片的表面中，在所述单元区域中存储器单元阵列联接至在基板上与多个层间介电层交替地层叠的多条行线，所述阶梯区域在平行于所述基板的顶表面的第一方向上从所述单元区域延伸并且包括所述多条行线的交错的多个阶梯部分，所述第一焊盘层包括联接至所述阶梯部分的多个第一焊盘；
第二焊盘层，所述第二焊盘层在电路芯片的与所述存储器芯片的所述表面接合的表面中并且具有联接至在所述电路芯片中限定的多个传输晶体管的多个第二焊盘；
第一重分布线，所述第一重分布线设置在所述第一焊盘层中并且联接所述多个阶梯部分中的一个和所述多个传输晶体管中的一个；以及
第二重分布线，所述第二重分布线设置在所述第二焊盘层中并且联接所述多个阶梯部分中的另一个与所述多个传输晶体管中的另一个。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一重分布线和所述第二重分布线在与所述基板的所述顶表面垂直的方向上不交叠。
3.根据权利要求1所述的半导体存储器装置，其中，所述阶梯部分在所述第一方向上的间距小于所述传输晶体管在所述第一方向上的间距。
4.根据权利要求1所述的半导体存储器装置，其中，联接至所述第一重分布线的所述阶梯部分和所述传输晶体管在与所述基板的所述顶表面垂直的方向上不交叠，并且联接至所述第二重分布线的所述阶梯部分和所述传输晶体管在与所述基板的所述顶表面垂直的方向上不交叠。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一重分布线包括：
着陆部分，所述着陆部分联接至在与所述基板的所述顶表面垂直的方向上延伸的接触件，其中，所述接触件联接至所述多个阶梯部分中的一个；以及
线部分，所述线部分将所述多个第一焊盘中的一个联接到着陆部分。
6.根据权利要求1所述的半导体存储器装置，其中，所述第二重分布线包括：
着陆部分，所述着陆部分在与所述基板的所述顶表面垂直的方向上联接至所述多个传输晶体管中的一个；以及
线部分，所述线部分将所述多个第二焊盘中的一个联接至所述着陆部分。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一重分布线与所述第一焊盘由相同的材料制成。
8.根据权利要求1所述的半导体存储器装置，其中，所述第二重分布线与所述第二焊盘由相同的材料制成。
9.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第三重分布线，所述第三重分布线在所述存储器芯片的内部金属层中，所述第三重分布线联接所述多个传输晶体管中的另一个传输晶体管和所述多个阶梯部分中的另一个阶梯部分，
其中，联接至所述第一重分布线和所述第二重分布线的所述阶梯部分被设置为比联接至所述第三重分布线的所述另一个阶梯部分距所述单元区域更远。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第四重分布线，所述第四重分布线在所述电路芯片的内部金属层中，所述第四重分布线联接所述多个传输晶体管中的另一个传输晶体管与所述多个阶梯部分中的另一个阶梯部分，
其中，联接至所述第一重分布线和所述第二重分布线的所述阶梯部分被设置为比联接至所述第四重分布线的所述另一个阶梯部分更靠近所述单元区域。
11.一种半导体存储器装置，该半导体存储器装置包括：
第一焊盘层，所述第一焊盘层设置在包括单元区域和阶梯区域的存储器芯片的一个表面中，在所述单元区域中存储器单元阵列联接至在基板上与多个层间介电层交替地层叠的多条行线，所述阶梯区域在平行于所述基板的顶表面的第一方向上从所述单元区域延伸，并且其中所述多条行线的端部以不同的长度从所述单元区域突出到所述阶梯区域中来限定交错的多个阶梯部分，所述第一焊盘层包括联接至所述阶梯部分的多个第一焊盘；
第二焊盘层，所述第二焊盘层设置在电路芯片的与所述存储器芯片的所述一个表面接合的一个表面中，并且在所述第二焊盘层中设置有分别与在所述电路芯片中限定的多个传输晶体管联接的多个第二焊盘；以及
第一重分布线，所述第一重分布线设置在所述第一焊盘层或所述第二焊盘层中，所述第一重分布线联接所述多个阶梯部分中的一个和所述多个传输晶体管中的一个。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个阶梯部分在所述第一方向上的间距小于所述多个传输晶体管在所述第一方向上的间距。
13.根据权利要求11所述的半导体存储器装置，其中，联接至所述第一重分布线的所述多个阶梯部分中的一个和所述多个传输晶体管中的一个在垂直于所述基板的所述顶表面的第二方向上彼此不交叠。
14.根据权利要求11所述的半导体存储器装置，
其中，所述第一重分布线设置在所述第一焊盘层中，并且
其中，所述第一重分布线包括：
着陆部分，所述着陆部分联接至在垂直于所述基板的所述顶表面的第二方向上延伸的接触件，其中，所述接触件联接至所述多个阶梯部分中的一个；以及
线部分，所述线部分将所述多个第一焊盘中的一个联接至所述着陆部分。
15.根据权利要求11所述的半导体存储器装置，其中，所述第一重分布线设置在所述第一焊盘层中，并且与所述第一焊盘由相同的材料制成。
16.根据权利要求11所述的半导体存储器装置，
其中，所述第一重分布线设置在所述第二焊盘层中，并且
其中，所述第一重分布线包括：
着陆部分，所述着陆部分联接至在垂直于所述基板的所述顶表面的第二方向上延伸的接触件，其中，所述接触件联接至所述多个传输晶体管中的一个；以及
线部分，所述线部分将所述多个第二焊盘中的一个联接至所述着陆部分。
17.根据权利要求11所述的半导体存储器装置，其中，所述第一重分布线设置在所述第二焊盘层中，并且与所述第二焊盘由相同的材料制成。
18.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
第二重分布线，所述第二重分布线设置在所述存储器芯片内部的金属层中，所述第二重分布线联接所述多个阶梯部分中的除了联接至所述第一重分布线的所述阶梯部分之外的另一个阶梯部分和所述多个传输晶体管中的除了联接至所述第一重分布线的所述传输晶体管之外的另一个传输晶体管，
其中，联接至所述第一重分布线的所述阶梯部分被设置为比联接至所述第二重分布线的所述另一个阶梯部分距所述单元区域更远。
19.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
第二重分布线，所述第二重分布线设置在所述电路芯片内部的金属层中，所述第二重分布线联接所述多个传输晶体管中除了联接至所述第一重分布线的所述传输晶体管之外的另一个传输晶体管和所述多个阶梯部分中的除了联接至所述第一重分布线的所述阶梯部分之外的另一个阶梯部分，
其中，联接至所述第一重分布线的所述阶梯部分被设置为比联接至所述第二重分布线的所述另一个阶梯部分更靠近所述单元区域。
20.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片和接合至所述存储器芯片的电路芯片，
其中，所述存储器芯片包括彼此分开地层叠的多条行线，并且在所述存储器芯片的与所述电路芯片接合的一个表面中包括联接至所述多条行线的多个第一焊盘以及联接至所述多个第一焊盘中的一个第一焊盘的第一重分布线，
其中，所述电路芯片包括多个传输晶体管，并且在所述电路芯片的与所述存储器芯片接合的一个表面中包括联接至所述多个传输晶体管的多个第二焊盘以及联接至所述多个第二焊盘中的一个第二焊盘的第二重分布线，并且
其中，所述多个第一焊盘中的联接至所述第一重分布线的所述一个第一焊盘与所述多个第二焊盘中的一个第二焊盘接合，并且所述多个第二焊盘中的联接至所述第二重分布线的所述一个第二焊盘与所述多个第一焊盘中的一个第一焊盘接合。
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