KR20220022157A - 패스 트랜지스터들을 구비하는 메모리 장치 - Google Patents

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KR20220022157A
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박태성
김진호
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Abstract

패스 트랜지스터들을 구비하는 메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 제1 방향을 따라서 배열되는 4개의 메모리 블록들; 및 상기 4개의 메모리 블록들에 각각 대응되며, 하나의 활성 영역에 형성되고 하나의 드레인을 공유하고, 블록 선택 신호에 응답하여 상기 하나의 드레인에 제공되는 동작 전압을 각각 대응하는 메모리 블록에 전달하는 4개의 패스 트랜지스터들;을 포함할 수 있다. 상기 4개의 패스 트랜지스터들은 2개의 제1 패스 트랜지스터들 및 2개의 제2 패스 트랜지스터들을 포함할 수 있다. 상기 2개의 제1 패스 트랜지스터들의 채널 길이 방향과 상기 2개의 제2 패스 트랜지스터들의 채널 길이 방향이 서로 다르다.

Description

패스 트랜지스터들을 구비하는 메모리 장치{MEMORY DEVICE WITH PASS TRANSISTORS}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 패스 트랜지스터들을 구비하는 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실될 수 있다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용될 수 있다. 비휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분될 수 있다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 패스 트랜지스터들을 통해서 메모리 셀들에 동작 전압들을 전달할 수 있다.
본 발명의 실시예들은 메모리 장치의 성능 개선 및 사이즈 축소에 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향을 따라서 배열되는 4개의 메모리 블록들; 및 상기 4개의 메모리 블록들에 각각 대응되며 하나의 활성 영역에 형성되고 하나의 드레인을 공유하고 블록 선택 신호에 응답하여 상기 하나의 드레인에 제공되는 동작 전압을 각각 대응하는 메모리 블록에 전달하는 4개의 패스 트랜지스터들;을 포함할 수 있다. 상기 4개의 패스 트랜지스터들은 2개의 제1 패스 트랜지스터들 및 2개의 제2 패스 트랜지스터들을 포함할 수 있다. 상기 2개의 제1 패스 트랜지스터들의 채널 길이 방향과 상기 2개의 제2 패스 트랜지스터들의 채널 길이 방향이 서로 다르다.
상기 2개의 제1 패스 트랜지스터들의 채널 길이 방향은 상기 제1 방향일 수 있고, 상기 2개의 제2 패스 트랜지스터들의 채널 길이 방향은 상기 제1 방향과 교차되는 제2 방향일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향을 따라서 배열되는 4개의 메모리 블록들; 및 블록 선택 신호에 응답하여 상기 4개의 메모리 블록들 중 어느 하나에 선택적으로 동작 전압을 전달하는 4개의 패스 트랜지스터들; 을 포함할 수 있다. 상기 4개의 패스 트랜지스터들은, 상기 제1 방향 및 상기 제1 방향과 교차되는 제2 방향으로 연장되는 십자 모양의 활성 영역의 연장부들 상에 각각 형성된 제1 내지 제4 게이트; 상기 제1 내지 제4 게이트에 둘러싸인 상기 활성 영역의 중심부에 형성되며 상기 동작 전압을 입력받는 드레인; 상기 활성 영역의 상기 연장부들의 단부들에 각각 형성되고 각각 대응하는 메모리 블록에 연결되어 대응하는 메모리 블록으로 상기 동작 전압을 출력하는 제1 내지 제4 소스;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판; 및 상기 기판에 마련되며, 공통 드레인, 상기 공통 드레인의 주위에 배치되는 4개의 게이트들, 상기 4개의 게이트들을 중심으로 상기 공통 드레인과 반대측에 배치되는 4개의 소스들을 포함하는 4개의 패스 트랜지스터들;을 포함할 수 있다. 상기 4개의 패스 트랜지스터들이 상기 기판에 정의된 하나의 활성 영역에 구성될 수 있다.
본 발명의 실시예들에 의하면, 메모리 블록들의 배열 방향(제1 방향)에서 일정 피치 내에 배치되는 패스 트랜지스터들의 개수를 늘릴 수 있으므로, 대응하는 패스 트랜지스터의 배치에 맞추어서 사이징되는 메모리 블록의 사이즈를 줄일 수 있다. 이에 따라, 소거 동작 속도가 향상되어 메모리 장치의 성능 및 효율을 개선하는데 기여할 수 있다. 그리고, 메모리 블록의 사이즈 감소로 단일 메모리 블록에 포함되는 셀 스트링들의 개수가 감소되어 로우 라인들과 셀 스트링들 간 기생 캐패시턴스가 감소하므로 기생 캐패시턴스로 인한 메모리 장치의 성능 열화를 억제하는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 메모리 구성의 기본 단위인 메모리 블록의 사이즈를 줄일 수 있으므로, 요구되는 용량을 초과하는 리던던시(redundancy) 메모리의 크기를 줄이거나 리던던시 메모리를 제거하는 것이 가능하다. 따라서, 리던던시 메모리로 인한 칩 사이즈 증가를 억제하여 칩 사이즈를 줄이는데 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 블록의 등가 회로도이다.
도 3은 도 1의 메모리 블록의 예시적인 사시도이다.
도 4는 본 발명의 일 실시예에 따른 로우 디코더를 나타낸 블록도이다.
도 5는 도 4의 패스 트랜지스터 그룹들을 나타낸 회로도이다.
도 6은 본 발명의 일 실시예에 따른 패스 트랜지스터들을 나타낸 레이아웃도이다.
도 7은 도 6의 메모리 블록들을 나타낸 레이아웃도이다.
도 8은 본 발명과 관련된 메모리 장치의 패스 트랜지스터들 및 메모리 블록들을 나타낸 레이아웃도이다.
도 9는 본 발명의 효과를 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명에 따른 메모리 장치의 예시적인 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 제어하기 위한 로직 회로를 포함할 수 있다. 로직 회로는 로우 디코더(X-DEC, 120), 페이지 버퍼 회로(130) 및 주변 회로(PERI circuit, 140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
메모리 블록들(BLK) 각각은 로우 라인들(RL)을 통해서 로우 디코더(120)에 연결될 수 있다. 로우 라인들(RL)은 선택 라인들 및 복수의 워드 라인들(Word Lines)을 포함할 수 있다. 선택 라인들은 드레인 선택 라인(Drain Select Line) 및 소스 선택 라인(Source Select Line)을 포함할 수 있다.
로우 디코더(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드 라인이나 선택 라인들에 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 전달할 수 있다. 특히, 선택된 메모리 블록의 워드 라인들에는 고전압이 제공되어야 한다. 고전압을 전달하기 위하여 로우 디코더(120)는 고전압 트랜지스터로 구성되는 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(PB_C)를 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 선택된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 비트 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 워드 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
비록, 본 명세서에서는 메모리 장치(100)가 플래시 메모리인 경우를 예를 들어 설명하나, 메모리의 종류가 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 플래시 메모리 이외의 다른 메모리에도 적용 가능하다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 수직 방향(VD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL) 각각은 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL) 각각은 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 도 1의 메모리 블록을 나타낸 예시적인 사시도이다.
도 3을 참조하면, 기판(10) 상에 수직 방향(VD)을 따라서 복수의 전극층들(20)이 서로 이격하여 적층될 수 있다. 도시하지 않았지만, 복수의 전극층들(20)의 상부 및 하부에 층간절연층들이 마련될 수 있다. 층간절연층들은 수직 방향(VD)을 따라서 복수의 전극층들(20)과 교대로 적층될 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(20) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSL)을 구성할 수 있다. 전극층들(20) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들(20)은 워드 라인들(WL)을 구성할 수 있다.
기판(10) 상에 복수의 전극층들(20)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 수직 채널들(CH) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트 절연층은 채널층의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인(SSL)이 수직 채널(CH)을 감싸는 부분에 소스 선택 트랜지스터가 형성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널(CH)을 감싸는 부분에 드레인 선택 트랜지스터가 형성될 수 있다. 워드 라인(WL)이 수직 채널(CH)을 감싸는 부분에 메모리 셀이 형성될 수 있다.
소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)을 분할하는 제1 슬릿들(SLT1)이 형성될 수 있다. 제1 슬릿들(SLT1) 각각은 제2 방향(SD) 및 수직 방향(VD)으로 확장될 수 있다. 제1 슬릿들(SLT1)은 제1 방향(SD)을 따라서 나열될 수 있다.
인접한 제1 슬릿들(SLT1) 사이에서 드레인 선택 라인(DSL)을 분할하는 제2 슬릿(SLT2)이 형성될 수 있다. 제1 슬릿들(SLT1)에 의해서 소스 선택 라인(SSL) 및 워드 라인들(WL)은 메모리 블록 또는 서브 블록 단위로 분할될 수 있다. 제1 슬릿들(SLT1) 및 제2 슬릿(SLT2)에 의해서, 드레인 선택 라인(DSL)은 메모리 블록 또는 서브 블록보다 작은 단위, 예를 들어 스트링(string) 단위로 분할될 수 있다.
드레인 선택 라인(DSL) 상에 수직 채널들(CH)에 연결되는 복수의 비트 라인들(BL)이 마련될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 나열될 수 있다.
도 4는 본 발명의 일 실시예에 따른 로우 디코더를 나타낸 블록도이다. 도 4에는 예시적으로 4개의 메모리 블록들(BLK1 내지 BLK4)을 구동하기 위한 구조가 도시되어 있다.
도 4를 참조하면, 로우 디코더(120)는 패스 트랜지스터 회로(121), 블록 디코더(122) 및 글로벌 라인 디코더(123)를 포함할 수 있다.
패스 트랜지스터 회로(121)는 복수의 메모리 블록들(BLK1 내지 BLK4)에 각각 대응하는 복수의 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4)을 포함할 수 있다. 복수의 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 각각은 로우 라인들(RL)을 통해서 대응하는 메모리 블록에 연결될 수 있다.
블록 디코더(122)는 블록 어드레스(미도시)에 응답하여 복수의 블록 선택 신호들(BLKWL1 내지 BLKWL4)의 하나를 활성화할 수 있다. 활성화된 블록 선택 신호에 의해서 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4)의 하나가 선택될 수 있다. 예시적으로, BLKWL1이 활성화된 경우 Pass TR 1이 선택될 수 있다.
글로벌 라인 디코더(123)는 복수의 글로벌 로우 라인들(GRL)을 통해서 복수의 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4)에 연결될 수 있다. 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 각각은 복수의 글로벌 로우 라인들(GRL)에 연결될 수 있다. 복수의 글로벌 로우 라인들(GRL)은 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4)에 공통으로 연결될 수 있다. 즉, 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4)은 복수의 글로벌 로우 라인(GRL)을 공유할 수 있다.
글로벌 라인 디코더(123)는 주변 회로(도 1의 140)로부터 동작 전압들을 제공받고, 주변 회로로부터의 제어 신호에 응답하여 동작 전압들을 글로벌 로우 라인들(GRL)에 전달할 수 있다.
패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 중에서 선택된 하나의 패스 트랜지스터 그룹, 즉 활성화된 블록 선택 신호를 제공받은 패스 트랜지스터 그룹은 글로벌 로우 라인들(GRL)에 제공된 동작 전압들을 로우 라인들(RL)을 통해서 대응하는 메모리 블록에 전달할 수 있다.
도 5는 도 4의 패스 트랜지스터 그룹들을 나타낸 회로도이다.
도 5를 참조하면, 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 각각은 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 각각에 포함된 패스 트랜지스터들(PTR)의 소스들은 대응하는 메모리 블록의 로우 라인들(RL)에 각각 연결될 수 있다. 패스 트랜지스터 그룹들(Pass TR 1 내지 Pass TR 4) 각각에 포함된 패스 트랜지스터들(PTR)의 드레인들은 글로벌 로우 라인들(GRL)에 각각 연결될 수 있다.
단일 패스 트랜지스터 그룹(Pass TR 1 내지 Pass TR 4의 하나)에 포함된 패스 트랜지스터들(PTR)은 서로 다른 글로벌 로우 라인에 연결될 수 있다. 단일 패스 트랜지스터 그룹(Pass TR 1 내지 Pass TR 4의 하나)에 포함된 패스 트랜지스터들(PTR)의 게이트들은 서로 연결될 수 있고, 블록 디코더(121)로부터 같은 블록 선택 신호를 제공받을 수 있다. 이에 따라, 단일 패스 트랜지스터 그룹(Pass TR 1 내지 Pass TR 4의 하나)에 포함된 패스 트랜지스터들(PTR)은 한꺼번에 턴온(Turn on)되거나 턴 오프(Turn off)될 수 있다.
예시적으로, 메모리 블록(BLK1)을 선택하는 경우, 블록 선택 신호(BLKWL1)가 활성화될 것이다. 활성화된 블록 선택 신호(BLKWL1)에 응답하여 패스 트랜지스터 그룹(Pass TR 1)에 포함된 모든 패스 트랜지스터들(PTR)이 턴온될 것이다. 이때, 글로벌 로우 라인들(GRL)에 제공되는 동작 전압들(SS, S0 내지 S63, DS)은 패스 트랜지스터 그룹(Pass TR 1)의 패스 트랜지스터들(PTR)을 통해서 메모리 블록(BLK1)의 로우 라인들(RL)에 전달될 것이다.
글로벌 로우 라인들(GRL) 각각에 4개의 패스 트랜지스터들(PTR)이 공통으로 연결될 수 있다. 하나의 글로벌 로우 라인에 공통으로 연결되는 4개의 패스 트랜지스터들(PTR)은 서로 다른 패스 트랜지스터 그룹에 포함될 수 있다. 도 6을 참조로 하여 후술되는 바와 같이, 하나의 글로벌 로우 라인에 공통으로 연결되는 4개의 패스 트랜지스터들(PTR)은 드레인을 공유할 수 있고, 드레인에 글로벌 로우 라인이 연결될 수 있다.
로우 라인들(RL) 중에서 워드 라인들(WL)에 인가되는 동작 전압들은 프로그램 전압(Vpgm), 비선택 읽기 전압(Vread), 읽기 전압(Vrd), 패스 전압(Vpass) 및 검증 전압(Vfy) 등을 포함할 수 있다. 비선택 읽기 전압(Vread)은 읽기 동작시 비선택된 워드 라인에 제공되는 전압을 의미한다. 읽기 전압(Vrd)은 읽기 동작시 선택된 워드 라인에 제공되는 전압을 의미한다.
프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)은 상대적으로 고전압에 해당한다. 따라서, 패스 트랜지스터들은 고전압 트랜지스터들로 구성되어야 할 것이다. 고전압 트랜지스터의 채널은 고전압에 견딜수 있도록, 즉 소스 및 드레인 사이의 펀치쓰루(punch-through)가 방지되도록, 저전압 트랜지스터의 채널보다 긴 길이로 형성되어야 한다. 따라서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 면적을 필요로 한다. 이러한 이유로, 고전압을 전달하기 위한 패스 트랜지스터들은 큰 사이즈를 가질 것이다.
메모리 장치는 쓰기 및 읽기 동작을 페이지(page) 단위로 수행하며, 소거 동작을 메모리 블록 단위로 수행한다. 각 동작의 속도는 서로 상이한데, 예를 들어 읽기 동작은 약 25us, 쓰기 동작은 약 250us, 소거 동작은 2,000us정도로, 각 동작의 속도가 비대칭적이다. 특히, 소거 동작의 속도는 읽기 동작 및 쓰기 동작의 속도에 비해 매우 느리다. 소거 동작 속도는 메모리 블록의 사이즈가 커질수록 저하되며, 느린 소거 동작은 메모리 장치의 성능 저하의 원인이 된다.
메모리 블록의 사이즈가 커지면 단일 메모리 블록에 포함되는 셀 스트링들의 개수가 많아지게 되고, 이에 따라 로우 라인들과 셀 스트링들 간 기생 캐패시턴스가 증가되어 메모리 장치의 성능이 열화될 수 있다. 집적도 증가를 위하여 스택되는 로우 라인들(워드 라인들)의 개수를 늘리면 기생 캐패시턴스 증가 문제는 더욱 심화될 수 있다. 따라서, 메모리 장치의 성능을 개선하기 위해서는 메모리 사이즈를 줄일 필요가 있다.
패스 트랜지스터로부터의 동작 전압이 메모리 블록으로 전달되는 과정에서 발생하는 지연 시간을 줄이고 패스 트랜지스터들로 인한 메모리 장치의 사이즈 증가를 방지하기 위해서 메모리 블록은 대응하는 패스 트랜지스터들의 배치에 맞추어서 배치되고 사이징(sizing)되어야 할 것이다. 그런데, 고전압에 견디기 위해서는 패스 트랜지스터가 긴 채널 길이를 가져야 하므로 메모리 블록의 사이즈를 줄이는 것이 용이하지 못한 형편이다. 본 발명의 실시예들은 패스 트랜지스터들의 배치 변화를 통해서 메모리 블록의 사이즈를 줄일 수 있는 방안을 제시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 패스 트랜지스터들의 레이아웃도이다.
도 6을 참조하면, 복수의 활성 영역들(ACT)이 제2 방향(SD)을 따라서 배열될 수 있다. 활성 영역들(ACT) 각각에 제1 내지 제4 패스 트랜지스터(PTR1 내지 PTR4)가 구성될 수 있다.
구체적으로, 활성 영역들(ACT) 각각은 제1 방향(FD) 및 제2 방향(SD)으로 연장되는 십자 모양을 가질 수 있다. 활성 영역(ACT)의 연장부들 상에 제1 내지 제4 게이트(G1 내지 G4)가 각각 배치될 수 있다.
제1 게이트(G1) 및 제4 게이트(G4)는 제2 방향(SD)으로 활성 영역(ACT)의 연장부들을 가로지르며 서로 나란하게 배치될 수 있다. 제2 게이트(G2) 및 제3 게이트(G3)는 제1 방향(FD)으로 활성 영역(CAT)의 연장부들을 가로지르며 서로 나란하게 배치될 수 있다.
제1 내지 제4 게이트(G1 내지 G4)에 둘러싸인 활성 영역(ACT)의 중심부에는 드레인(D)이 형성될 수 있다. 제1 내지 제4 게이트(G1 내지 G4)를 중심으로 드레인(D)과 반대측에 위치하는 활성 영역(ACT)의 연장부들의 단부들에는 제1 내지 제4 소스(S1 내지 S4)가 각각 형성될 수 있다.
드레인(D)에 컨택(CNT1)이 연결될 수 있다. 컨택(CNT1) 상에 글로벌 라인(GRL)이 마련되어 컨택(CNT1)에 연결될 수 있다. 드레인(D)은 컨택(CNT1)을 통해서 글로벌 라인(GRL)에 연결될 수 있다.
제1 내지 제4 소스(S1 내지 S4)에 컨택들(CNT21 내지 CNT24)이 각각 연결될 수 있다. 컨택들(CNT21 내지 CNT24)은 배선들을 통해서 제1 내지 제4 메모리 블록(BLK1 내지 BLK4)에 각각 연결될 수 있다.
제1 게이트(G1), 드레인(D) 및 제1 소스(S1)는 제1 메모리 블록(BLK1)에 동작 전압을 전달하기 위한 제1 패스 트랜지스터(PTR1)를 구성할 수 있다. 제2 게이트(G2), 드레인(D) 및 제2 소스(S2)는 제2 메모리 블록(BLK2)에 동작 전압을 전달하기 위한 제2 패스 트랜지스터(PTR2)를 구성할 수 있다. 제3 게이트(G3), 드레인(D) 및 제3 소스(S3)는 제3 메모리 블록(BLK3)에 동작 전압을 전달하기 위한 제3 패스 트랜지스터(PTR3)를 구성할 수 있다. 그리고, 제4 게이트(G4), 드레인(D) 및 제4 소스(S4)는 제4 메모리 블록(BLK4)에 동작 전압을 전달하기 위한 제4 패스 트랜지스터(PTR4)를 구성할 수 있다.
제1 패스 트랜지스터(PTR1) 및 제4 패스 트랜지스터(PTR4)의 채널 길이 방향과 제2 패스 트랜지스터(PTR2) 및 제3 패스 트랜지스터(PTR3)의 채널 길이 방향은 서로 다를 수 있다. 제1 패스 트랜지스터(PTR1) 및 제4 패스 트랜지스터(PTR4)는 드레인(D)을 공유하면서 채널 길이 방향이 제1 방향(FD)이 되도록 레이아웃될 수 있고, 제2 패스 트랜지스터(PTR2) 및 제3 패스 트랜지스터(PTR3)는 드레인(D)을 공유하면서 채널 길이 방향이 제2 방향(SD)이 되도록 레아아웃될 수 있다.
채널 길이 방향에서, 패스 트랜지스터들(PTR1 내지 PTR4) 각각의 길이는 고전압 트랜지스터의 요구 조건에 맞는 크기, 즉 고내압 특성을 만족시킬 수 있는 크기를 가질 수 있다. 구체적으로, 제1 방향(FD)에서 제1 패스 트랜지스터(PTR1)의 길이 및 제1 방향(FD)에서 제4 패스 트랜지스터(PTR4)의 길이는 고전압 트랜지스터의 요구 조건에 맞는 크기를 가질 수 있다. 제2 방향(SD)에서 제2 패스 트랜지스터(PTR2)의 길이 및 제2 방향(SD)에서 제3 패스 트랜지스터(PTR3)의 길이는 고전압 트랜지스터의 요구 조건에 맞는 크기를 가질 수 있다.
도 6의 Y는 제1 방향(FD)을 채널 길이 방향으로 하는 2개의 패스 트랜지스터들이 일렬로 배열되는 피치를 나타낸다. 이하 설명의 편의를 위하여, 상기 피치(Y)를 제1 피치로 정의할 것이다.
제1 피치(Y) 내에서 제1 패스 트랜지스터(PTR1) 및 제4 패스 트랜지스터(PTR4)는 제1 방향(FD)을 따라서 레이아웃될 수 있다. 제1 피치(Y) 내에서 제2 패스 트랜지스터(PTR2) 및 제3 패스 트랜지스터(PTR3)는 제2 방향(SD)을 따라서 레이아웃될 수 있다. 하나의 글로벌 로우 라인(GRL)을 공유하는 4개의 패스 트랜지스터들(PTR1 내지 PTR4)이 제1 피치(Y) 내에 레이아웃될 수 있다. 하나의 글로벌 로우 라인(GRL)을 공유하는 패스 트랜지스터들(PTR1 내지 PTR4)은 서로 다른 패스 트랜지스터 그룹에 포함되며, 서로 다른 메모리 블록에 대응될 수 있다.
제1 내지 제4 패스 트랜지스터들(PTR1 내지 PTR4)에 대응하는 제1 내지 제4 메모리 블록들(BLK1 내지 BLK4)이 제1 방향(FD)을 따라서 배열될 수 있다. 패스 트랜지스터로부터의 동작 전압이 메모리 블록으로 전달되는 과정에서 발생하는 지연 시간을 줄이고 패스 트랜지스터들로 인한 메모리 장치의 사이즈 증가를 방지하기 위해서는 메모리 블록이 대응하는 패스 트랜지스터들의 배치에 맞추어서 배치되고 사이징되어야 하므로, 제1 내지 제4 메모리 블록들(BLK1 내지 BLK4)은 제1 피치(Y) 내에 배치되고, 제1 피치(Y)를 기준으로 사이징되어야 할 것이다. 이에 따라, 제1 방향(FD)에서 제1 내지 제4 메모리 블록(BLK1 내지 BLK4) 각각의 피치(A1)는 제1 피치(Y)의 1/4에 해당하는 크기를 가지게 될 것이다.
제1 내지 제4 메모리 블록(BLK1 내지 BLK4)은 제1 내지 제4 패스 트랜지스터(PTR1 내지 PTR4)와 동일한 기판 상에 구성될 수 있다. 이러한 경우, 메모리 장치가 플라나 구조(planar)를 갖는 것으로 정의될 수 있다. 비록, 도 7을 참조로 하여 설명되는 실시예에서는 제1 내지 제4 메모리 블록(BLK1 내지 BLK4)과 제1 내지 제4 패스 트랜지스터(PTR1 내지 PTR4)가 단일 기판 상에 플라나하게 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다.
도 7은 도 6의 메모리 블록들의 구조를 나타낸 레이아웃도이다.
도 7을 참조하면, 제1 피치(Y) 내에 4개의 메모리 블록들(BLK)이 배치되어 있다. 도 3을 참조로 하여 설명한 바와 같이, 메모리 블록들(BLK) 각각은 수직 방향(VD)으로 적층된 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL), 그리고 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다.
소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)을 분할하는 제1 슬릿들(SLT)이 형성될 수 있고, 인접한 제1 슬릿들(SLT1) 사이에서 드레인 선택 라인(DSL)을 분할하는 제2 슬릿(SLT2)이 형성될 수 있다. 제1 슬릿들(SLT1) 및 제2 슬릿(SLT2)에 의해서, 드레인 선택 라인(DSL)은 스트링(String) 단위로 분할될 수 있다. 예시적으로, 제1 방향(FD)에서 하나의 스트링(String)의 피치(A2)는 제1 피치(Y)의 1/8의 크기를 가질 수 있다. 제1 피치(Y) 내에 4개의 메모리 블록들(BLK)이 구성되므로, 메모리 블록들(BLK) 각각은 2개의 스트링을 포함하는 2-스트링 구조를 가지게 될 것이다. 이러한 경우, 제1 방향(FD)에서 메모리 블록들(BLK) 각각의 피치(A1)는 제1 방향(FD)에서 하나의 스트링(String)의 피치(A2)의 2배의 크기를 가질 것이다.
도 8은 본 발명과 관련된 메모리 장치를 나타낸 레이아웃도이다.
도 8을 참조하면, 복수의 활성 영역들(ACT)이 제2 방향(SD)을 따라서 배열될 수 있다. 활성 영역들(ACT) 각각은 제1 방향(FD)으로 신장되는 라인 형태를 가질 수 있다.
패스 트랜지스터들(PTR) 각각은 하나의 활성 영역(ACT)에 형성된 2개의 고전압 트랜지스터들의 하나로 제공될 수 있다. 하나의 활성 영역(ACT)에 형성된 2개의 패스 트랜지스터들(PTR)은 제1 피치(Y) 내에서 드레인을 공유하면서 채널 길이 방향이 제1 방향(FD)이 되도록 레이아웃될 수 있다.
메모리 블록은 대응하는 패스 트랜지스터들의 배치에 맞추어서 배치되고 사이징되어야 하므로, 제1 피치(Y) 내에 배치되고 하나의 글로벌 로우 라인(GRL)을 공유하는 2개의 패스 트랜지스터(PTR)에 대응하여, 제1 피치(Y) 내에 2개의 메모리 블록들(BLK)을 구성될 것이다. 이에 따라, 제1 방향(FD)에서 메모리 블록들(BLK) 각각의 피치(A3)는 제1 피치(Y)의 1/2에 해당하는 크기를 가지게 될 것이다.
예시적으로, 제1 방향(FD)에서 하나의 스트링(String)의 피치(A2)가 제1 피치(Y)의 1/8의 크기인 경우, 메모리 블록들(BLK) 각각은 4개의 스트링을 포함하는 4-스트링 구조를 가지게 될 것이다. 이러한 경우, 제1 방향(FD)에서 메모리 블록들(BLK) 각각의 피치(A3)는 제1 방향(FD)에서 하나의 스트링(String)의 피치(A2)의 4배의 크기를 가질 것이다.
앞서 도 7을 참조로 하여 설명된 본 발명의 실시예에 의하면, 도 8을 참조로 하여 설명된 비교예에서보다 메모리 블록을 작은 사이즈로 구성할 수 있다. 전술한 바와 같이, 메모리 블록의 사이즈가 커지면 소거 동작 속도가 저하되고, 단일 메모리 블록에 포함된 셀 스트링의 개수가 많아지게 되어 로우 라인들과 셀 스트링들 간 기생 캐패시턴스가 증가하여 메모리 장치의 성능이 열화될 수 있다.
본 발명의 실시예들에 의하면, 메모리 블록의 사이즈를 줄이는 것이 가능하므로 소거 동작 속도를 높일 수 있고, 셀 스트링들과 로우 라인들간 기생 캐패시턴스를 줄이어 메모리 장치의 성능을 개선하는데 기여할 수 있다.
도 9는 본 발명의 실시예들에 의한 효과를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 실시예들에 의하면 메모리 블록(BLK)의 용량을 도 8을 참조로 하여 설명된 비교예에 의한 메모리 블록(BLK)의 용량의 절반으로 구성할 수 있다. 예시적으로, 비교예에 따른 메모리 블록(BLK)이 4MB의 용량을 갖는 경우, 본 발명의 실시예들에 따른 메모리 블록(BLK)은 2MB의 용량을 가질 수 있다.
10MB의 제품을 제작한다고 가정할 경우, 비교예에 따르면 제품 제작에 3개의 메모리 블록이 필요할 것이다. 이 경우 용량이 12MB가 되어, 목표 용량(10MB)을 초과하는 2MB의 리던던시(Redundancy) 메모리가 형성되고 불필요하게 칩 사이즈가 커지게 될 것이다. 반면에, 본 발명의 실시예에 따르면 메모리 블록이 2MB의 작은 단위로 구성되므로 5개의 메모리 블록을 이용하여 리던던시 메모리없이 목표 용량에 맞는 제품을 구성할 수 있다. 따라서, 불필요한 칩 사이즈 증가가 방지되어 칩 사이즈를 줄이는데 기여할 수 있다.
도 10은 본 발명에 따른 메모리 장치의 예시적인 단면도이다.
도 10을 참조하면, 메모리 장치는 메모리 구조체(CS) 및 메모리 구조체(CS) 하부에 배치된 로직 구조체(LS)를 포함할 수 있다. 이러한 경우, 메모리 장치는 PUC(Peri Under Cell) 구조를 갖는 것으로 정의될 수 있다.
로직 구조체(LS)는 제1 기판(30)을 포함할 수 있고, 메모리 구조체(CS)는 제2 기판(32)을 포함할 수 있다. 제1 기판(30)은 단결정 실리콘막, SOI(Silicon On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제2 기판(32)은 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 제1 기판(30)과 달리, 제2 기판(32)은 로직 구조체(LS)의 절연막(40) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
로직 구조체(LS)는 로우 디코더(120)를 포함할 수 있다. 도 10에 도시된 트랜지스터들(PTR)은 로우 디코더(120)를 구성하는 패스 트랜지스터들을 나타낸다. 패스 트랜지스터들(PTR)은 4 내지 도 7을 참조로 하여 설명된 바와 같이 레이아웃될 수 있다. 도시하지 않았지만, 로직 구조체(LS)는 페이지 버퍼 회로(도 1의 130), 주변 회로(도 1의 140)를 더 포함할 수 있다.
제1 기판(30) 상에 절연막(40)이 마련되어 패스 트랜지스터들(PTR)을 덮을 수 있다. 절연막(40)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다. 절연막(40) 내에 배선(50)이 마련될 수 있다. 배선(50) 하부에 절연막(40)을 관통하는 컨택(CNT31)이 마련되어 배선(50)과 패스 트랜지스터(PTR)를 연결할 수 있다.
메모리 구조체(CS)는 제2 기판(32) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다. 전극층들(20), 층간절연층들(22) 및 수직 채널들(CH)은 앞서 도 3을 참조로 설명하였으므로 동일한 구성에 대한 반복된 설명은 생략할 것이다.
일부 영역에서 전극층들(20)이 서로 스태거(stagger)되어 계단 구조가 구성될 수 있다. 계단 구조 상에 배선(52)이 배치될 수 있다. 배선(52)은 컨택들(CNT32)을 통해서 전극층들(20)의 하나에 연결될 수 있다. 배선(52)은 컨택들(CNT33)을 통해서 배선(50)에 연결될 수 있다. 전극층(20)은 컨택들(CNT31 내지 CNT33) 및 배선들(50,52)을 통해서 패스 트랜지스터(PTR)에 연결될 수 있다. 컨택들(CNT31 내지 CNT33) 및 배선들(50,52)은 전극층들(20)의 하나와 이에 대응하는 패스 트랜지스터(PTR)를 연결하는 전기적 경로를 구성할 수 있다.
도 11은 본 발명에 따른 메모리 장치의 예시적인 단면도이다.
도 11을 참조하면, 메모리 장치는 셀 웨이퍼(CW) 및 셀 웨이퍼(CW) 상에 본딩된 로직 웨이퍼(LW)를 포함할 수 있다. 이러한 경우, 메모리 장치는 POC(Peri Over Cell) 구조를 갖는 것으로 정의될 수 있다.
셀 웨이퍼(CW)와 로직 웨이퍼(LW)는 개별적으로 제작된 후에 서로 본딩되어 하나로 결합될 수 있다. 로직 웨이퍼(LW)는 제1 기판(30)을 포함할 수 있다. 셀 웨이퍼(CW)는 제2 기판(32)을 포함할 수 있다. 제1 기판(30) 및 제2 기판(32)은 서로 동일한 물질로 구성될 수 있다. 제1 기판(30) 및 제2 기판(32)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 웨이퍼(LW)는 제1 기판(30) 상에 마련된 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 셀 웨이퍼(CW)는 제2 기판(32) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다.
셀 웨이퍼(CW)와 본딩되는 로직 웨이퍼(LW)의 일면에 제1 패드(PAD1)가 마련될 수 있다. 제1 패드(PAD1)는 컨택들(CNT41,CNT42) 및 배선(60)을 통해서 패스 트랜지스터들(PTR)의 하나에 연결될 수 있다. 로직 웨이퍼(LW)와 본딩되는 셀 웨이퍼(CW)의 일측면에 제2 패드(PAD2)가 마련될 수 있다. 제2 패드(PAD2)는 컨택들(CNT43,CNT44) 및 배선(62)을 통해서 전극층들(20)의 하나에 연결될 수 있다.
셀 웨이퍼(CW)의 일측면과 로직 웨이퍼(LW)의 일면이 서로 본딩되어 로직 웨이퍼(LW)의 제1 패드(PAD1)와 셀 웨이퍼(CW)의 제2 패드(PAD2)가 서로 연결될 수 있다. 이에 따라, 셀 웨이퍼(CW)의 전극층들(20)의 하나와 이에 대응하는 로직 웨이퍼(LW)의 패스 트랜지스터(PTR)를 연결하는 전기적인 경로가 구성될 수 있다.
간소화를 위하여, 도 10 및 도 11에서는 하나의 전극층(20)과 이에 대응하는 하나의 패스 트랜지스터(PTR)를 연결하는 구조만을 나타내었으나, 전극층들(20)에 각각 대응하여 복수의 패스 트랜지스터들(PTR)이 구성되고, 전극층들(20) 각각은 서로 다른 전기적 경로를 통해서 대응하는 패스 트랜지스터(PTR)에 연결되는 것으로 이해되어야 할 것이다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 제1 방향을 따라서 배열되는 4개의 메모리 블록들; 및
    상기 4개의 메모리 블록들에 각각 대응되며, 하나의 활성 영역에 형성되고 하나의 드레인을 공유하고, 블록 선택 신호에 응답하여 상기 하나의 드레인에 제공되는 동작 전압을 각각 대응하는 메모리 블록에 전달하는 4개의 패스 트랜지스터들;을 포함하며,
    상기 4개의 패스 트랜지스터들은 2개의 제1 패스 트랜지스터들 및 2개의 제2 패스 트랜지스터들을 포함하고, 상기 2개의 제1 패스 트랜지스터들의 채널 길이 방향과 상기 2개의 제2 패스 트랜지스터들의 채널 길이 방향이 서로 다른 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 2개의 제1 패스 트랜지스터들의 채널 길이 방향은 상기 제1 방향이고,
    상기 2개의 제2 패스 트랜지스터들의 채널 길이 방향은 상기 제1 방향과 교차되는 제2 방향인 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 제2 방향은 상기 제1 방향과 수직하게 교차되는 방향인 것을 특징으로 하는 메모리 장치.
  4. 제2 항에 있어서, 상기 4개의 패스 트랜지스터들은, 상기 제1 방향에서 상기 2개의 제1 패스 트랜지스터들이 배열되는 피치 내에 레이아웃되는 것을 특징으로 하는 메모리 장치.
  5. 제2 항에 있어서, 상기 4개의 메모리 블록들은, 상기 제1 방향에서 상기 2개의 제1 패스 트랜지스터들이 배열되는 피치 내에 레이아웃되는 것을 특징으로 하는 메모리 장치.
  6. 제3 항에 있어서, 상기 제1 방향에서 상기 2개의 제1 패스 트랜지스터들이 배열되는 피치는 제1 크기를 갖고, 상기 제1 방향에서 상기 메모리 블록들 각각의 피치는 제2 크기를 갖되,
    상기 제2 크기는 상기 제1 크기의 1/4인 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서, 상기 메모리 블록들 각각은 기판 상에 서로 이격하여 적층된 복수의 전극층들; 및
    상기 복수의 전극층들을 관통하는 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서, 상기 메모리 블록들과 상기 패스 트랜지스터들이 단일 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서, 상기 패스 트랜지스터들은 로직 구조체에 포함되고, 상기 메모리 블록들은 상기 로직 구조체 상에 형성된 셀 구조체에 포함되는 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서, 상기 패스 트랜지스터들은 로직 웨이퍼에 포함되고, 상기 메모리 블록들은 상기 로직 웨이퍼에 본딩되는 셀 웨이퍼에 포함되고,
    상기 패스 트랜지스터들은 상기 셀 웨이퍼와 본딩되는 상기 로직 웨이퍼의 일면에 마련된 제1 본딩 패드들에 각각 연결되고,
    상기 메모리 블록들은 상기 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일측면에 마련된 제2 본딩 패드들에 각각 연결되며,
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들이 서로 대응하는 것끼리 연결되는 것을 특징으로 하는 메모리 장치.
  11. 제1 방향을 따라서 배열되는 4개의 메모리 블록들; 및
    블록 선택 신호에 응답하여 상기 4개의 메모리 블록들 중 어느 하나에 선택적으로 동작 전압을 전달하는 4개의 패스 트랜지스터들;을 포함하며,
    상기 4개의 패스 트랜지스터들은,
    상기 제1 방향 및 상기 제1 방향과 교차되는 제2 방향으로 연장되는 십자 모양의 활성 영역의 연장부들 상에 각각 형성된 제1 내지 제4 게이트;
    상기 제1 내지 제4 게이트로 둘러싸인 상기 활성 영역의 중심부에 형성되며 상기 동작 전압을 입력받는 드레인;
    상기 활성 영역의 상기 연장부들의 단부들에 각각 형성되고 각각 대응하는 메모리 블록에 연결되어 대응하는 메모리 블록으로 상기 동작 전압을 출력하는 제1 내지 제4 소스;를 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 제2 방향은 상기 제1 방향과 수직하게 교차되는 방향인 것을 특징으로 하는 메모리 장치.
  13. 제11 항에 있어서, 상기 드레인에 컨택을 통해서 하나의 글로벌 로우 라인이 연결되는 것을 특징으로 하는 메모리 장치.
  14. 제11 항에 있어서, 상기 메모리 블록들 각각은 기판 상에 서로 이격하여 적층된 복수의 전극층들; 및
    상기 복수의 전극층들을 관통하는 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제11 항에 있어서, 상기 메모리 블록들과 상기 패스 트랜지스터들이 단일 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  16. 제11 항에 있어서, 상기 패스 트랜지스터들은 로직 구조체에 포함되고, 상기 메모리 블록들은 상기 로직 구조체 상에 형성된 셀 구조체에 포함되는 것을 특징으로 하는 메모리 장치.
  17. 제11 항에 있어서, 상기 패스 트랜지스터들은 로직 웨이퍼에 포함되고, 상기 메모리 블록들은 상기 로직 웨이퍼에 본딩되는 셀 웨이퍼에 포함되고,
    상기 패스 트랜지스터들은 상기 셀 웨이퍼와 본딩되는 상기 로직 웨이퍼의 일면에 마련된 제1 본딩 패드들에 각각 연결되고,
    상기 메모리 블록들은 상기 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일측면에 마련된 제2 본딩 패드들에 각각 연결되며,
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들이 서로 대응하는 것끼리 연결되는 것을 특징으로 하는 메모리 장치.
  18. 기판;및
    상기 기판에 마련되며, 공통 드레인, 상기 공통 드레인의 주위에 배치되는 4개의 게이트들, 상기 4개의 게이트들을 중심으로 상기 공통 드레인과 반대측에 배치되는 4개의 소스들을 포함하는 4개의 패스 트랜지스터들;을 포함하며,
    상기 4개의 패스 트랜지스터들이 상기 기판에 정의된 하나의 활성 영역에 구성되는 것을 특징으로 하는 메모리 장치.
  19. 제18 항에 있어서, 상기 패스 트랜지스터들에 각각 연결된 메모리 블록들을 더 포함하며,
    상기 메모리 블록들과 상기 패스 트랜지스터들이 단일 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  20. 제18 항에 있어서, 상기 패스 트랜지스터들에 각각 연결된 메모리 블록들을 더 포함하며,
    상기 패스 트랜지스터들은 로직 구조체에 포함되고, 상기 메모리 블록들은 상기 로직 구조체 상에 형성된 셀 구조체에 포함되는 것을 특징으로 하는 메모리 장치.
  21. 제18 항에 있어서, 상기 패스 트랜지스터들에 각각 연결된 메모리 블록들을 더 포함하며,
    상기 패스 트랜지스터들은 로직 웨이퍼에 포함되고, 상기 메모리 블록들은 상기 로직 웨이퍼에 본딩되는 셀 웨이퍼에 포함되고,
    상기 패스 트랜지스터들은 상기 셀 웨이퍼와 본딩되는 상기 로직 웨이퍼의 일면에 마련된 제1 본딩 패드들에 각각 연결되고,
    상기 메모리 블록들은 상기 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일측면에 마련된 제2 본딩 패드들에 각각 연결되며,
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들이 서로 대응하는 것끼리 연결되는 것을 특징으로 하는 메모리 장치.
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