JP2000068486A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】二重ビット線アーキテクチャを採用したフラッ
シュＥＥＰＲＯＭの列サブセレクタ回りにおいて、４本
のサブビット線に対して主ビット線１本を配設するパタ
ーンの繰り返しピッチの１ピッチ内で４個のブロック選
択トランジスタを配設する。 【解決手段】メモリセルアレイおよび列セレクタが列方
向に複数のセルブロック１１ｉおよび複数の列サブセレ
クタ１２ｉに分割されたフラッシュＥＥＰＲＯＭにおい
て、列サブセレクタは、４本のサブビット線ＳＢＬに対
して１本の主ビット線ＭＢＬが列方向に配設されたパタ
ーンの繰り返しピッチの１ピッチ内に４個のブロック選
択トランジスタＢＳＴの活性領域が配設され、ブロック
選択トランジスタの各ゲート配線は活性領域の上方で行
方向に配設され、かつ４本のブロックデコード線ＢＤＬ
ｉが行方向に配設されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに係り、特に二重ビット線構成を有する不揮発性半
導体メモリの列セレクタのレイアウトに関するもので、
例えばフラッシュＥＥＰＲＯＭ（一括消去可能な電気的
書換え可能な不揮発性メモリ）に使用されるものであ
る。

【０００２】

【従来の技術】半導体メモリにおいては、読み出しの高
速化などを図るためにワード線やビット線を分割する方
式を採用することが多い。特にフラッシュＥＥＰＲＯＭ
においては、あるメモリセルに対してデータ書換えを行
う際に、それとビット線あるいはワード線を共有する他
のメモリセルが半選択状態になってそのデータが変化し
てしまう現象（データ書換え時のディスターブ）を防止
するために、メモリセルアレイを複数のブロック（セル
ブロック）に区分し、消去の対象となるブロック単位毎
にワード線／ビット線を電気的に切り離すような構成を
採用する。

【０００３】この場合、各セルブロックは、一般的に
は、１Ｋワード線×５１２ビット線、５１２ワード線×
１Ｋビット線などの５１２Ｋビット（６４Ｋバイト）の
構成を採用する。そして、行デコーダおよび列デコーダ
は、上記複数のセルブロックに対応して複数の行サブデ
コーダおよび複数の列サブセレクタに区分される。

【０００４】以下、従来のフラッシュＥＥＰＲＯＭにお
ける列デコーダについて説明する。フラッシュＥＥＰＲ
ＯＭにおいて、列デコーダから選択信号が供給される列
セレクタを５１２Ｋビットのセルブロック毎に列サブセ
レクタとして分散配置する場合、列サブセレクタ間の配
線の仕方がメモリチップのサイズを大きく左右すること
になる。そこで、メモリの大容量化に伴うセルブロック
数の増大による列サブセレクタ間の配線抵抗の増大を抑
制するために、列サブセレクタ間の配線に第２の金属配
線層（通常、アルミニウム配線）を用いることが一般的
になってきている。

【０００５】図５は、メモリセルアレイの列方向に２層
のアルミニウム配線を形成した二重ビット線アーキテク
チャを採用した従来のＮＯＲ型フラッシュＥＥＰＲＯＭ
の一部について等価回路を示している。

【０００６】図５において、５１ｉ（ｉ＝１〜ｎ）はメ
モリセルアレイの列方向に配置される複数のセルブロッ
クであり、各セルブロック５１ｉには５１２Ｋビット分
の複数個のセルトランジスタＣＴが行列状に配置されて
いる。

【０００７】そして、セルブロック５１ｉの同一行のセ
ルトランジスタＣＴの各制御ゲートに共通に接続される
サブワード線ＳＷＬが行方向に各行毎に配設されてお
り、同一列のセルトランジスタＣＴの各ドレインに共通
に接続されるサブビット線ＳＢＬが列方向に各列毎に配
設されており、セルブロック５１ｉのセルトランジスタ
ＣＴの各ソースにはブロックソース線ＢＳＬが共通に接
続されている。

【０００８】ＭＢＬはメモリセルアレイの列方向におい
て、前記セルブロック５１ｉの複数のサブビット線ＳＢ
Ｌに対応して共通に配設された複数の主ビット線であ
る。５２ｉ（ｉ＝１〜ｎ）は上記各セルブロック５１ｉ
毎に対応して列方向の一端側に配設された列サブセレク
タであり、各列サブセレクタ５２ｉには前記セルブロッ
ク５１ｉの複数のサブビット線ＳＢＬをそれぞれ対応し
て選択するための複数のブロック選択トランジスタ（ビ
ット線選択トランジスタ）ＢＳＴが行方向に配置されて
いる。

【０００９】この場合、列サブセレクタ５２ｉの複数の
ブロック選択トランジスタＢＳＴは、対応するセルブロ
ック５１ｉの複数のサブビット線ＳＢＬと複数の主ビッ
ト線ＭＢＬとの間に接続されており、上記複数の選択ト
ランジスタＢＳＴの各ゲートに共通に接続されるブロッ
クデコード線ＢＤＬが行方向に配設されている。

【００１０】そして、前記複数の主ビット線ＭＢＬの各
一端側は、それぞれ対応してＹ選択トランジスタ（カラ
ム選択トランジスタ）ＣＳＴを介して一括接続された
後、書込み負荷トランジスタ、センスアンプ（図示せ
ず）などに接続されている。

【００１１】なお、前記複数のカラム選択トランジスタ
ＣＳＴは主列デコーダ（図示せず）により択一的に駆動
され、前記ブロックデコード線ＢＤＬはブロックデコー
ダや列サブデコーダ（図示せず）により選択的に駆動さ
れ、前記複数のサブワード線ＳＷＬは行サブデコーダ
（図示せず）により択一的に駆動され、前記ブロックソ
ース線ＢＳＬはブロックソースデコーダ（図示せず）に
より動作モードに応じて所定の電位状態に設定される。

【００１２】上記構成により、各セルブロック毎に存在
するサブビット線は、列サブセレクタによって他のセル
ブロックから電気的に分離されている。なお、上記例で
は、１本のサブビット線に対して１本の割合で主ビット
線を配設したが、複数本のサブビット線に対して１本の
割合で主ビット線を配設する場合もある。また、上記例
では、１本の主ビット線に対して複数の列サブセレクタ
を並列に接続したが、１本の主ビット線に対して１個の
列サブセレクタを接続する場合もある。

【００１３】図６は、図５に示した回路を実現するため
の列サブセレクタ５２１回りの実際のパターンレイアウ
トの従来例として、２本のサブビット線ＳＢＬに対して
１本の割合で主ビット線ＭＢＬを配設した場合（サブビ
ット線の２本毎に中間位置で平行に１本の主ビット線を
形成した場合）を示している。

【００１４】図６において、列サブセレクタの領域にお
いては、第１層目のアルミニウム配線により互いに平行
に行方向に形成された２本のブロックデコード線ＢＤＬ
と、第１層目のアルミニウム配線により行方向に形成さ
れるブロックソース線ＢＳＬと、半導体基板（あるいは
半導体層、ウエル領域）の表層部で選択的に行方向に形
成されたトランジスタの活性領域ＳＤＧと、第１層目の
アルミニウム配線により互いに平行に列方向に形成され
た複数のサブビット線ＳＢＬと、前記サブビット線に平
行に第２層目のアルミニウム配線により列方向に形成さ
れた主ビット線ＭＢＬと、ポリシリコン配線により列方
向に形成された複数のゲート配線ＧＬなどが存在する。

【００１５】この場合、前記活性領域ＳＤＧは、隣接す
る２個のブロック選択トランジスタＢＳＴを単位とし、
それぞれの各ドレイン領域を共有するように形成されて
いる。そして、上記活性領域ＳＤＧの各ソース領域の上
方から列方向に延長するように前記サブビット線ＳＢＬ
が形成されており、各ソース領域と各サブビット線ＳＢ
Ｌとはコンタクト部５３でコンタクトしている。

【００１６】また、前記活性領域ＳＤＧの共通ドレイン
領域の上方から列方向に延長するように主ビット線ＭＢ
Ｌが形成されており、共通ドレイン領域と主ビット線Ｍ
ＢＬとは中間に接続線５４を介して接続されている。即
ち、共通ドレイン領域の上方には第１層目のアルミニウ
ム配線からなる接続線５４が配設されており、共通ドレ
イン領域と接続線５４とはコンタクト部５５でコンタク
トしており、接続線５４と主ビット線ＭＢＬとはビアホ
ール（スルーホール）部５６でコンタクトいる。

【００１７】また、前記活性領域ＳＤＧの各ソース領域
と共通ドレイン領域との間の各チャネル領域の上方で列
方向に前記ゲート配線ＧＬが形成されている。この場
合、隣接する２個のブロック選択トランジスタＢＳＴに
対応する２本のゲート配線ＧＬの各一端部は、対応して
コンタクト部５７で前記２本のブロックデコード線ＢＤ
Ｌにコンタクトしている。

【００１８】なお、上記したようなパターンレイアウト
を有する１個の列サブセレクタおよびこれとは対象的な
パターンレイアウトを有する１個の列サブセレクタ（合
計２個の列サブセレクタ）を列方向に隣接配置した場合
には、この２個の列サブセレクタの各２本のサブビット
線（合計４本のサブビット線）に対して前記１本の主ビ
ット線を共有することが可能になる。

【００１９】上述したように、従来例の列サブセレクタ
回りのパターンレイアウトは、４本以内のサブビット線
に対して主ビット線１本を配設するパターンを繰り返
し、この繰り返しピッチの１ピッチ内で２個のトランジ
スタ分の活性領域ＳＤＧを配設できる場合に有効であ
る。

【００２０】しかし、素子の微細化が進み、メモリセル
のピッチがスケーリングされ、サブビット線間の間隔が
短縮されると、上記したような従来例のパターンレイア
ウトにおいて、１ピッチ内に２個のブロック選択トラン
ジスタに対応する活性領域を配設できなくなる事態が発
生してくる。この場合には、列サブセレクタにおいて例
えばサブビット線４本あるいは８本に対して主ビット線
１本を配設するパターンを繰り返ようにパターンレイア
ウトを変更する必要が生じてくる。

【００２１】即ち、素子の微細化とともにメモリセルの
ピッチが縮小化する要因として、例えば素子分離プロセ
スの変更が挙げられる。この場合、従来の選択酸化膜を
用いたＬＯＣＯＳプロセスから絶縁膜の埋め込みを用い
たＳＴＩ（Shallow Trench Isolation）プロセスに変更
されると、ソース・ドレイン間隔を深さ方向でもかせぐ
ことが可能になるので、平面的なソース・ドレイン間隔
が激減する。

【００２２】これに対して、図５中に示したようなブロ
ック選択トランジスタＢＳＴは、仮に素子分離プロセス
が変更されても、平面的なソース・ドレイン間隔が縮小
化する要素がないので、結果として、列サブセレクタの
パターンレイアウトのマージンが少なくなり、前述よう
な例えばサブビット線４本あるいは８本に対して主ビッ
ト線１本を配設するパターンを繰り返すようにパターン
レイアウトを変更する必要が生じてくる。

【００２３】上記のような観点から、図６に示した列サ
ブセレクタのパターンレイアウトを考察すると、２本の
ブロックデコード線ＢＤＬの配設部分および第１層目の
アルミニウム配線により形成されるブロックソース線Ｂ
ＳＬの配設部分は、単に配線しか存在しないので、素子
の配置上からみて完全にデッドスペースとなっている。
もし、ブロックデコード線の本数が増えるような回路接
続を行うと、上記デッドスペースがさらに拡大すること
になる。

【００２４】このことは、ＮＯＲ型フラッシュＥＥＰＲ
ＯＭのようにセルブロックのビット容量が規格により決
められているようなメモリでは、前世代のメモリに比べ
て、相対的に列サブセレクタのパターン面積が大きくな
るように事態を招くことになり、素子の微細化とともに
メモリセルのパターン占有率が低下することになりかね
ない。

【００２５】一方、従来のＥＥＰＲＯＭにおいては、書
込み／消去時に高い電圧Ｖpp（約１０Ｖ）が印加される
行デコーダ回り、列デコーダ回りのトランジスタは、Ｖ
pp（約１０Ｖ）以上の接合耐圧を有するようにデバイス
構造が設計されていた。

【００２６】特に、消去時にワード線に負の電圧を印加
する方式を採用するフラッシュメモリでは、行デコー
ダ、列デコーダを構成するＮＭＯＳトランジスタは、ｐ
型半導体基板におけるｎウエル領域上に形成されたｐウ
エル領域内に形成されるのが通常であり、この場合、上
記ＮＭＯＳトランジスタの接合耐圧、パンチスルー電圧
はＶpp以上に設定されていた。

【００２７】しかし、上記したようなｎウエル領域上の
ｐウエル領域内に形成されるＮＭＯＳトランジスタのデ
バイス構造をそのまま列サブセレクタのブロック選択ト
ランジスタのデバイス構造として採用すると、以下に述
べるような問題が生じる。

【００２８】（１）パターンレイアウト面積の増大。 ブロック選択トランジスタ、ｐウエル領域・ｎウエル領
域の境界、セルトランジスタのパターンレイアウトのそ
れぞれに、マスクパターンの合わせずれ、ウエル領域の
深度などを考慮して均一な特性が得られるように十分に
余裕を確保する必要がある。このことは、列サブセレク
タ・セルブロック間のデッドスペースの増大をまねくこ
とになり、好ましくない。

【００２９】（２）デバイス設計上の耐圧のオーバース
ペック。 ブロック選択トランジスタにＶpp（約１０Ｖ）以上の耐
圧を持たせるために、デバイス構造上、スケーリングを
妨げる要因が以下に述べるように発生する。

【００３０】（ａ）ブロック選択トランジスタにＶpp
（約１０Ｖ）以上の接合耐圧を保証するためには、ＮＭ
ＯＳ領域のフィールド反転防止インプラ（イオン打込
み）のドーズ量を少なくしなければならない。

【００３１】この結果、ブロック選択トランジスタのｎ
+ ドレイン領域・ｎ+ ソース領域間隔をセルトランジス
タのｎ+ ドレイン領域・ｎ+ ソース領域間隔よりも広く
とらなければならなくなる。このことは、図６に示した
パターンレイアウトにおいては特に深刻な問題となる。

【００３２】（ｂ）ブロック選択トランジスタにＶpp
（約１０Ｖ）以上のパンチスルー耐圧を保証するために
は、そのチャネル濃度を高くなければならなくなる。こ
のことは、基板バイアス効果の増大、選択されたトラン
ジスタの特性の劣化をまねくことになる。

【００３３】特に、図５に示したカラム選択トランジス
タＣＳＴの一端側に接続される書込み負荷トランジスタ
（図示せず）のソースに約５Ｖ程度の電圧がかかる場
合、基板バイアス効果によるブロック選択トランジスタ
ＢＳＬの閾値電圧の上昇が大きいと、そのままブロック
選択トランジスタの特性の劣化をまねくことになり、好
ましくない。

【００３４】

【発明が解決しようとする課題】上記したように二重ビ
ット線アーキテクチャを採用した従来の不揮発性半導体
メモリにおける列サブセレクタ回りのパターンレイアウ
トは、素子の微細化が進み、メモリセルのピッチがスケ
ーリングされてくると、パターンレイアウトを変更する
必要が生じてくる。

【００３５】また、不揮発性半導体メモリにおいて書込
み時に印加される高い電圧Ｖpp（約１０Ｖ）以上の接合
耐圧、パンチスルー電圧を有するように設計されるデコ
ーダ回りのトランジスタのデバイス構造を、そのまま列
サブセレクタのブロック選択トランジスタのデバイス構
造として採用すると、各種の問題が生じる。

【００３６】本発明は上記の事情に鑑みてなされたもの
で、二重ビット線アーキテクチャを採用した場合の列サ
ブセレクタ回りのパターンレイアウトとして、素子の微
細化、メモリセルのピッチのスケーリングに対応して複
数本のサブビット線に対して主ビット線１本を配設する
パターンの繰り返しピッチ内で複数個のブロック選択ト
ランジスタを配設し得る不揮発性半導体メモリを提供す
ることを目的とする。

【００３７】また、本発明の他の目的は、ブロック選択
トランジスタおよびセルトランジスタの不純物のプロフ
ァイルが同一になり、ブロック選択トランジスタおよび
セルトランジスタに同様の設計基準を適用することが可
能となる不揮発性半導体メモリを提供することにある。

【００３８】

【課題を解決するための手段】第１の発明の不揮発性半
導体メモリは、セルトランジスタが行列状に配置された
メモリセルアレイが列方向に分割された複数のセルブロ
ックと、前記複数のセルブロックに各対応して列方向に
隣接して設けられ、対応するセルブロックの各列に対応
して設けられたブロック選択トランジスタを有する複数
の列サブデコーダとを具備する二重ビット線アーキテク
チャを採用し、前記列サブセレクタは、所定本のサブビ
ット線に対して１本の主ビット線がそれぞれ列方向に配
設されたパターンが繰り返し、前記パターンの繰り返し
ピッチ内に複数個のブロック選択トランジスタの活性領
域が行方向に配設され、前記ブロック選択トランジスタ
のゲート配線および前記ゲート配線と接続されたブロッ
クデコード線が前記活性領域の上方で行方向に配設され
てなることを特徴とする。

【００３９】第２の発明の不揮発性半導体メモリは、第
１の発明の不揮発性半導体メモリにおいて、前記ブロッ
ク選択トランジスタおよび前記セルトランジスタは、同
じプロセスで形成される半導体層上に配置されているこ
とを特徴とする。

【００４０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、本発明の不揮発性半
導体メモリの第１の実施の形態として、二重ビット線ア
ーキテクチャを採用したＮＯＲ型フラッシュＥＥＰＲＯ
Ｍを例にとって説明する。

【００４１】＜第１実施例＞図１は、第１実施例に係る
ＮＯＲ型フラッシュＥＥＰＲＯＭの一部について等価回
路を示している。

【００４２】図１において、１１ｉ（ｉ＝１〜ｎ）はメ
モリセルアレイの列方向に配置される複数のセルブロッ
クであり、各セルブロック１１ｉには５１２Ｋビット分
の複数個のセルトランジスタＣＴが行列状に配置されて
いる。

【００４３】各セルブロック１１ｉにおいて、同一行の
セルトランジスタＣＴの各制御ゲートに共通に接続され
るサブワード線ＳＷＬが行方向に各行毎に配設されてお
り、同一列のセルトランジスタＣＴの各ドレインに共通
に接続されるサブビット線ＳＢＬが列方向に各列毎に配
設されており、セルブロック内のセルトランジスタＣＴ
の各ソースは１本のブロックソース線ＢＳＬに共通に接
続されている。

【００４４】ＭＢＬは前記メモリセルアレイの列方向に
おいて、前記セルブロック１１ｉの所定本数ｍ（本例で
は４本）のサブビット線ＳＢＬを単位とする１グループ
毎に１本の割合で配設された主ビット線である。

【００４５】１２ｉ（ｉ＝１〜ｎ）は各セルブロック１
１ｉ毎に対応して列方向の一端側に配設された列サブセ
レクタであり、各列サブセレクタ１２ｉには前記セルブ
ロック１１ｉの複数のサブビット線ＳＢＬをそれぞれ対
応して選択するための複数のブロック選択トランジスタ
（ビット線選択トランジスタ）ＢＳＴが設けられてい
る。

【００４６】各ブロック選択トランジスタＢＳＴは、対
応するサブビット線ＳＢＬとそれが属するグループに対
応して配設された主ビット線ＭＢＬとの間に接続されて
おり、各グループの対応する複数のブロック選択選択ト
ランジスタＢＳＴの各ゲートに共通にブロックデコード
線ＢＤＬｊ（本例ではｊ＝１〜ｍ）が接続されている。

【００４７】そして、前記セルブロック１１ｉの複数の
主ビット線ＭＢＬの各一端側は、それぞれ対応してＹ選
択トランジスタ（カラム選択トランジスタ）ＣＳＴを介
して一括接続された後、書込み負荷トランジスタ、セン
スアンプ（図示せず）などに接続されている。

【００４８】なお、前記複数のカラム選択トランジスタ
ＣＳＴは、主列デコーダ（図示せず）により択一的に選
択されて駆動され、前記４本のブロックデコード線ＢＤ
Ｌｊは、ブロックデコーダおよび列サブデコーダ（図示
せず）により選択的に駆動され、前記複数のサブワード
線ＳＷＬは行サブデコーダ（図示せず）により択一的に
駆動され、前記１本のブロックソース線ＢＳＬはブロッ
クソースデコーダ（図示せず）により動作モードに応じ
て所定の電位状態に設定される。

【００４９】図２は、図１中の列サブセレクタ１２ｉ回
りのパターンレイアウトの一例を示している。ここで
は、４本のサブビット線ＳＢＬに対して１本の主ビット
線ＭＢＬを配設するパターンの繰り返しピッチ内で、ブ
ロック選択トランジスタＢＳＴをビット線（ＳＢＬ、Ｍ
ＢＬ）方向に直交する方向に配設した場合について、１
ピッチ分のパターンおよび列サブセレクタで共通に使用
される１本のブロックソース線ＢＳＬのパターンを取り
出してレイアウトを示している。

【００５０】図３は、図１中の主ビット線中継接続線Ｍ
ＢＬａおよび主ビット線ＭＢＬｂに沿う断面構造を示し
ている。図３において、３０は半導体層、３１は素子分
離領域（選択酸化膜）、３２はゲート絶縁膜、３３は第
１の層間絶縁膜、３４は第２の層間絶縁膜である。

【００５１】即ち、図２および図３において、列サブセ
レクタ１２ｉの領域の１ピッチ分の領域には、半導体基
板（あるいは半導体層、ウエル領域）３０の表層部で選
択的に列方向に所定の間隔（任意構造の素子分離領域部
３１）をあけて、それぞれ隣接する２個のブロック選択
トランジスタＢＳＴを単位とし、それぞれ２個のブロッ
ク選択トランジスタＢＳＴの各ドレイン領域Ｄを共有す
るように列方向に形成された第１のＳＤＧ領域ＳＤＧ１
および第２のＳＤＧ領域ＳＤＧ２が配置されている。

【００５２】そして、第１のＳＤＧ領域ＳＤＧ１の２個
のトランジスタＢＳＴの各チャネル領域の上方を通過す
るようにポリシリコン配線により行方向に形成された第
１組をなす２本のゲート配線ＧＬ１、ＧＬ２と、第２の
ＳＤＧ領域ＳＤＧ２の２個のトランジスタＢＳＴの各チ
ャネル領域の上方を通過するようにポリシリコン配線に
より行方向に形成された第２組をなす２本のゲート配線
ＧＬ３、ＧＬ４が配設されている。

【００５３】さらに、第１のＳＤＧ領域ＳＤＧ１の各ソ
ース領域Ｓ１、Ｓ２の上方からセルブロック上方に向か
って列方向に第１の金属配線層（例えばアルミニウム配
線）により互いに平行に形成された第１組をなす２本の
サブビット線ＳＢＬと、第２のＳＤＧ領域ＳＤＧ２の各
ソース領域Ｓ３、Ｓ４の上方からセルブロック上方に向
かって列方向に第１層目のアルミニウム配線により互い
に平行に形成された第２組をなす２本のサブビット線Ｓ
ＢＬが配設されている。

【００５４】さらに、２個のＳＤＧ領域ＳＤＧ１および
ＳＤＧ２の上方を通過するように第１層目のアルミニウ
ム配線により列方向に形成された１個の主ビット線中継
接続線ＭＢＬａと、前記ＳＤＧ領域を外れた領域からセ
ルブロック上方に向かって列方向に第１層目のアルミニ
ウム配線により形成された１本の第１層ブロックソース
線ＢＳＬａが配設されている。

【００５５】さらに、前記第１組をなす２本のゲート配
線ＧＬ１、ＧＬ２の上方をそれぞれ通過するように第２
の金属配線層（例えばアルミニウム配線）により互いに
平行に行方向に形成された第１組をなす２本のブロック
デコード線ＢＤＬ１およびＢＤＬ２と、前記第２組をな
す２本のゲート配線ＧＬ３、ＧＬ４の上方をそれぞれ通
過するように第２層目のアルミニウム配線により互いに
平行に行方向に形成された第２組をなす２本のブロック
デコード線ＢＤＬ３およびＢＤＬ４が配設されている。

【００５６】さらに、前記各ブロックデコード線ＢＤＬ
ｊに平行に第２層目のアルミニウム配線により行方向に
形成された１本の第２層ブロックソース線ＢＳＬｂと、
前記主ビット線中継接続線ＭＢＬａの両端部上方から列
方向に延長するように前記各サブビット線ＳＢＬに平行
に第２層目のアルミニウム配線により形成された１本の
主ビット線ＭＢＬｂとが存在する。

【００５７】この場合、第２層ブロックソース線ＢＳＬ
ｂは、各ＳＤＧ領域ＳＤＧ１、ＳＤＧ２を外れた領域で
ビアホール部２１により第１層ブロックソース線ＢＳＬ
ａの一端部にコンタクトしている。

【００５８】また、前記第１組をなす２本のサブビット
線ＳＢＬは、前記第１のＳＤＧ領域ＳＤＧ１の各ソース
領域Ｓ１およびＳ２に対応してコンタクト部２２１およ
び２２２でコンタクトしている。

【００５９】また、前記第２組をなす２本のサブビット
線ＳＢＬは、前記第２のＳＤＧ領域ＳＤＧ２の各ソース
領域Ｓ３およびＳ４に対応してコンタクト部２３１およ
び２３２でコンタクトしている。

【００６０】また、前記主ビット線中継接続線ＭＢＬａ
は、前記第１のＳＤＧ領域ＳＤＧ１の共通ドレイン領域
Ｄ１にコンタクト部２４１でコンタクトするとともに前
記第２のＳＤＧ領域ＳＤＧ２の共通ドレイン領域Ｄ２に
コンタクト部２４２でコンタクトしており、その両端部
は前記主ビット線ＭＢＬｂにビアホール部２５１および
２５２でコンタクトしている。

【００６１】また、前記第１組をなす２本のゲート配線
ＧＬ１およびＧＬ２の上方で第１のＳＤＧ領域ＳＤＧ１
を外れた領域には、それぞれ第１層目のアルミニウム配
線により行方向に形成されたブロックデコード線中継接
続線ＢＤＬ１ａおよびＢＤＬ２ａが形成されている。

【００６２】そして、このブロックデコード線中継接続
線ＢＤＬ１ａおよびＢＤＬ２ａは、前記第１組をなす２
本のゲート配線ＧＬ１およびＧＬ２にコンタクト部２６
１および２６２でコンタクトするとともに前記第１組を
なす２本のブロックデコード線ＢＤＬ１およびＢＤＬ２
にビアホール部２７１および２７２でコンタクトしてい
る。この場合、上記ビアホール部２７１および２７２
は、対応して前記コンタクト部２６１および２６２の上
部に形成されてもよい。

【００６３】また、前記第２組をなす２本のゲート配線
ＧＬ３およびＧＬ４の上方で第２のＳＤＧ領域ＳＤＧ２
を外れた領域には、それぞれ第１層目のアルミニウム配
線により行方向に形成されたブロックデコード線中継接
続線ＢＤＬ３ａおよびＢＤＬ４ａが形成されている。

【００６４】そして、このブロックデコード線中継接続
線ＢＤＬ３ａおよびＢＤＬ４ａは、前記第２組をなす２
本のゲート配線ＧＬ３およびＧＬ４にコンタクト部２８
１および２８２でコンタクトするとともに前記第２組を
なす２本のブロックデコード線ＢＤＬ３およびＢＤＬ４
にビアホール部２９１および２９２でコンタクトしてい
る。この場合、上記ビアホール部２９１および２９２
は、対応して前記コンタクト部２８１および２８２の上
部に形成されてもよい。

【００６５】なお、セルブロックにおいては、前記サブ
ビット線ＳＢＬに同一列の複数個のセルトランジスタＣ
Ｔの各ドレインが共通に接続されており、前記第１層ブ
ロックソース線ＢＳＬａが複数個のセルトランジスタＣ
Ｔの各ソースに共通に接続されている。そして、同一行
の複数個のセルトランジスタＣＴの各制御ゲートに共通
にサブワード線ＳＷＬが接続されている。

【００６６】換言すれば、第１実施例に係るフラッシュ
ＥＥＰＲＯＭは、セルトランジスタＣＴが行列状に配置
されたメモリセルアレイが列方向に複数のセルブロック
１１ｉに分割され、これとともにセルブロックの各列に
対応して設けられる列セレクタについて、それぞれブロ
ック選択トランジスタＢＳＬを有する列サブセレクタ１
２ｉを列方向に複数分散配置した二重ビット線アーキテ
クチャを採用している。

【００６７】前記セルブロック１１ｉは、ポリシリコン
配線からなる複数のサブワード線ＳＷＬと第１の金属配
線層からなる複数のサブビット線ＳＢＬを有し、それら
の交差部にセルトランジスタＣＴが配置され、かつ、複
数のサブビット線（もしくは１本のサブビット線）に対
して第２の金属配線層からなる１本の主ビット線ＭＢＬ
ｂが前記サブビット線ＳＢＬに並行して配設されてい
る。さらに、セルブロック１１ｉの各セルトランジスタ
ＣＴのソースに接続された第１の金属配線層からなる第
１のブロックソース線ＢＳＬａが前記サブビット線ＳＢ
Ｌに並行して配設されている。

【００６８】そして、前記セルブロック１１ｉの列方向
の片側（あるいは両側でもよい）に配設された列サブセ
レクタ１２ｉは、ソースが前記サブビット線ＳＢＬに接
続された前記ブロック選択用のＮＭＯＳトランジスタＢ
ＳＴが配置されている。

【００６９】この場合、前記ブロック選択用のＮＭＯＳ
トランジスタＢＳＴの領域上には前記主ビット線ＭＢＬ
ｂの一端部に接続された第１の金属配線層からなる主ビ
ット線中継接続線ＭＢＬａが前記主ビット線ＭＢＬｂの
延長方向に配設されている。そして、上記主ビット線中
継接続線ＭＢＬａに前記ブロック選択用トランジスタＢ
ＳＴのドレインが接続されている。

【００７０】さらに、前記主ビット線中継接続線ＭＢＬ
ａに略垂直な方向に配設された第２の金属配線層からな
るブロックデコード線ＢＤＬｉから前記ブロック選択用
トランジスタＢＳＴのゲートに制御信号が入力される。
この場合、前記ブロック選択用トランジスタＢＳＴのチ
ャネル領域上にはポリシリコン配線からなるゲート配線
ＧＬｊが前記主ビット線中継接続線ＭＢＬａに略垂直な
方向に配設されており、このゲート配線ＧＬｊが前記ブ
ロックデコード線ＢＤＬｊに接続されている。

【００７１】そして、前記主ビット線中継接続線ＭＢＬ
ａに略垂直な方向に配設された第２の金属配線層からな
る第２のブロックソース線ＢＳＬｂが前記第１のブロッ
クソース線ＢＳＬａの一端部に接続されている。

【００７２】なお、前記ブロック選択トランジスタＢＳ
Ｔとして、前記セルトランジスタＣＴと同様のスタック
ゲート構造を持たせ、スタックゲート構造のうちの下層
のゲートに前記ブロックデコード線の信号を印加するよ
うにすれば、ブロック選択トランジスタのゲートとセル
トランジスタのゲートを同時に形成することが可能にな
る。

【００７３】即ち、上記第１実施例の列サブセレクタ１
２ｉ回りのパターンレイアウトによれば、ブロック選択
トランジスタＢＳＴのＳＤＧ領域の各ソース領域の上方
からセルブロック方向に延びるように第１層目のアルミ
ニウム配線からなるサブビット線ＳＢＬを形成し、前記
ＳＤＧ領域の上方を列方向に通過するように第１層目の
アルミニウム配線からなる主ビット線中継接続線ＭＢＬ
ａを形成し、この両端部にコンタクトするように第２層
目のアルミニウム配線からなる主ビット線ＭＢＬｂを延
長方向に形成し、ＳＤＧ領域の上方を行方向に通過する
ように第２層目のアルミニウム配線からなるブロックデ
コード線ＢＤＬｊを形成している。

【００７４】さらに、列サブセレクタ１２ｉで共通に使
用されるブロックソース線ＢＳＬとして、第１層目のア
ルミニウム配線からなる第１のブロックソース線ＢＳＬ
ａをＳＤＧ領域の上方領域外に形成し、第２層目のアル
ミニウム配線からなる第２のブロックソース線ＢＳＬｂ
を形成して上記第１のブロックソース線にコンタクトさ
せている。

【００７５】これによって、４本のサブビット線ＳＢＬ
に対して１本の主ビット線ＭＢＬを配設するパターンの
繰り返しピッチの１ピッチ内に、４個のブロック選択ト
ランジスタＢＳＬ分のＳＤＧ領域をブロックデコード線
ＢＤＬｉの下方に配設することが可能になっているとと
もに、列サブセレクタ１２ｉで共通に使用されるブロッ
クソース線ＢＳＬを支障なく配設することが可能になっ
ている。

【００７６】＜第２実施例＞第２実施例は、前記ブロッ
ク選択トランジスタＢＳＴの製造プロセスをセルブロッ
クのセルトランジスタＣＴの製造プロセスと整合させる
ことを特徴とするものであり、以下、その理由、整合方
法の具体例について説明する。

【００７７】第２実施例では、前記したように４本のサ
ブビット線ＳＢｌに対して１本の主ビット線ＭＢＬが配
設されるとともに、各列サブセレクタ１２ｉに対応して
使用されるブロックソース線ＢＳＬを備えたセルブロッ
ク１１ｉが列方向に複数組配設されたメモリセルアレイ
に対する書込み回路系を以下に述べるように改善する。

【００７８】図４は、上記書込み回路系のうちの１カラ
ム分（選択されたセルトランジスタに対してチャネルホ
ットエレクトロンを利用した書込みを行う際のセル電流
経路）を取り出して簡略化して示す等価回路である。

【００７９】図４において、ＳＢＬはサブビット線、Ｃ
Ｔは上記サブビット線に接続されたセルトランジスタ、
ＢＳＬはブロックソース線、ＳＷＬはサブワード線、Ｂ
ＳＴはブロック選択トランジスタ、ＭＢＬは主ビット
線、ＣＳＴはＹ選択トランジスタ、ＣＢＬは複数カラム
のＹ選択トランジスタの各一端が一括接続された共通ビ
ット線、ＷＬＴはゲートに書込みデータ／Ｄin（“１”
または“０”）が印加される書込み負荷トランジスタで
ある。

【００８０】図４に示す書込み回路において、セルトラ
ンジスタＣＴを選択して書込みを行う際に、書込み負荷
トランジスタＷＬＴは、書込みデータ／Ｄinが“０”の
時にはセルトランジスタ側のソース電圧ＶA （“Ｈ”レ
ベル）を例えば５Ｖ程度に制御する。従って、書込み負
荷トランジスタＷＬＴのゲートに印加される書込みデー
タ／Ｄinが“０”の時の電圧ＶB は、書込み負荷トラン
ジスタＷＬＴのゲート閾値電圧をＶthとすると、ＶB ＝
ＶA ＋Ｖthである。

【００８１】また、Ｙ選択トランジスタＣＳＴおよびブ
ロック選択トランジスタＢＳＴは、選択時に各ゲートに
書込み電圧Ｖpp（＞ＶB ）が印加され、書込み負荷トラ
ンジスタＷＬＴのソース電圧ＶA をそのまま通してセル
トランジスタＣＴのドレインに印加する（つまり、セル
トランジスタＣＴのドレインの電圧を制御する機能はな
い）。

【００８２】以上の構成によれば、Ｙ選択トランジスタ
ＣＳＴのドレイン／ソースおよびブロック選択トランジ
スタＢＳＴのドレイン／ソースには、書込み時のセルト
ランジスタＣＴのドレインの電圧ＶA 以上の電圧が印加
されることはない。

【００８３】従って、ブロック選択トランジスタＢＳＴ
の接合耐圧、パンチスルー電圧は、セルトランジスタＣ
Ｔの特性と同等でよい。また、ブロック選択トランジス
タＢＳＴのドレインにはＶA （約５Ｖ）までしか印加さ
れないので、ブロック選択トランジスタＢＳＴのチャネ
ル長を短くできる可能性がある。

【００８４】そこで、第２実施例として、ブロック選択
トランジスタＢＳＴの製造プロセスをセルトランジスタ
ＣＴの製造プロセスと整合させるものとし、整合方法の
具体例を以下に例示する。

【００８５】（１）ブロック選択トランジスタＢＳＴと
セルトランジスタＣＴとを同じプロセスで形成した半導
体層上に配置する。この場合、 （ａ）セルトランジスタＣＴをｐ型シリコン基板上に形
成する場合には、ブロック選択トランジスタＢＳＴもｐ
型シリコン基板上に形成する。

【００８６】（ｂ）消去時にセルトランジスタＣＴの制
御ゲートに負電圧を印加する方式のようにｎウエル領域
上のｐウエル領域内にセルトランジスタＣＴを形成する
場合には、ブロック選択トランジスタＢＳＴもｎウエル
領域上のｐウエル領域内に形成する。但し、セルを形成
するｐウエル領域と列サブセレクタを形成するｐウエル
領域とは電気的に分離する必要がある場合も考えられ
る。

【００８７】（２）セル領域のフィールド反転防止イン
プラと列サブセレクタ領域のフィールド反転防止インプ
ラとを同じＰＥＰ（写真蝕刻工程）で行う。 （３）セル領域のチャネルインプラと列サブセレクタ領
域のチャネルインプラとを同じＰＥＰで行う。

【００８８】これにより、ブロック選択トランジスタＢ
ＳＴおよびセルトランジスタＣＴの不純物のプロファイ
ルが同一になり、ブロック選択トランジスタＢＳＴおよ
びセルトランジスタＣＴに同様の設計基準を適用するこ
とが可能となる。

【００８９】＜第３実施例＞前記第２実施例では、ブロ
ック選択トランジスタＢＳＴの製造プロセスをセルブロ
ック１１ｉのセルトランジスタＣＴの製造プロセスと整
合させたが、前記ブロック選択トランジスタＢＳＴに接
続されているＹ選択トランジスタＣＳＴ、あるいは前記
セルアレイ構成とは異なるセルアレイ構成においてブロ
ック選択トランジスタを介することなく直接にセルトラ
ンジスタに接続されるＹ選択トランジスタに対しても、
その製造プロセスをセルトランジスタＣＴの製造プロセ
スと整合させることにより、第２実施例に準じた効果が
得られる。

【００９０】この場合、Ｙ選択トランジスタＣＳＴのド
レインにはＶA （約５Ｖ）までしか印加されないので、
Ｙ選択トランジスタＣＳＴのチャネル長を短くできる可
能性がある。また、Ｙ選択トランジスタＣＳＴとして、
前記セルトランジスタＣＴと同様のスタックゲート構造
を持たせ、スタックゲート構造のうちの下層のゲートに
カラム選択信号を印加するようにすれば、Ｙ選択トラン
ジスタＣＳＴのゲートとセルトランジスタＣＴのゲート
を同時に形成することが可能になる。

【００９１】

【発明の効果】上述したように本発明によれば、二重ビ
ット線アーキテクチャを採用した場合の列サブセレクタ
回りのパターンレイアウトとして、素子の微細化、メモ
リセルのピッチのスケーリングに対応して複数本のサブ
ビット線に対して主ビット線１本を配設するパターンの
繰り返しピッチの１ピッチ内で複数個のブロック選択ト
ランジスタを配設し得る不揮発性半導体メモリを提供す
ることができる。

【００９２】また、本発明によれば、ブロック選択トラ
ンジスタおよびセルトランジスタの不純物のプロファイ
ルが同一になり、ブロック選択トランジスタおよびセル
トランジスタに同様の設計基準を適用することが可能と
なる不揮発性半導体メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＮＯＲ型フラッシュ
ＥＥＰＲＯＭの一部を示す等価回路図。

【図２】図１に示した回路を実現するための列サブセレ
クタ回りのパターンレイアウトの一例を示す図。

【図３】図２中の主ビット線中継接続線および主ビット
線に沿う断面構造を示す図。

【図４】図１中に示した書込み回路系のうちの１カラム
分を取り出して簡略化して示す等価回路図。

【図５】メモリセルアレイの列方向に２層のアルミニウ
ム配線を形成した二重ビット線アーキテクチャを採用し
た従来のＮＯＲ型フラッシュＥＥＰＲＯＭの一部を示す
等価回路図。

【図６】図５に示した回路を実現するための列サブセレ
クタ回りのパターンレイアウトの従来例を示す図。

【符号の説明】 １１ｉ（ｉ＝１〜ｎ）…セルブロック、 ＣＴ…セルトランジスタ、 ＳＷＬ…サブワード線、 ＳＢＬ…サブビット線、 ＢＳＬ…ブロックソース線、 ＭＢＬ…主ビット線、 １２ｉ（ｉ＝１〜ｎ）…列サブセレクタ、 ＢＳＴ…ブロック選択トランジスタ（ビット線選択トラ
ンジスタ）、 ＢＤＬｉ…ブロックデコード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 丹沢 徹 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 山田 誠司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5B025 AA01 AC01 5F001 AD11 AD12 AE01 5F083 EP77 ER22 KA05 KA06 LA12

Claims (10)

【特許請求の範囲】
1. 【請求項１】 セルトランジスタが行列状に配置された
   メモリセルアレイが列方向に分割された複数のセルブロ
   ックと、前記複数のセルブロックに各対応して列方向に
   隣接して設けられ、対応するセルブロックの各列に対応
   して設けられたブロック選択トランジスタを有する複数
   の列サブデコーダとを具備する二重ビット線アーキテク
   チャを採用した不揮発性半導体メモリにおいて、 前記列サブセレクタは、 所定本のサブビット線に対して１本の主ビット線がそれ
   ぞれ列方向に配設されたパターンが繰り返し、前記パタ
   ーンの繰り返しピッチ内に複数個のブロック選択トラン
   ジスタの活性領域が行方向に配設され、前記ブロック選
   択トランジスタのゲート配線および前記ゲート配線と接
   続されたブロックデコード線が前記活性領域の上方で行
   方向に配設されてなることを特徴とする不揮発性半導体
   メモリ。
2. 【請求項２】 請求項１記載の不揮発性半導体メモリに
   おいて、 前記サブビット線は、前記ブロック選択トランジスタの
   活性領域のソース領域の上方からセルブロック方向に延
   びるように形成され、前記ソース領域に接続された第１
   の金属配線層からなり、 前記主ビット線は、前記活性領域の上方を列方向に通過
   するように形成され、前記ブロック選択トランジスタの
   活性領域のドレイン領域に接続された第１の金属配線層
   からなる主ビット線中継接続線およびその延長方向に形
   成され、前記主ビット線中継接続線の両端部に接続され
   た第２の金属配線層からなり、 前記ブロックデコード線は、前記活性領域の上方および
   前記ゲート配線の上方を行方向に通過するように形成さ
   れ、前記ゲート配線に接続された第２の金属配線層から
   なることを特徴とする不揮発性半導体メモリ。
3. 【請求項３】 請求項２記載の不揮発性半導体メモリに
   おいて、 さらに、前記複数のセルブロックに各対応して設けら
   れ、対応するセルブロックのセルトランジスタの各ソー
   ス領域に共通に接続されるブロックソース線を具備し、 前記ブロックソース線は、列方向に形成された前記第１
   の金属配線層からなる第１のブロックソース線および行
   方向に形成された前記第２の金属配線層からなる第２ブ
   ロックソース線を有することを特徴とする不揮発性半導
   体メモリ。
4. 【請求項４】 請求項１記載の不揮発性半導体メモリに
   おいて、 前記列サブセレクタにおける前記パターンの繰り返しピ
   ッチ内の領域には、 半導体層の表層部で選択的に列方向に所定の間隔をあけ
   て配置され、それぞれ隣接する２個のブロック選択トラ
   ンジスタを単位とし、それぞれ２個のブロック選択トラ
   ンジスタの各ドレイン領域を共有するように列方向に形
   成された第１の活性領域および第２の活性領域と、 前記第１の活性領域の２個のトランジスタの各チャネル
   領域の上方を通過するようにポリシリコン配線により行
   方向に形成された第１組をなす２本のゲート配線と、 前記第２の活性領域の２個のトランジスタの各チャネル
   領域の上方を通過するようにポリシリコン配線により行
   方向に形成された第２組をなす２本のゲート配線と、 前記第１の活性領域の各ソース領域の上方からセルブロ
   ック上方に向かうように第１の金属配線層により列方向
   に形成された第１組をなす２本のサブビット線と、 前記第２の活性領域の各ソース領域の上方からセルブロ
   ック上方に向かうように第１の金属配線層により列方向
   に形成された第２組をなす２本のサブビット線と、 前記活性領域の上方を通過するように第１の金属配線層
   により列方向に形成された１本の主ビット線中継接続線
   と、 前記第１組をなす２本のゲート配線の上方をそれぞれ通
   過するように第２の金属配線層により行方向に形成され
   た第１組をなす２本のブロックデコード線と、 前記第２組をなす２本のゲート配線の上方をそれぞれ通
   過するように第２の金属配線層により行方向に形成され
   た第２組をなす２本のブロックデコード線と、 前記主ビット線中継接続線の両端部上方から列方向に延
   長するように第２の金属配線層により形成された１本の
   主ビット線とが存在することを特徴とする不揮発性半導
   体メモリ。
5. 【請求項５】 請求項４記載の不揮発性半導体メモリに
   おいて、 前記第１組をなす２本のサブビット線は、前記第１の活
   性領域の各ソース領域に対応してコンタクト部でコンタ
   クトしており、 前記第２組をなす２本のサブビット線は、前記第２の活
   性領域の各ソース領域に対応してコンタクト部でコンタ
   クトしており、 前記主ビット線中継接続線は、前記第１の活性領域の共
   通ドレイン領域にコンタクト部でコンタクトするととも
   に前記第２の活性領域の共通ドレイン領域にコンタクト
   部でコンタクトしており、その両端部は前記主ビット線
   にビアホール部でコンタクトしており、 前記第１組をなす２本のゲート配線の上方で前記第１の
   活性領域を外れた領域には、それぞれ第１の金属配線層
   により第１組をなすブロックデコード線中継接続線が行
   方向に形成されており、 前記第１組をなすブロックデコード線中継接続線は、前
   記第１組をなす２本のゲート配線にコンタクト部でコン
   タクトするとともに前記第１組をなす２本のブロックデ
   コード線にビアホール部でコンタクトしており、 前記第２組をなす２本のゲート配線の上方で前記第２の
   活性領域を外れた領域には、それぞれ第１の金属配線層
   により第２組をなすブロックデコード線中継接続線が行
   方向に形成されており、 前記第２組をなすブロックデコード線中継接続線は、前
   記第２組をなす２本のゲート配線にコンタクト部でコン
   タクトするとともに前記第２組をなす２本のブロックデ
   コード線にビアホール部でコンタクトしていることを特
   徴とする不揮発性半導体メモリ。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   不揮発性半導体メモリにおいて、 前記ブロック選択トランジスタおよび前記セルトランジ
   スタは、同じプロセスで形成される半導体層上に配置さ
   れていることを特徴とする不揮発性半導体メモリ。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   不揮発性半導体メモリにおいて、 前記ブロック選択トランジスタは、前記セルトランジス
   タと同じスタックゲート構造を持ち、前記ブロック選択
   トランジスタのスタックゲート構造のうちの下層のゲー
   トに前記ブロックデコード線の信号が印加されることを
   特徴とする不揮発性半導体メモリ。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   不揮発性半導体メモリにおいて、 さらに、前記主ビット線に一端が接続されたカラム選択
   トランジスタを具備し、前記カラム選択トランジスタお
   よび前記セルトランジスタは、同じプロセスで形成され
   る半導体層上に配置されていることを特徴とする不揮発
   性半導体メモリ。
9. 【請求項９】 請求項８記載の不揮発性半導体メモリに
   おいて、 前記カラム選択トランジスタは、前記セルトランジスタ
   と同じスタックゲート構造を持ち、前記カラム選択トラ
   ンジスタのスタックゲート構造のうちの下層のゲートに
   カラム選択信号が印加されることを特徴とする不揮発性
   半導体メモリ。
10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の不揮発性半導体メモリにおいて、 前記セルブロックはＮＯＲ型の一括消去可能な電気的書
    換え可能なメモリセルアレイ構成を有することを特徴と
    する不揮発性半導体メモリ。