JP2960082B2 - 不揮発性半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、データの消去並びに書き込みが電気的に行
なえる不揮発性メモリセルを有する不揮発性半導体メモ
リに関する。

（従来の技術） メモリセルの記憶内容を電気的に消去し、かつ書き換
えることができるROMはEEPROM（Electrically Erasable
and Programmable Read Only Memory）として知られて
いる。このEEPROMは紫外線消去型のEPROMと比べ、ボー
ド上に実装した状態で電気信号によりデータの消去を行
うことができるという使い易さから、各種制御用やメモ
リカード用等に需要が急増している。そして特に、最近
では、フロッピーディスクの置き換え等に用いる目的の
ためにEEPROMの大容量化が望まれている。

第11図（ａ）〜（ｃ）は大容量化に適した従来のNAND
型EEPROMのメモリセルアレイの構成を示すものであり、
第11図（ａ）はそのパターン平面図、第11図（ｂ）は同
図（ａ）のＡ−Ａ′線断面図、第11図（ｃ）は同図
（ａ）のＢ−Ｂ′線断面図である。第11図（ａ）におい
て、破線で囲まれた10は一つのNAND基本ブロックを示す
ものである。このNAND基本ブロック10は、第11図（ｂ）
からわかるように、同図（ｂ）の左右方向に並ぶ他のNA
ND基本ブロックとはフィールド酸化膜12,12,…によって
区画されている。NAND基本ブロック10の縦断面は第11図
（ｃ）から明らかである。即ち、特に第11図（ｃ）にお
いて、11はｐ型のシリコン半導体基板、13はn⁺拡散層か
らなる各基本ブロック10に共通の共通ソース領域、14は
同じくn⁺拡散層からなるNAND基本ブロック10のドレイン
領域、15,15,…はそれぞれn⁺拡散層からなりNAND基本ブ
ロック10内に設けられた各メモリセルのソース・ドレイ
ン領域、16,16,…はそれぞれ第１層目のポリシリコン層
からなるフローティング・ゲート、17,17,…はそれぞれ
第２層目のポリシリコン層からなるコントロール・ゲー
ト、18は第１層目のポリシリコン層と第２層目のポリシ
リコンとを電気的に接続して構成された第１のセレクト
・ゲート、19は同じく第１層目のポリシリコン層と第２
層目のポリシリコン層とを電気的に接続して構成された
第２のセレクト・ゲート、20はデータ線、21はドレイン
領域14とデータ線20とを接続するコンタクト部、22はフ
ローティング・ゲート16と基板11の間に設けられた厚さ
が例えば100Å程度のゲート酸化膜、23はフローティン
グ・ゲート16とコントロール・ゲート17との間に設けら
れた例えばONO（オキサイド・ナイトライド・オキサイ
ド）の３層構造からなる厚さが約300Åのゲート絶縁
膜、24は絶縁酸化膜25および26はそれぞれ、第１及び第
２のセレクトゲート18,19と基板11との間に設けられ
た、厚さが例えば400Å程度のゲート酸化膜である。そ
して、特に第11図（ｃ）からわかるように、各NAND基本
ブロック10においては後に詳述する10個のトランジスタ
（メモリセルおよびセレクト・ゲートトランジスタ）31
〜40が形成されている。それらのトランジスタ31〜40の
オン、オフは、各チャネル上のゲート17〜19によってな
される。ただし、トランジスタ32〜39は、フローティン
グ・ゲート16が電子又は正孔のいずれを保持しているか
によって、コントロールゲート17を0Vにした時のオン、
オフが制御される。

上記各フローティング・ゲート16は電子又は正孔を保
持することによってデータの“1"又は“0"を記憶する。

また、上記コントロール・ゲート17,17,…は各NAND基
本ブロック10に対して例えば８本設けられており、それ
ぞれはその下方に位置する複数のフローティング・ゲー
ト16,16,…を覆うように連続的に設けられている。即
ち、特に第11図（ａ），（ｂ）からわかるように、フロ
ーティング・ゲート16,16,…の幅（第11図（ａ）の上下
方向幅）はコントロール・ゲート17,17,…の幅とほぼ同
じであり、フローティング・ゲート16,16,…の長さ（第
11図（ａ）の左右方向長さ）は各NAND基本ブロックの幅
よりも短いものになっている。そして、メモリセルアレ
イは上記のようなNAND基本ブロック10を第11図（ａ）に
おいて上下、左右方向にマトリクス状に配置することに
よって構成されている。

上記各NAND基本ブロック10の等価回路は第12図に示さ
れる。第12図においては、左右に２つのNAND基本ブロッ
ク10,10を示している。同図からわかるように、各基本
ブロック10の等価回路は、ソース13とデータ線20（DL1,
DL2）との間に、セレクト・ゲートトランジスタ31と、
８個のメモリセル32〜39と、セレクト・ゲートトランジ
スタ40とを直列接続したものとして構成される。トラン
ジスタ31,40にはセレクト・ゲート信号SG1,SG2が入力さ
れ、メモリセル32〜39のコントロール・ゲート17にはワ
ード線WL1〜WL8が接続されている。

フローティング・ゲートトランジスタからなる８個の
メモリセル32〜39のそれぞれにおけるデータの消去、書
き込み動作について以下に説明する。

データの消去は、第13図（ａ）からわかるように、コ
ントロール・ゲート17に高電圧、例えば20Vを印加し、
ソース15、ドレイン15を共に0Vの接地電位にすることに
より行なわれる。コントロール・ゲート17に高電圧を印
加することにより、コントロール・ゲート17とフローテ
ィング・ゲート16との容量結合によってフローティング
・ゲート16の電位が上昇し、ゲート酸化膜22を通してコ
ース15あるいはドレイン15から電子がフローティング・
ゲート16に注入される。これを消去状態といい、このと
きの記憶データを“1"レベルと定義する。このとき、メ
モリセルの閾値電圧は第14図の特性図に示すように約２
〜3Vとなる。

データの書き込みは、第13図（ｂ）からわかるよう
に、コントロール・ゲート17を0Vにし、ソース15をオー
プン状態にし、ドレイン15に高電圧を印加することによ
り行なわれる。このとき、フローティング・ゲート16か
らドレイン15に電子が放出され、メモリセルの閾値電圧
は第14図の特性図に示すように約−5Vとなる。そして、
このときの記憶データを“0"レベルと定義する。

次に、上記第11図及び第12図のNAND基本ブロック10の
動作を第１表に基いて説明する。

データの消去は、データ線DL1,DL2を0V、SG1を5V、SG
2を20V、ワード線WL1〜WL8を全て20Vにそれぞれ設定す
ることにより行なわれる。この状態では、メモリセル32
〜39の全てのドレイン、ソースが0Vになり、全てのメモ
リセル32〜39のデータが一括して消去される。

データの書き込みはセレクト・ゲートトランジスタ31
に近い側のメモリセル32（セル１）から順次選択的に行
なわれる。まず、セル32に書き込むには、SG1を0V、デ
ータ線DL1を20V、DL2を10V、SG2を20Vにする。次にワー
ド線WL1を0Vとし、他のワード線WL2〜WL8を全て20Vに設
定することにより、メモリセル32が選択され、書き込み
が行なわれる。予め消去されたメモリセルの閾値電圧は
約3Vであるが、書き込み状態において高電圧が印加され
ているメモリセル33〜39（セル２〜セル８）の閾値電圧
は、基板効果を考慮すると約5Vとなる。このため、メモ
リセル32のドレインには、（メモリセル33のゲート電
圧）−（消去されたメモリセルの閾値電圧）＝（20V−5
V）である15Vが印加され、100Åの厚さのゲート酸化膜
（第５図中の符号22）を通してフローティング・ゲート
からドレインへ電子が放出される。つまり、メモリセル
32にはデータが書き込まれる。

次のメモリセル33への書き込みは、ワード線WL1とWL2
を0Vとし、残りのワード線WL3〜WL8を全て20Vに設定す
ることにより行なわれる。同様にしてメモリセル39まで
の書き込みが、第１表に示すように電圧が決められて、
順次行なわれる。

もし、選択されたメモリセルに対し書き込みを行わな
い場合、つまり、“1"レベルのデータのままにする場合
には、データ線DL1に20Vの代りに0V〜10Vの間の電圧を
印加すればよい。この場合、フローティング・ゲートと
ドレインとの間にには電子の放出に対して十分な電圧が
印加されず、書き込みは行なわれない。

このように８個のメモリセルに対するデータ書き込み
はソース側のメモリセル32から順番に行われる。この理
由は、もし、この順番で書き込みを行わないと、あるセ
ルについて書き込みを行おうとするとき、既に書き込み
済の他のセルにおいてはワード線に高電圧（20V）が印
加されると共にドレインに0Vの電圧が印加された消去状
態となり、上記他のセルにおいて、消去が行われてしま
うからである。上記の順番で行うことにより、このよう
な状態を避け、消去されないようにすることができる。

また、データ線DL1側のブロック10への書き込み、消
去時には、他のデータ線DL2には書き込み時と消去時の
中間の電圧である約10Vを印加している。これは、この
データ線DL2に接続されたメモリセルに対する誤書き込
み、誤消去を防止するためである。

また、一つのNAND基本ブロックが選択され、書き込み
が行われているとき、そのブロックと縦（第11図（ａ）
上下方向）につながった他のNAND基本ブロックでは、SG
2を0V、ワード線WL〜WL8を0Vとして、誤書き込み、誤消
去が起きないようにしている。

NAND基本ブロックからのデータ読出し動作は次のよう
に行なわれる。例えば、第12図において、データ線DL1
に接続されたNAND基本ブロック内の１個のメモリセル32
を選択してデータを読み出す場合には、第１表に示すよ
うに、DL1に1V、SG1及びSG2に5V、選択されたワード線W
L1に0V、他のワード線WL2〜WL8にそれぞれ5Vを印加す
る。また、非選択のデータ線DL2はフローティング状態
となり、略0Vになる。上記選択されたメモリセル32の記
憶データが“1"レベル（閾値電圧が＋3V）のときは、コ
ントロール・ゲート電圧が0Vなのでオフ状態となる。こ
のため、選択されたNAND基本ブロック10ではデータ線DL
1と接地電位との増に電流は流れない。従って、このデ
ータ線DL1に接続された図示しないセンスアンプによっ
てこの“1"レベルのデータがセンスされる。他方、選択
されたメモリセル32の記憶データが“0"レベル（閾値電
圧が−5V）のときは、コントロール・ゲート電圧が0Vで
もオン状態になる。このとき、他のメモリセル33〜39の
コントロール・ゲート電圧は5Vであり、これらメモリセ
ル33〜39は記憶データにかかわらずオン状態となってい
るため、この基本ブロック10ではデータ線DL1と接地電
位との間に電流が流れる。従って、このときはセンスア
ンプで“0"レベルのデータがセンスされる。

（発明が解決しようとする課題） 上記のようなNAND基本ブロックを有する従来のメモリ
では、ワード線（コントトール・ゲート17）のピッチで
メモリセルを配置することができ、かつデータ線とのコ
ンタクト部21をメモリセルの複数（例えば８個）につい
て１個設ければよいので、単位面積当りのメモリセルア
レイの数を多くすることができ、大容量メモリの微細化
に適した構造となっている。しかしながら、従来のメモ
リでは次のような問題がある。

その一つは以下の通りである。即ち、NAND基本ブロッ
クは複数のメモリセルを直列に接続したNAND型のセル構
成となっている。このため、ある選択したメモリセルか
らデータの読み出しを行う場合、消去された他の非選択
メモリセルをオンさせる必要があるが、そのオンは5Vの
ゲート電圧で行わせる必要があり、また消去された選択
メモリは0Vのゲート電圧でオフしている必要があり、そ
のためその閾値電圧は約5Vよりも小さく、0Vよりも大き
い。しかしながら、1Mビットあるいは4Mビットのように
大規模化した大容量メモリでは全メモリセルを均一に消
去することは困難であり、必ずばらつきが生じる。この
ばらつきの発生により、消去したメモリセルのうちのも
し１つでも、閾値電圧が0Vと5Vの範囲の外に外れれば、
そのメモリは不良となってしまう。しかしながら、全メ
モリセルを確実に均一に消去することができるメモリを
設計、製造することは非常に困難である。

また、読み出し速度の高速化を図るためには、“0"レ
ベルのデータを記憶しているメモリセルを含むNAND基本
ブロックに流れる電流を多くする必要がある。しかし、
この場合にも非選択状態でゲートに5Vが印加されている
メモリセルの閾値電圧が5Vに近い場合には、オン電流を
十分に大きくすることはできない。

従来メモリの問題点の二つ目として、高耐圧化が必要
な点が挙げられる。データの書き込み時、例えばメモリ
セル32にデータを書き込む場合、メモリセル33〜39は消
去された状態であるので、その閾値電圧は上昇してお
り、メモリセル32に対して効率良く書き込みを行うため
には20Vという高電圧が必要となる。このため、周辺回
路で十分な高耐圧対策が必要となり、またメモリセルに
加わる電圧ストレスのために信頼性上でも問題がある。

本発明は、上記に鑑みてなされたもので、その目的
は、動作速度が速く、全メモリセルの一括均一消去が確
実に行え、且つ書き込み時の使用電圧が低くても済む不
揮発性半導体メモリ及びその製造方法を提供することに
ある。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１のメモリは、複数の不揮発性メモリを直
列に接続した基本ブロックの複数を有し、 前記メモリセルは、半導体基板の表面部分にチャネル
領域を挾んで形成された一対のソース・ドレイン領域
と、そのチャネル領域の上方に形成されてその領域の一
部を覆う電荷捕獲可能なフローティング・ゲートと、そ
のフローティング・ゲートの上方に形成されたコントロ
ール・ゲートとを有し、 隣り合って配置される前記基本ブロックは、エンハン
スメント型MOSトランジスタによって分離されているも
とのして構成される。

本発明の第２のメモリは、前記第１のメモリにおい
て、前記フローティングゲートは、前記チャネル領域の
全幅のうちのほぼ中央部を被っているもとのして構成さ
れる。

本発明の第３のメモリは、前記第１又は第２のメモリ
において、前記エンハンスメント型MOSトランジスタの
両側は、前記不揮撥性メタルセルと直接的に接してお
り、前記MOSトランジスタのゲートと前記コントロール
ゲートとはほぼ直交しているものとして構成される。

本発明の第１の製造方法は、半導体基板上に薄い絶縁
膜と厚い絶縁膜とを形成し、それらの絶縁膜上に第１ポ
リシリコンを堆積する第１工程と、その第１ポリシリコ
ンをパターニングして、フローティングゲートが所定の
間隔で並ぶフローティングゲート列の複数を形成すると
共に、前記各列を区画する分離トランジスタゲートを形
成する第２工程と、前記フローティングゲート及び前記
分離トランジスタゲート上に絶縁膜を介して第２ポリシ
リコンを堆積する第３工程と、その第２ポリシリコンを
パターニングして、前記分離トランジスタゲートとほぼ
直交し、前記フローティングゲートを被う帯状のフロー
ティングゲートを形成する第４工程とを備えるものとし
ている。

本発明の第２の製造方法は、半導体基板上に薄い絶縁
膜と帯状の厚い絶縁膜とを形成し、それらの絶縁膜上に
第１ポリシリコンを堆積する第１工程と、その第１ポリ
シリコンをパターニングして、前記薄い絶縁膜上の帯状
の第１ポリシリコンと、前記厚い絶縁膜上の分離トラン
ジスタゲート とを形成する第２工程と、 前記帯状の第１ポリシリコンと前記分離トランジスタ
ゲートとの上方に絶縁膜を介して第２ポリシコンを堆積
する第３工程と、 この第２ポリシリコン上に絶縁膜を形成する第４の工
程と、 前記第２ポリシリコンを前記分離トランジスタゲート
とほぼ直交し、所定間隔で並ぶ帯状の第１マスクを用い
てエッチングして、コントロールゲートを帯状に形成す
るとともに第１ポリシリコンを露出させる第５工程と、 前記帯状の第１ポリシリコンを、前記コントロールゲ
ート上の絶縁膜をマスクとするとともに、前記分離トラ
ンジスタゲートをおおう帯状の第３マスクとを用いてエ
ッチングして、フローティングゲートを前期コントロー
ルゲートと自己整合的に形成する第６工程と、 を備えるものとして構成される。

（作 用） 各メモリセルは、フローティング・ゲートトランジス
タとエンハンスメント形トランジスタとが並列に接続さ
れたものとなっている。フローティング・ゲートトラン
ジスタが消去状態の時、即ちフローティング・ゲートに
電子が蓄えれている時のしきい値電圧よりも、エンハン
スメント形トランジスタのしきい値電圧の方が低い。こ
のため、各メモリセルのしきい値電圧は、消去状態の時
にはエンハンスメント形トランジスタによって決められ
る。また、書き込み状態の時にはフローティング・ゲー
トトランジスタによって決められる。

よって、消去状態の時にあっても、メモリセルに流れ
る電流は、エンハンスメント形トランジスタのしきい値
を低くしたことから大きな値とできる。これにより、基
本ブロック中の非選択のメモリセルが消去状態にあった
としても、そのメモリセルを流れる電流の大きさを大き
くして、動作速度の高速化が達成できる。

また、消去状態時のしきい値電圧は、エンハンスメン
ト形トランジスタのしきい値電圧、つまり予め決められ
た一定のしきい値電圧となるため、全メモリセルの均一
消去が達成される。

さらに、消去状態時のメモリセルのしきい値電圧は低
いことから、低い電圧でそのメモリセルをオンすること
ができる。よって、選択メモリセルにデータを書き込む
に当って、非選択のメモリセルが消去状態にあっても低
い電圧でオンして、選択メモリセルへの書き込みが実施
できる。

さらに、本発明のメモリにおいては、基本ブロック間
は、エンハンスメント型MOSトランジスタによって分離
されている。よって、フィールド酸化膜によって、分離
する場合に比べて、小形化される。

本発明の第１及び第２の製造方法によれば、フローテ
ィングゲートトランジスタのフローティングゲートと分
離トランジスタのゲートとの間隔が自己整合的なものと
して得られる。さらに、第２の製造方法によれば、コン
トロールゲートとフローティングゲートとの関係も自己
整合的に得られる。よって、マスクずれの影響を受ける
ことはない。

第１図は、本発明の一実施例を示すものである。この
第１図は、第11図（ａ）との関係でいえば、左右２列の
NAND基本ブロック10中のメモリセル部分のみを示してい
る。第１図のａ−ａ′線断面は第２図に示され、ｂ−
ｂ′線断面は第３図に示される。第３図からわかるよう
に、ｂ−ｂ′線断面部分の構造は、第11図（ａ）のもの
と同一である。ただし、第２図からわかるように、ａ−
ａ′線断面部分の構造は、第11図のものと異なってい
る。即ち、NAND基本ブロック10,10間は、フィールド酸
化膜ではなく、第１図において上下方向に長いエンハン
スメント型MOSトランジスタ（分離トランジスタ）64に
よって分離されている。つまり、フィールド酸化膜は必
要ない。この分離トランジスタ64は、半導体基板（ｐ
型）11上にゲート酸化膜65を介してゲート電極66を設け
ることにより構成される。このゲート電極66は、通常の
使用時に、基板11と同電位にされて、ブロック10,10間
が分離される。フローティングゲート16は、第２図に示
すようにチャネル（E3＋F3＋E3）の中央部分（F3）のみ
を被う位置に薄いゲート酸化膜67を介して形成されてい
る。つまり、全チャネル幅（E3＋F3＋E3）のうちの幅F3
の部分がフローティングゲート16で被われて、チャネル
幅F3のフローティングゲートトランジスタが形成され
る。全チャネル幅（E3＋F3＋E3）のうちの幅（E3＋E3）
の部分は、その上方のコントロールゲート17で制御さ
れ、チャネル幅F3のフローティングゲートトランジスタ
と並列に接続される構成となっている。而して、上記フ
ローティングゲート16とゲート66とを同一のマスクで同
時に形成するようにしている。そのため、フローティン
グゲート16とゲート66の間の相対的距離は一定である。
つまり、ゲート16,66との間にマスクずれは生じない。
よって、マスクずれを見込んで、第１図及び第２図にお
いて左右方向に余裕をもたせる必要がない。このため、
前述のようにフィールド酸化膜を設ける必要がないこと
と相俟って、メモリ全体としての小形化が図られる。

次に、第１図のメモリの製造方法について、第4A図〜
第4G図を参照して説明する。

第4A図においてＰ型半導体基板81上に、分離トランジ
スタのゲート絶縁膜82に熱酸化により成長させる。次
に、フローティングゲート下の薄い酸化膜67を作るため
に、この膜82上にレジスト83を乗せる。

次に、そのレジスト83をマスクとして、フローティン
グゲートトランジスタ形成予定領域上の、上記絶縁膜82
aを取り除く。この状態が第4B図に示される。

次に、フローティングゲート酸化膜としての約100Å
ほどの酸化膜83を作る（第4C図）。

次に、分離トランジスタのゲート及びフローティング
ゲートを作るために、ポリシリコン84を付ける。このポ
リシリコン84上に、分離トランジスタのゲート及びフロ
ーティングゲートの形状にレジスト85をパターニングす
る。

このレジスト85をマスクとしてポリシリコン84、絶縁
膜82,83をエッチングする。エッチング後レジストを除
去する（第4E図）。

この後、酸化を行なって酸化膜86を形成する（第4F
図）。

次に、その膜86上にコントロールゲートとなるポリシ
リコン87をのせる（第4G図）。そのポリシリコン87をレ
ジストにより所定のパターンPEPする（第4G図）。この
後、このコントロールゲート及び分離トランジスタをマ
スクとして、メモリセルのソース、ドレインとなるN⁺領
域をインプラ（イオンの打ち込み）等で作る。

なお、各トランジスタのしきい値電圧を制御するため
のインプラは、従来と同様に行なえば良く、ここでは示
さなかった。

上述の製造方法によれば、第１図において、フローテ
ィングゲート16と分離トランジスタゲート66との間の間
隔が狂うことはない。つまり、第２図において左右方向
には自己整合的である。

第11図で説明したようにフローティングゲートとコン
トロールゲートとの間の絶縁膜にONO構造を用いてもよ
い。この場合は、第4F図の酸化膜86の代わりに用いるこ
とになる。あるいは、第4D図のポリシリコン84を設けた
後、このポリシリコン84上にONOを付け、この後ONO上に
レジスト85をパターニングするようにしてもよい。この
場合、第4E図のポリシリコン84上にONOが存在し、この
後、酸化膜86を形成する。ONO上にはほとんど酸化膜は
成長しないため、メモリセルのエンハンスメント型トラ
ンジスタのゲート絶縁膜の厚さを独自に制御できるとい
う利点がある。

以下に、第１図において左右方向だけでなく、上下方
向にもいずれの生じることのない、第１図のメモリの製
造方法について、第5A図〜第10C図を参照して説明す
る。

この方法における、第5A図多び第5B図は、先述の方法
の第4A〜4C図に相当する。この第5A図のａ−ａ′線断面
図が第5B図である。この方法は、第5A図及び第5B図まで
は、先述の第4C図までの方法と同様である。

次に、第6A図およびそのａ−ａ′線断面図である第6B
図からわかるように、第5A図、第5B図の膜82、83上にポ
リシリコン84をのせる。このポリシリコン84上にレジス
ト85をのせる。そのレジスト85をストライプ状にパター
ニングして、レジスト85a,85bとする。第6A図と第２図
とからわかるように、レジスト85aはフローティングゲ
ート16の幅F3とし、レジスト85bは分離トランジスタゲ
ート電極66の幅I1としている。

次に、第7A図及びそのａ−ａ′線断面図である第7B図
からわかるように、レジスト85a,85bをマスクとしてポ
リシリコン84及び膜82,83をエッチングする。この後、
ポリシリコン84及び基板11を酸化して酸化膜86をつけ
る。この膜86上に、コントロールゲートを作るためのポ
リシリコン87をつける。

次に、第8A図、そのａ−ａ′線断面図（第8B図）及び
ｂ−ｂ′線断面図（第8C図）からわかるように、ポリシ
リコン87を酸化して酸化膜91を形成する。この膜91上に
レジスト92をのせ、特に、第8A図からわかるように、レ
ジスト92を、コントロールゲート17（第１図参照）の形
成予定領域にその幅Ｗに残す。

次に、このレジスト92を６マスクとして、酸化膜91、
ポリシリコン87、酸化膜86をエッチングする。

このエッチング後の状態は、第9A図のａ−ａ′線断面
図（第9B図）及びｂ−ｂ′線断面図（第9C図）に表わさ
れる。第9B図は第8B図に対応し、第9C図は第8C図に対応
している。第9B図及び第8B図からわかるように、レジス
ト92に被われた部分の下方はエッチングされない。しか
しながら、第9C図及び第8C図からわかるように、レジス
ト92に被われていない部分はエッチングされ、基板81と
ポリシリコン84が露呈する。次にレジスト92を取り除
く。

次に、第10A図、そのａ−ａ′線断面図（第10B図）及
びｂ−ｂ′線断面図（第10C図）からわかるように、レ
ジスト93をつけてパターニングし、レジスト93を分離ト
ランジスタ形成予定領域の上方にのみ残す。次に、この
レジスト93と、酸化膜91とをマスクとしてエッチングす
る。これにより、第9A図の中央のポリシリコン84のう
ち、酸化膜91からはみ出た部分は除去され、酸化膜91の
下方の部分がフローティングゲート16として残存する。

次に、レジスト93を取り除き、コントロールゲート87
（17）、分離トランジスタのゲート84（66）をマスクと
して、メモリセルのソース・ドレイン領域15となるN⁺領
域（第３図参照）をインプラ等で形成する。この後の工
程は従来のものと同様である。

以上説明したように第5A図〜第10C図に示した製造方
法によれば、メモリセルのフローティングゲート16及び
エンハンスメント型トランジスタ64を自己整合的につく
れる。このため、マスク合わせずれによる特性のバラツ
キを防止できる。また、分離トランジスタ64を用いるよ
うにしたので、フィールド酸化膜が必要ない。そのた
め、メモリセルをポリシリコンのピッチで形式できるた
め、従来のフィールド領域で分離する方法に比べ、セル
サイズも小さくできる。

この実施例においても第４図の場合と同様に、フロー
ティングゲートとコントロールゲートとの間の絶縁膜に
ONO構造を用いることができる。すなわち、第７図にお
いて、酸化膜86に代えて、ONO膜を用いればよい。ある
いは、第６図において、ポリシリコン84を付けた後、こ
のポリシリコン84上にONOを付け、この後ONO上にレジス
ト85をパターニングする。この場合、第７図のポリシリ
コン84上にONOが存在し、この後酸化膜86を形成するよ
うにする。

次に、第１図の電気的特性について述べる。

各フローティング・ゲート16は各メモリセルのチャネ
ル領域の全面ではなく、一部のみを被っている。これに
より、あるメモリセルのチャネル領域についてみれば、
その一部においては上方にフローティング・ゲート16と
コントロール・ゲート17とが重なり合ってフローテイン
グ・ゲートトランジスタを構成しており、チャネル領域
の他の部分においては上方にコントロール・ゲート17の
みが存在してエンハンスメント形トランジスタ（第２図
のE3で示した部分）が構成されている。即ち、あるメモ
リセルついてみれば、上記２種類のトランジスタが並列
接続（第２図のE3およびF3で示した部分）された形にな
っている。従って、第１図の各NAND基本ブロック10の等
価回路は、第3A図のように表わされる。

次に上記第３図のようにフローティング・ゲートトラ
ンジスタとエンハンスメント形トランジスタとを並列接
続して構成された８個の各メモリセル32〜39における動
作を、第3B図の特性図を用いて説明する。第3B図中の特
性（ｂ）はエンハンスメント型トランジスタの特性であ
る。消去状態のときにはフローティング・ゲートトラン
ジスタ、例えば第３図中のトランジスタの32aの閾値電
圧は第3B図中の特性（ａ）に示すように約5Vと高くなっ
ている。しかし、トランジスタ32aと並列に接続されて
いるエンハンスメント形トランジスタ32bの閾値電圧
は、特性（ｂ）からわかるように、1Vになっている。こ
のため、メモリセル52としての特性はエンハンスメント
形トランジスタ32bの特性が支配的になり、閾値は1Vと
なる。同様に他のメモリセル33〜39でも、その特性はエ
ンハンスメント形トランジスタ33b〜39bの特性が支配的
になる。

第3B図中の特性（ｃ）は書き込み状態のときのメモリ
セルの特性である。このときの閾値電圧は約−5Vになっ
ている。即ち、この書き込み状態においては、エンハン
スメント形トランジスタ（例えば、32b）の閾値電圧は1
Vで消去状態のときと変わらないが、フローティング・
ゲートトランジスタ（例えば、32a）の閾値電圧が約−5
Vになる。このため、メモリセルとしての特性はフロー
ティング・ゲートトランジスタの特性が支配的になり、
約−5Vとなる。

このような２つのトランジスタが並列接続されたメモ
リセルを使用すると、消去時の閾値電圧はエンハンスメ
ント形トランジスタで決まる。エンハンスメント形トラ
ンジスタをその閾値電圧が1Vになるように設計し、かつ
製造することは容易である。また、フローティング・ゲ
ートトランジスタの閾値電圧は1V以上（少なくとも0V以
上）ならばいくらでもよいため、閾値電圧のばらつきを
考慮して十分な消去を行なえば、安定した特性が得られ
る。

また、NAND基本ブロックとしての消去、書き込み及び
読み出し動作は前記第１表の場合と同様である。ところ
が、従来のメモリでは消去時に閾値電圧は1Vから3Vの範
囲にする必要があるので、所望する閾値電圧に注意深く
移行させる必要がある。これに対し、上記実施例のメモ
リの場合には、消去時の閾値電圧はエンハンスメント形
トランジスタによって決定されるので、消去時にフロー
ティング・ゲートトランジスタの閾値電圧がどの程度に
なるかを考慮する必要はない。従って、ワード線に従来
よりも高い電圧を印加して十分に消去を行うことができ
る。

また、データの書き込みについては、従来のメモリの
場合、消去されたメモリセルの閾値電圧が5V程度まで上
昇するため、選択されたメモリセルのドレインに15Vの
電圧を印加するためには、非選択のメモリセルのコント
ロール・ゲートに20Vの高電圧を印加する必要があっ
た。ところが、上記実施例の場合には、消去時の閾値電
圧が1Vと低く、基板効果を考慮しても高々2V程度なの
で、選択されたメモリセルのドレインに従来と同様に15
Vの電圧を得るためには非選択のメモリセルのコントロ
ール・ゲートに17V程度という従来よりも低い電圧を印
加すればよい。

〔発明の効果〕

本発明によれば、動作速度が早く、全メモリセルの一
括均一消去が確実に行える。

さらに、本発明のメモリによれば、基本ブロック間も
分離を、フィールド酸化膜でなく、エンハンスメント型
MOSトランジスタで行うようにしたので、基本ブロック
間の間隔を狭くして、メモリ全体の小形下が可能であ
る。

さらに、本発明の製造方法によれば、上記のようなメ
モリを、フローティングゲートと上記MOSトランジスタ
（分離トランジスタ）との間の間隔やコントロールゲー
トとフローティングゲートとの位置完成を自己整合的な
ものとして製造することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部の平面パターン図、第
２図及び第３図はそのａ−ａ′線及びｂ−ｂ′線断面
図、第3A図は第１図の等化回路図、第3B図はそのしきい
値電圧特性図、第４図は本発明の製造方法の工程断面
図、第５図〜第10図はその異なる製造方法の工程断面
図、第11図は従来例の平面パターン図、Ａ−Ａ′線断面
図、Ｂ−Ｂ′線断面図、第12図は第11図の等価回路図、
第13図はその動作説明図、第14図はそのしきい値特性図
である。 10……基本ブロック、11……半導体基板、15……ソース
・ドレイン領域、16……フローティングゲート、17……
コントロールゲート、64……エンハンスメント型MOSト
ランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−173654（ＪＰ，Ａ) 特開 昭62−125666（ＪＰ，Ａ) 特開 昭61−260653（ＪＰ，Ａ) 特開 昭58−190069（ＪＰ，Ａ) 特開 昭58−190068（ＪＰ，Ａ) 特開 昭58−119672（ＪＰ，Ａ) 特許2724150（ＪＰ，Ｂ２)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数の不揮発性メモリを直列に接続した基
   本ブロックの複数を有し、前記メモリセルは、半導体基
   板の表面部分にチャネル領域を挾んで形成された一対の
   ソース・ドレイン領域と、そのチャネル領域の上方に形
   成されてその領域の一部を覆う電荷捕獲可能なフローテ
   ィング・ゲートと、そのフローティング・ゲートの上方
   に形成されたコントロール・ゲートとを有し、 隣り合って配置される前記基本ブロックは、エンハスメ
   ント型MOSトランジスタによって分離されている ことを特徴とする不揮発性半導体メモリ。
2. 【請求項２】前記チャネル領域は、前記コントロール・
   ゲートにより制御される２個のエンハンスメント型MOS
   トランジスタの領域と、前記コントロール・ゲートによ
   り制御される前記２個のエンハンスメント型MOSトラン
   ジスタに並列に接続されるとともに、前記コントロール
   ・ゲートにより制御される前記２個のエンハンスメント
   型MOSトランジスタに挟まれるように構成される前記フ
   ローティング・ゲートにより制御される領域とからなる
   請求項１記載の不揮発性半導体メモリ。
3. 【請求項３】前記エンハンスメント型MOSトランジスタ
   の両側は、前記不揮発性メモリセルと直接的に接してお
   り、前記MOSトランジスタのゲートと前記コントロール
   ゲートとは直交していることを特徴とする請求項１又は
   ２記載の不揮発性半導体メモリ。
4. 【請求項４】半導体基板上に薄い絶縁膜と厚い絶縁膜と
   を形成し、それらの絶縁膜上に第１ポリシリコンを堆積
   する第１工程と、 その第１ポリシリコンをパターニングして、フローティ
   ングゲートが所定の間隔で並ぶフローティングゲート列
   の複数を形成すると共に、前記各列を区画する分離トラ
   ンジスタゲートを形成する第２工程と、 前記フローティングゲート及び前記分離トランジスタゲ
   ート上に絶縁膜を介して第２ポリシリコンを堆積する第
   ３工程と、 その第２ポリシリコンをパターニングして、前記分離ト
   ランジスタゲートと直交し、前記フローティングゲート
   を被う帯状のフローティングゲートを形成する第４工程
   と、 を備える不揮発性半導体メモリの製造方法。
5. 【請求項５】半導体基板上に薄い絶縁膜と厚い絶縁膜と
   を形成し、それらの絶縁膜上に第１ポリシリコンを堆積
   する第１工程と、 その第１ポリシリコンをパターニングして、前記薄い絶
   縁膜上の帯状の第１ポリシリコンと、前記厚い絶縁膜上
   の分離トランジスタゲートとを形成する第２工程と、 前記帯状の第１ポリシリコンと前記分離トランジスタゲ
   ートとの上方に絶縁膜を介して第２ポリシコンを堆積す
   る第３工程と、 この第２ポリシリコン上に絶縁膜を形成する第４の工程
   と、 前記第２ポリシリコンを前記分離トランジスタゲートと
   直交し、所定間隔で並ぶ帯状の第１マスクを用いてエッ
   チングして、コントロールゲートを帯状に形成するとと
   もに第１ポリシリコンを露出させる第５工程と、 前記帯状の第１ポリシリコンを、前記コントロールゲー
   ト上の絶縁膜をマスクとするとともに、前記分離トラン
   ジスタゲートをおおう帯状の第３マスクとを用いてエッ
   チングして、フローティングゲートを前記コントロール
   ゲートと自己整合適に形成する第６工程と、 を備える不揮発性半導体メモリの製造方法。
6. 【請求項６】一導電型半導体基板と、 行方向に第１の間隔を有すると共に、列方向に第２の間
   隔を有し行及び列方向に配列された、前記半導体基板上
   に設けられた前記半導体基板とは反対の導電型を有する
   反対導電型半導体領域と、 列方向に設けられた前記反対導電型半導体領域同士の間
   の前記半導体基板上に絶縁膜を介して設けられ、前記反
   対導電型半導体領域の行方向の幅よりも小さな幅を有す
   る、電荷を保持するためのフローティング・ゲートと、 行方向に設けられた前記反対導電型半導体領域同士の間
   を通して、列方向に配線され、絶縁膜を介して前記半導
   体基板上に設けられ、所定の電位に設定される配線層
   と、 同一行に配置された、前記反対導電型半導体領域同士の
   間の半導体基板上及び前記フローティング・ゲート上そ
   れぞれに絶縁膜を介して設けられ、前記配線層上に絶縁
   膜を介してこの配線層を横切るように配置される制御ゲ
   ートと、 を具備したことを特徴とする不揮発性半導体メモリ。