JP3484023B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3484023B2 JP3484023B2 JP28250996A JP28250996A JP3484023B2 JP 3484023 B2 JP3484023 B2 JP 3484023B2 JP 28250996 A JP28250996 A JP 28250996A JP 28250996 A JP28250996 A JP 28250996A JP 3484023 B2 JP3484023 B2 JP 3484023B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に浮遊ゲートと制御ゲートを有
するメモリセルトランジスタを有する半導体装置におけ
るメモリセルトランジスタの浮遊ゲートの構造およびそ
の形成方法に関するもので、例えば不揮発性半導体記憶
装置などに使用されるものである。
その製造方法に係り、特に浮遊ゲートと制御ゲートを有
するメモリセルトランジスタを有する半導体装置におけ
るメモリセルトランジスタの浮遊ゲートの構造およびそ
の形成方法に関するもので、例えば不揮発性半導体記憶
装置などに使用されるものである。
【０００２】
【従来の技術】近年、電気的書き替え可能なメモリセル
のアレイを有する不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）においては、集積度の向上を図るため、複数個のメ
モリセルトランジスタを直列接続してＮＡＮＤセルを構
成したＮＡＮＤセル型ＥＥＰＲＯＭが開発されている
（特開平１−１７３６５４号公報）。
のアレイを有する不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）においては、集積度の向上を図るため、複数個のメ
モリセルトランジスタを直列接続してＮＡＮＤセルを構
成したＮＡＮＤセル型ＥＥＰＲＯＭが開発されている
（特開平１−１７３６５４号公報）。
【０００３】図６は、この種のＥＥＰＲＯＭのＮＡＮＤ
セルの基本構成を示す平面図であり、図７（ａ）、
（ｂ）はその矢視Ａ−Ａ′、Ｂ−Ｂ′断面図、図８は図
６のＮＡＮＤセルの等価回路である。
セルの基本構成を示す平面図であり、図７（ａ）、
（ｂ）はその矢視Ａ−Ａ′、Ｂ−Ｂ′断面図、図８は図
６のＮＡＮＤセルの等価回路である。
【０００４】この例では、４個のメモリセルＭ1 〜Ｍ4
と２個の選択ＭＯＳトランジスタＳ1 、Ｓ2 を、そのソ
ース、ドレイン拡散層９を共用する形で直列接続してＮ
ＡＮＤセルを構成している。このようなＮＡＮＤセルが
マトリックス配列されてメモリアレイが構成される。
と２個の選択ＭＯＳトランジスタＳ1 、Ｓ2 を、そのソ
ース、ドレイン拡散層９を共用する形で直列接続してＮ
ＡＮＤセルを構成している。このようなＮＡＮＤセルが
マトリックス配列されてメモリアレイが構成される。
【０００５】ＮＡＮＤセルのドレイン９は、選択トラン
ジスタＳ1 を介してビット線ＢＬに接続される。また、
ＮＡＮＤセルのソース９は、選択トランジスタＳ2 を介
して接地線１０に接続される。各メモリセルの制御ゲー
トＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差するワード線
ＷＬに接続される。この実施例は４個のメモリセルで１
つのＮＡＮＤセルを構成しているが、一般に２のｎ乗
（ｎ＝１、２、…）個のメモリセルで１つのＮＡＮＤセ
ルを構成できる。
ジスタＳ1 を介してビット線ＢＬに接続される。また、
ＮＡＮＤセルのソース９は、選択トランジスタＳ2 を介
して接地線１０に接続される。各メモリセルの制御ゲー
トＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差するワード線
ＷＬに接続される。この実施例は４個のメモリセルで１
つのＮＡＮＤセルを構成しているが、一般に２のｎ乗
（ｎ＝１、２、…）個のメモリセルで１つのＮＡＮＤセ
ルを構成できる。
【０００６】次に、具体的なセル構造を、図７（ａ）、
（ｂ）を参照して説明する。ｎ型シリコン基板１上にｐ
ウェル１′を設ける。このｐウェル１′上にメモリセル
を形成し、周辺回路はメモリセルと別のｐウェル上に設
ける。ＮＡＮＤセルは、ｐウェル１′上の素子分離絶縁
膜２で囲まれた一つの領域に、この例では４個のメモリ
セルとそれを挟む２つの選択トランジスタが形成されて
いる。
（ｂ）を参照して説明する。ｎ型シリコン基板１上にｐ
ウェル１′を設ける。このｐウェル１′上にメモリセル
を形成し、周辺回路はメモリセルと別のｐウェル上に設
ける。ＮＡＮＤセルは、ｐウェル１′上の素子分離絶縁
膜２で囲まれた一つの領域に、この例では４個のメモリ
セルとそれを挟む２つの選択トランジスタが形成されて
いる。
【０００７】各メモリセルは、ｐウェル１′上に５〜２
０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て、５０〜４００ｎｍの第１層多結晶シリコン膜により
浮遊ゲート４i（ｉ＝1 、2 、3 、4 ）が形成され、こ
の上に１５〜４０ｎｍの熱酸化膜からなる第２ゲート絶
縁膜５を介して、１００〜４００ｎｍの第２層多結晶シ
リコン膜により制御ゲート６i（ｉ＝1 、2 、3 、4 ）
が形成されている。制御ゲート６iは一方向に連続的に
配設されてワード線ＷＬとなる。
０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て、５０〜４００ｎｍの第１層多結晶シリコン膜により
浮遊ゲート４i（ｉ＝1 、2 、3 、4 ）が形成され、こ
の上に１５〜４０ｎｍの熱酸化膜からなる第２ゲート絶
縁膜５を介して、１００〜４００ｎｍの第２層多結晶シ
リコン膜により制御ゲート６i（ｉ＝1 、2 、3 、4 ）
が形成されている。制御ゲート６iは一方向に連続的に
配設されてワード線ＷＬとなる。
【０００８】各メモリセルのソース、ドレイン拡散層９
となるｎ型層は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。一端のメモリセル
のドレイン９は、ゲート電極４5 により構成される選択
ＭＯＳトランジスタＳ1 を介してビット線８に接続さ
れ、他端のメモリセルのソース９はゲート電極４6 によ
り構成されるもう一つの選択トランジスタＳ2 を介して
接地線１０に接続されている。
となるｎ型層は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。一端のメモリセル
のドレイン９は、ゲート電極４5 により構成される選択
ＭＯＳトランジスタＳ1 を介してビット線８に接続さ
れ、他端のメモリセルのソース９はゲート電極４6 によ
り構成されるもう一つの選択トランジスタＳ2 を介して
接地線１０に接続されている。
【０００９】２つの選択トランジスタＳ1 、Ｓ2 は、ｐ
ウェル１′上に２５〜４０ｎｍの熱酸化膜からなる第３
ゲート絶縁膜３2 を介して第１層多結晶シリコン膜によ
り選択ゲート４5 、４6 が形成されている。そして、こ
の選択ゲート４5 、４6 上に第２ゲート絶縁膜５を介し
て第２層多結晶シリコンよりなる配線６5 、６6 が形成
されている。ここで、選択ゲート４5 と配線６5 とはス
ルーホール内の導電体（図示せず）により接続され、低
抵抗化されている。同様に、選択ゲート４6 と配線６6
とはスルーホール内の導電体（図示せず）により接続さ
れ、低抵抗化されている。
ウェル１′上に２５〜４０ｎｍの熱酸化膜からなる第３
ゲート絶縁膜３2 を介して第１層多結晶シリコン膜によ
り選択ゲート４5 、４6 が形成されている。そして、こ
の選択ゲート４5 、４6 上に第２ゲート絶縁膜５を介し
て第２層多結晶シリコンよりなる配線６5 、６6 が形成
されている。ここで、選択ゲート４5 と配線６5 とはス
ルーホール内の導電体（図示せず）により接続され、低
抵抗化されている。同様に、選択ゲート４6 と配線６6
とはスルーホール内の導電体（図示せず）により接続さ
れ、低抵抗化されている。
【００１０】ここで、各メモリセルの浮遊ゲート４1 〜
４4 と制御ゲート６1 〜６4 とは、それぞれチャネル長
方向の一対の側壁面については、同一エッチング・マス
クを用いて同時にパターニングされ、エッジが揃えられ
ている。同様に、選択ゲート４5 、４6 と低抵抗化され
た配線６5 、６6 とはそれぞれチャネル長方向の一対の
側壁面については、同一エッチング・マスクを用いて同
時にパターニングされ、エッジが揃えられている。
４4 と制御ゲート６1 〜６4 とは、それぞれチャネル長
方向の一対の側壁面については、同一エッチング・マス
クを用いて同時にパターニングされ、エッジが揃えられ
ている。同様に、選択ゲート４5 、４6 と低抵抗化され
た配線６5 、６6 とはそれぞれチャネル長方向の一対の
側壁面については、同一エッチング・マスクを用いて同
時にパターニングされ、エッジが揃えられている。
【００１１】また、前記ソース、ドレイン拡散層９とな
るｎ型層は、前記制御ゲート６1 〜６4 および配線６
5 、６6 をマスクとして、ヒ素Ａｓまたは燐Ｐのイオン
注入により形成される。
るｎ型層は、前記制御ゲート６1 〜６4 および配線６
5 、６6 をマスクとして、ヒ素Ａｓまたは燐Ｐのイオン
注入により形成される。
【００１２】このような構成において、各メモリセルで
の浮遊ゲート４iと基板１間の結合容量Ｃ1 は、浮遊ゲ
ート４iと制御ゲート６i間の結合容量Ｃ2 に比べて小さ
く設定されている。
の浮遊ゲート４iと基板１間の結合容量Ｃ1 は、浮遊ゲ
ート４iと制御ゲート６i間の結合容量Ｃ2 に比べて小さ
く設定されている。
【００１３】これを具体的なセル・パラメータ例を上げ
て説明すれば、パターン寸法は１μｍルールに従って、
浮遊ゲート４iおよび制御ゲート６iは共に幅が１μｍで
あり、浮遊ゲート４iはフィールド領域となる素子分離
絶縁膜２上に両側１μｍずつ延在させている。
て説明すれば、パターン寸法は１μｍルールに従って、
浮遊ゲート４iおよび制御ゲート６iは共に幅が１μｍで
あり、浮遊ゲート４iはフィールド領域となる素子分離
絶縁膜２上に両側１μｍずつ延在させている。
【００１４】また、第１ゲート絶縁膜３1は例えば２０
ｎｍの熱酸化膜、第２ゲート絶縁膜５は３５ｎｍの熱酸
化膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。即ち、Ｃ1 ＜Ｃ2 となっている。図９は、この
ＮＡＮＤセルでの書き込み、消去および読み出しの動作
を説明するための回路図を示し、下記の表１に各ゲート
の電位関係を示す。
ｎｍの熱酸化膜、第２ゲート絶縁膜５は３５ｎｍの熱酸
化膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。即ち、Ｃ1 ＜Ｃ2 となっている。図９は、この
ＮＡＮＤセルでの書き込み、消去および読み出しの動作
を説明するための回路図を示し、下記の表１に各ゲート
の電位関係を示す。
【００１５】
【表１】
【００１６】まず、ＮＡＮＤセルを構成するメモリセル
を一括して消去する。そのために、この例では、ＮＡＮ
Ｄセル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ
4 を０Ｖとし、選択ＭＯＳトランジスタＳ1 とＳ2 のゲ
ートＳＧ1 とＳＧ2 および、ｎ型基板１とメモリセルを
囲むｐウェル１′を“Ｈ”レベル（例えば昇圧電位Ｖp
p′＝18Ｖ）とし、ビット線ＢＬ1 、ＢＬ2 も同じＶp
p′電位とする。
を一括して消去する。そのために、この例では、ＮＡＮ
Ｄセル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ
4 を０Ｖとし、選択ＭＯＳトランジスタＳ1 とＳ2 のゲ
ートＳＧ1 とＳＧ2 および、ｎ型基板１とメモリセルを
囲むｐウェル１′を“Ｈ”レベル（例えば昇圧電位Ｖp
p′＝18Ｖ）とし、ビット線ＢＬ1 、ＢＬ2 も同じＶp
p′電位とする。
【００１７】これにより、全メモリセルの制御ゲートＣ
Ｇ1 〜ＣＧ4 とｐウェル１′間に電界がかかり、浮遊ゲ
ート４iからｐウェル１′にトンネル効果により電子が
放出される。全メモリセルＭ1 〜Ｍ8 はこれにより閾値
が負（−１〜５Ｖ）の方向に移動し、“０”状態とな
る。こうして、ＮＡＮＤセルの一括消去が行われる。
Ｇ1 〜ＣＧ4 とｐウェル１′間に電界がかかり、浮遊ゲ
ート４iからｐウェル１′にトンネル効果により電子が
放出される。全メモリセルＭ1 〜Ｍ8 はこれにより閾値
が負（−１〜５Ｖ）の方向に移動し、“０”状態とな
る。こうして、ＮＡＮＤセルの一括消去が行われる。
【００１８】次に、ＮＡＮＤセルへのデータ書き込みを
行う。データ書き込みは、ソース側のメモリセルＭ4 か
ら順に行う。まず、ビット線ＢＬ1 側にあるメモリセル
Ｍ4（図８のセルＡ）のみを選択的に書き込む場合、前
記表１に示すようにビット線ＢＬ1 側の選択トランジス
タＳ1 のゲートＳＧ1 をＶpp／２（10Ｖ）に、ソース線
側の選択トランジスタＳ2 のゲートＳＧ2 を０Ｖに、制
御ゲートＣＧ4 を“Ｈ”レベル（例えば昇圧電位Ｖpp＝
12〜20Ｖ）に、そして他の制御ゲートＣＧ1 〜ＣＧ3 を
０Ｖと“Ｈ”レベルの中間電位（例えばＶpp／２) とす
る。
行う。データ書き込みは、ソース側のメモリセルＭ4 か
ら順に行う。まず、ビット線ＢＬ1 側にあるメモリセル
Ｍ4（図８のセルＡ）のみを選択的に書き込む場合、前
記表１に示すようにビット線ＢＬ1 側の選択トランジス
タＳ1 のゲートＳＧ1 をＶpp／２（10Ｖ）に、ソース線
側の選択トランジスタＳ2 のゲートＳＧ2 を０Ｖに、制
御ゲートＣＧ4 を“Ｈ”レベル（例えば昇圧電位Ｖpp＝
12〜20Ｖ）に、そして他の制御ゲートＣＧ1 〜ＣＧ3 を
０Ｖと“Ｈ”レベルの中間電位（例えばＶpp／２) とす
る。
【００１９】この時、ビット線ＢＬ1 を０Ｖに、ビット
線ＢＬ2 を中間電位（例えばＶpp／２) とする。これに
より、メモリセルＡの制御ゲートＣＧ4 とｎ型拡散層９
およびｐウェル１′間に高電界がかかる。この結果、ｐ
ウェル１′およびｎ型拡散層９より浮遊ゲートに電子が
トンネル効果により注入され、閾値が正の方向に移動し
て閾値が０Ｖ以上の状態“１”になる。この時、選択さ
れていないメモリセルの閾値は変わらない。
線ＢＬ2 を中間電位（例えばＶpp／２) とする。これに
より、メモリセルＡの制御ゲートＣＧ4 とｎ型拡散層９
およびｐウェル１′間に高電界がかかる。この結果、ｐ
ウェル１′およびｎ型拡散層９より浮遊ゲートに電子が
トンネル効果により注入され、閾値が正の方向に移動し
て閾値が０Ｖ以上の状態“１”になる。この時、選択さ
れていないメモリセルの閾値は変わらない。
【００２０】ビット線ＢＬ1 側にあるメモリセルＭ1 〜
Ｍ3 は制御ゲートＣＧ1 〜ＣＧ3 がＶpp／２でｎ型拡散
層９およびチャネル部が０Ｖなので書き込みモードにな
るが電界が弱く、浮遊ゲートに電子が注入されずメモリ
セルの閾値は変わらず、“０”状態であり続ける。
Ｍ3 は制御ゲートＣＧ1 〜ＣＧ3 がＶpp／２でｎ型拡散
層９およびチャネル部が０Ｖなので書き込みモードにな
るが電界が弱く、浮遊ゲートに電子が注入されずメモリ
セルの閾値は変わらず、“０”状態であり続ける。
【００２１】また、“０”書き込みまたは非選択とされ
たビット線ＢＬ2 側では、メモリセルＭ5 〜Ｍ7 は制御
ゲートＣＧ1 〜ＣＧ3 が中間電位Ｖpp／２で、各メモリ
セルのソース・ドレインおよびチャネル部の電位も同じ
くＶpp／２なので、浮遊ゲートと拡散層９およびチャネ
ル部間の電界は殆どなく、浮遊ゲートで電子の注入、放
出は起こらない。よって、メモリセルの閾値は変わら
ず、“０”状態であり続ける。
たビット線ＢＬ2 側では、メモリセルＭ5 〜Ｍ7 は制御
ゲートＣＧ1 〜ＣＧ3 が中間電位Ｖpp／２で、各メモリ
セルのソース・ドレインおよびチャネル部の電位も同じ
くＶpp／２なので、浮遊ゲートと拡散層９およびチャネ
ル部間の電界は殆どなく、浮遊ゲートで電子の注入、放
出は起こらない。よって、メモリセルの閾値は変わら
ず、“０”状態であり続ける。
【００２２】また、ビット線ＢＬ2 側にあるメモリセル
Ｍ8 では制御ゲートＣＧ4 が“Ｈ”レベル（Ｖpp）であ
るが、ソースとドレインおよびチャネル部の電位はＶpp
／２となっており書き込みモードになるが電界は弱く、
浮遊ゲートに電子が注入されずメモリセルの閾値は変わ
らず、“０”状態であり続ける。
Ｍ8 では制御ゲートＣＧ4 が“Ｈ”レベル（Ｖpp）であ
るが、ソースとドレインおよびチャネル部の電位はＶpp
／２となっており書き込みモードになるが電界は弱く、
浮遊ゲートに電子が注入されずメモリセルの閾値は変わ
らず、“０”状態であり続ける。
【００２３】以上のようにしてセルＡにのみ選択的に書
き込みが行われる。次に、ＮＡＮＤセルの１つ上段のメ
モリセルＭ3 の書き込みに移る。この時、メモリセルＭ
3 の制御ゲートＣＧ3 を“Ｈ”レベル（Ｖpp) に上げ、
メモリセルＭ1 、Ｍ2 、Ｍ4 の制御ゲートＣＧ1 、ＣＧ
2 、ＣＧ4 を中間電位Ｖpp／２に、選択されたメモリセ
ル側のビット線ＢＬ1 を０Ｖに、他のビット線ＢＬ2 は
中間電位Ｖpp／２にする。２つの選択ゲートＳ1 、Ｓ2
のゲート電位はメモリセルＭ4 の選択書き込み時と変ら
ない。すると、メモリセルＭ4 の書き込みと同様に選択
的に１つ上段のメモリセルＭ3 の書き込みができる。以
下同様に、メモリセルＭ2 、Ｍ1 に順次書き込みを行
う。
き込みが行われる。次に、ＮＡＮＤセルの１つ上段のメ
モリセルＭ3 の書き込みに移る。この時、メモリセルＭ
3 の制御ゲートＣＧ3 を“Ｈ”レベル（Ｖpp) に上げ、
メモリセルＭ1 、Ｍ2 、Ｍ4 の制御ゲートＣＧ1 、ＣＧ
2 、ＣＧ4 を中間電位Ｖpp／２に、選択されたメモリセ
ル側のビット線ＢＬ1 を０Ｖに、他のビット線ＢＬ2 は
中間電位Ｖpp／２にする。２つの選択ゲートＳ1 、Ｓ2
のゲート電位はメモリセルＭ4 の選択書き込み時と変ら
ない。すると、メモリセルＭ4 の書き込みと同様に選択
的に１つ上段のメモリセルＭ3 の書き込みができる。以
下同様に、メモリセルＭ2 、Ｍ1 に順次書き込みを行
う。
【００２４】以上の書き込み時には、“Ｈ”レベル（Ｖ
pp）と中間電位（Ｖpp／２）を制御ゲートおよびビット
線に印加するが、“Ｈ”レベルと中間電位より流れる電
流はトンネル電流と、拡散層９とｐウェル１′間の接合
リークのみなので１０μＡ以下である。
pp）と中間電位（Ｖpp／２）を制御ゲートおよびビット
線に印加するが、“Ｈ”レベルと中間電位より流れる電
流はトンネル電流と、拡散層９とｐウェル１′間の接合
リークのみなので１０μＡ以下である。
【００２５】また、一括消去時には、ｎ型基板１とメモ
リセルを囲むｐウェル１′を“Ｈ”レベル（Ｖpp’）に
上げるが、“Ｈ”レベルより流れる電流はトンネル電流
と０Ｖである周辺回路を囲むｐウェルとｎ型基板１の間
の接合リークのみなので１０μＡ以下である。
リセルを囲むｐウェル１′を“Ｈ”レベル（Ｖpp’）に
上げるが、“Ｈ”レベルより流れる電流はトンネル電流
と０Ｖである周辺回路を囲むｐウェルとｎ型基板１の間
の接合リークのみなので１０μＡ以下である。
【００２６】よって、書き込みと消去時の高電圧はＩＣ
に外部より与えられる５Ｖ程度の低い電圧からも昇圧回
路により作ることができる。さらに、選択書き込み時に
高電圧より流れる電流が微少なため一つの制御ゲートに
つながるメモリセルは一度に全部書き込みが可能であ
る。つまり、ページ・モードでの書き込みができ、その
分だけ高速書き込みができる。
に外部より与えられる５Ｖ程度の低い電圧からも昇圧回
路により作ることができる。さらに、選択書き込み時に
高電圧より流れる電流が微少なため一つの制御ゲートに
つながるメモリセルは一度に全部書き込みが可能であ
る。つまり、ページ・モードでの書き込みができ、その
分だけ高速書き込みができる。
【００２７】また、上記した書き込み、消去法では、ト
ンネル電流が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊は起こらず、データ書
き替え回数およびデータ保持の信頼性が向上する。
ンネル電流が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊は起こらず、データ書
き替え回数およびデータ保持の信頼性が向上する。
【００２８】さらに、書き込み時に選択ゲートＳＧ1 の
ゲート電極には高々１０Ｖ程度の電圧しかかからないの
で、素子分離が容易で素子分離幅を従来のホットエレク
トロン注入型のＥＥＰＲＯＭと同程度に縮小できる。
ゲート電極には高々１０Ｖ程度の電圧しかかからないの
で、素子分離が容易で素子分離幅を従来のホットエレク
トロン注入型のＥＥＰＲＯＭと同程度に縮小できる。
【００２９】読み出し動作は、例えばメモリセルＡのデ
ータを読み出す場合について説明すると、２つの選択ト
ランジスタの選択ゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）
にしトランジスタをオンとし、非選択のメモリセルの制
御ゲートＣＧ1 、ＣＧ2 およびＣＧ3 には書き込み状態
にあるメモリセルがオンする程度の“Ｈ”レベル（例え
ば５Ｖ）電位を与え、選択メモリセルＡの制御ゲートＣ
Ｇ4 を“Ｌ”レベル（例えば０Ｖ）とする。
ータを読み出す場合について説明すると、２つの選択ト
ランジスタの選択ゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）
にしトランジスタをオンとし、非選択のメモリセルの制
御ゲートＣＧ1 、ＣＧ2 およびＣＧ3 には書き込み状態
にあるメモリセルがオンする程度の“Ｈ”レベル（例え
ば５Ｖ）電位を与え、選択メモリセルＡの制御ゲートＣ
Ｇ4 を“Ｌ”レベル（例えば０Ｖ）とする。
【００３０】そして、選択メモリセルＡにつながるビッ
ト線ＢＬ1 を“Ｈ”レベル（１〜５Ｖ程度）に他のビッ
ト線は０Ｖに、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”、“１”の判定ができる。
ト線ＢＬ1 を“Ｈ”レベル（１〜５Ｖ程度）に他のビッ
ト線は０Ｖに、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”、“１”の判定ができる。
【００３１】以上において、ＥＥＰＲＯＭを構成するＮ
ＡＮＤセルの基本構成と動作を説明した。ところが、こ
のような構成においては、図７（ａ）に示す浮遊ゲート
４iのエッジ部Ｆで浮遊ゲート４iと制御ゲート６iとの
間の電界が図１０に示すように集中する。このため、浮
遊ゲート４iのエッジ部Ｆでの第２ゲート絶縁膜５の破
壊をまねく恐れがある。これを防止するために、通常は
図１１に示すように、浮遊ゲート４iのエッジ部Ｆのエ
ッチング後に浮遊ゲート４iのコーナ部分４ａを熱酸化
させる。
ＡＮＤセルの基本構成と動作を説明した。ところが、こ
のような構成においては、図７（ａ）に示す浮遊ゲート
４iのエッジ部Ｆで浮遊ゲート４iと制御ゲート６iとの
間の電界が図１０に示すように集中する。このため、浮
遊ゲート４iのエッジ部Ｆでの第２ゲート絶縁膜５の破
壊をまねく恐れがある。これを防止するために、通常は
図１１に示すように、浮遊ゲート４iのエッジ部Ｆのエ
ッチング後に浮遊ゲート４iのコーナ部分４ａを熱酸化
させる。
【００３２】しかし、このように熱酸化によりコーナ部
分４ａをまるめる結果、図１２に示すように、浮遊ゲー
ト４iの第１ゲート絶縁膜３1側のエッジ部Ｇも酸化さ
れ、ゲートバーズビークができる。この結果、メモリセ
ルのカップリング比γ｛＝Ｃ2／（Ｃ1 ＋Ｃ2 ）｝がば
らつき、信頼性が低下する。なお、ここで、Ｃ1 は浮遊
ゲート４i・基板１間の結合容量、Ｃ2 は浮遊ゲート４i
・制御ゲート６i間の結合容量である。
分４ａをまるめる結果、図１２に示すように、浮遊ゲー
ト４iの第１ゲート絶縁膜３1側のエッジ部Ｇも酸化さ
れ、ゲートバーズビークができる。この結果、メモリセ
ルのカップリング比γ｛＝Ｃ2／（Ｃ1 ＋Ｃ2 ）｝がば
らつき、信頼性が低下する。なお、ここで、Ｃ1 は浮遊
ゲート４i・基板１間の結合容量、Ｃ2 は浮遊ゲート４i
・制御ゲート６i間の結合容量である。
【００３３】また、ＥＥＰＲＯＭにおいては、こうした
カップリング比γの値が大きいほど書き込みおよび消去
の電圧を低くすることができるが、カップリング比γの
値は通常０．６程度であるので、現状では書き込みの際
に制御ゲート６iに約２０Ｖの高電圧を印加し、浮遊ゲ
ート４iを１２Ｖ（＝２０Ｖ×０．６）とし、浮遊ゲー
ト４iへ基板１からの電子の注入を行っている。
カップリング比γの値が大きいほど書き込みおよび消去
の電圧を低くすることができるが、カップリング比γの
値は通常０．６程度であるので、現状では書き込みの際
に制御ゲート６iに約２０Ｖの高電圧を印加し、浮遊ゲ
ート４iを１２Ｖ（＝２０Ｖ×０．６）とし、浮遊ゲー
ト４iへ基板１からの電子の注入を行っている。
【００３４】しかる、書き込みおよび消去の電圧が高い
場合、トランジスタの耐圧を高くする必要があり、デバ
イスの設計が複雑になる。さらに、制御ゲート６iを駆
動するためのロウデコーダ回路の設計上、デザインルー
ルを大きくする必要が生じ、ロウデコーダ回路のパター
ン面積が大きくなったり、制御ゲート６iの配列ピッチ
に合わせてロウデコーダ回路のワード線駆動回路を配置
することが困難になる。
場合、トランジスタの耐圧を高くする必要があり、デバ
イスの設計が複雑になる。さらに、制御ゲート６iを駆
動するためのロウデコーダ回路の設計上、デザインルー
ルを大きくする必要が生じ、ロウデコーダ回路のパター
ン面積が大きくなったり、制御ゲート６iの配列ピッチ
に合わせてロウデコーダ回路のワード線駆動回路を配置
することが困難になる。
【００３５】このような点に鑑み、カップリング比γを
大きくするためには、浮遊ゲート４iの制御ゲート６i方
向の長さを長くとり、Ｃ2 を増大させればよいが、これ
と同時にメモリセルのサイズも大きくなるという問題が
ある。
大きくするためには、浮遊ゲート４iの制御ゲート６i方
向の長さを長くとり、Ｃ2 を増大させればよいが、これ
と同時にメモリセルのサイズも大きくなるという問題が
ある。
【００３６】
【発明が解決しようとする課題】上記したように従来の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、浮遊ゲートのエッ
ジ部で電界集中が生じ、それを回避するためのまるめ酸
化により第１ゲート絶縁膜のエッジ部にバーズビークが
生じ、その結果、メモリセルのカップリング比がばらつ
くという問題があった。
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、浮遊ゲートのエッ
ジ部で電界集中が生じ、それを回避するためのまるめ酸
化により第１ゲート絶縁膜のエッジ部にバーズビークが
生じ、その結果、メモリセルのカップリング比がばらつ
くという問題があった。
【００３７】また、メモリセルのカップリング比が０．
６程度であったので、書き込みおよび消去の電圧が２０
Ｖ程度と高くなり、デバイスの設計およびロウデコーダ
回路の設計を複雑、困難なものにしてしまうという問題
があった。
６程度であったので、書き込みおよび消去の電圧が２０
Ｖ程度と高くなり、デバイスの設計およびロウデコーダ
回路の設計を複雑、困難なものにしてしまうという問題
があった。
【００３８】本発明は上記の問題点を解決すべくなされ
たもので、浮遊ゲートのエッジ部での電界集中を緩和さ
せ、かつ、メモリセルのカップリング比を大きくさせ、
書き込みおよび消去の電圧を低下できるとともに、信頼
性の向上を図り得る半導体装置およびその製造方法を提
供することを目的とする。
たもので、浮遊ゲートのエッジ部での電界集中を緩和さ
せ、かつ、メモリセルのカップリング比を大きくさせ、
書き込みおよび消去の電圧を低下できるとともに、信頼
性の向上を図り得る半導体装置およびその製造方法を提
供することを目的とする。
【００３９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表層部に選択的に形成された素子分離領域
と、前記素子分離領域間の基板表層部に形成されたドレ
イン領域・チャネル領域・ソース領域と、前記チャネル
領域上に第１の絶縁膜を介して形成され、一対の側壁面
の延長面が上面端部の延長面に対して鈍角をなすように
順テーパ状の側壁面を有すると共に上面が平坦化されて
いる浮遊ゲートと、前記浮遊ゲートの上面および側壁面
に第２の絶縁膜を介して形成された制御ゲートとを具備
することを特徴とする。
半導体基板の表層部に選択的に形成された素子分離領域
と、前記素子分離領域間の基板表層部に形成されたドレ
イン領域・チャネル領域・ソース領域と、前記チャネル
領域上に第１の絶縁膜を介して形成され、一対の側壁面
の延長面が上面端部の延長面に対して鈍角をなすように
順テーパ状の側壁面を有すると共に上面が平坦化されて
いる浮遊ゲートと、前記浮遊ゲートの上面および側壁面
に第２の絶縁膜を介して形成された制御ゲートとを具備
することを特徴とする。
【００４０】 本発明の半導体装置において、素子分離
領域はフィールド酸化膜であることを特徴とする。
領域はフィールド酸化膜であることを特徴とする。
【００４１】 本発明の半導体装置の製造方法は、半導
体基板の表層部に選択的に素子分離領域を形成する工程
と、前記素子分離領域間の基板表面上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に浮遊ゲート形成
用の導電膜を所定の厚さとなるように形成する工程と、
エッチバックにより前記導電膜の上面を平坦化する工程
と、側壁面が順テーパ状になるようにテーパＲＩＥ法に
より前記導電膜をパターニング加工する工程と、少なく
とも前記浮遊ゲートの上面および側壁面を覆うように第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を介し
て前記導電膜の上面および側壁面に対向するように制御
ゲート用の導電膜を形成する工程とを具備することを特
徴とする。
体基板の表層部に選択的に素子分離領域を形成する工程
と、前記素子分離領域間の基板表面上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に浮遊ゲート形成
用の導電膜を所定の厚さとなるように形成する工程と、
エッチバックにより前記導電膜の上面を平坦化する工程
と、側壁面が順テーパ状になるようにテーパＲＩＥ法に
より前記導電膜をパターニング加工する工程と、少なく
とも前記浮遊ゲートの上面および側壁面を覆うように第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を介し
て前記導電膜の上面および側壁面に対向するように制御
ゲート用の導電膜を形成する工程とを具備することを特
徴とする。
【００４２】本発明の半導体装置の製造方法において、
前記素子分離領域がフィールド酸化膜である場合には、
前記浮遊ゲート形成用の導電膜を所定の厚さとなるよう
に形成する際に、浮遊ゲートの上面の最も低い部分の高
さが前記フィールド酸化膜の上面の最も高い部分の高さ
よりも高くなる厚さに形成することが望ましい。
前記素子分離領域がフィールド酸化膜である場合には、
前記浮遊ゲート形成用の導電膜を所定の厚さとなるよう
に形成する際に、浮遊ゲートの上面の最も低い部分の高
さが前記フィールド酸化膜の上面の最も高い部分の高さ
よりも高くなる厚さに形成することが望ましい。
【００４３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体装
置の第１の実施の形態に係るＮＡＮＤセル型ＥＥＰＲＯ
Ｍを示すブロック図である。メモリセルアレイ３１に対
して、データ書き込み、読み出し、再書き込み及びベリ
ファイ読み出しを行うために、ビット線制御回路３２が
設けられている。このビット線制御回路３２は、データ
入力バッファ３６につながっている。アドレスバッファ
３４からのアドレス信号は、ビット線を選択する列選択
手段としてのカラムデコーダ３３を介して、ビット線制
御回路３２に加えられる。
施の形態を詳細に説明する。図１は、本発明の半導体装
置の第１の実施の形態に係るＮＡＮＤセル型ＥＥＰＲＯ
Ｍを示すブロック図である。メモリセルアレイ３１に対
して、データ書き込み、読み出し、再書き込み及びベリ
ファイ読み出しを行うために、ビット線制御回路３２が
設けられている。このビット線制御回路３２は、データ
入力バッファ３６につながっている。アドレスバッファ
３４からのアドレス信号は、ビット線を選択する列選択
手段としてのカラムデコーダ３３を介して、ビット線制
御回路３２に加えられる。
【００４４】一方、メモリセルアレイ３１における制御
ゲート及び選択ゲートを選択制御するための行選択手段
として、ロウデコーダ３５が設けられている。また、メ
モリセルアレイ３１が形成されるＰ型領域（Ｐ基板また
はＰ型ウェル）の電位を制御するため、基板電位制御回
路３７が設けられている。
ゲート及び選択ゲートを選択制御するための行選択手段
として、ロウデコーダ３５が設けられている。また、メ
モリセルアレイ３１が形成されるＰ型領域（Ｐ基板また
はＰ型ウェル）の電位を制御するため、基板電位制御回
路３７が設けられている。
【００４５】プログラム終了検出回路３８は、ビット線
制御回路３２にラッチされているデータを検知し、書き
込み終了信号を出力する。書き込み終了信号は、データ
入出力バッファ３６から外部へ出力される。ビット線制
御回路３２は、主にＣＭＯＳフリップフロップ（ＦＦ）
を有する。これらのＦＦは、書き込むためのデータのラ
ッチ、ビット線の電位を検知するためのセンス動作、書
き込み後のベリファイ読み出しのためのセンス動作、さ
らに再読み込みデータのラッチを行う。
制御回路３２にラッチされているデータを検知し、書き
込み終了信号を出力する。書き込み終了信号は、データ
入出力バッファ３６から外部へ出力される。ビット線制
御回路３２は、主にＣＭＯＳフリップフロップ（ＦＦ）
を有する。これらのＦＦは、書き込むためのデータのラ
ッチ、ビット線の電位を検知するためのセンス動作、書
き込み後のベリファイ読み出しのためのセンス動作、さ
らに再読み込みデータのラッチを行う。
【００４６】図２は、図１に示したＮＡＮＤセル型ＥＥ
ＰＲＯＭのパターンの一例を示す平面図であり、図３
（ａ）、（ｂ）は図２中の矢視Ａ−Ａ′、Ｂ−Ｂ′方向
に沿う構造の一例を示す断面図である。
ＰＲＯＭのパターンの一例を示す平面図であり、図３
（ａ）、（ｂ）は図２中の矢視Ａ−Ａ′、Ｂ−Ｂ′方向
に沿う構造の一例を示す断面図である。
【００４７】図２および図３（ａ）、（ｂ）に示すＥＥ
ＰＲＯＭにおいて、ｎ型シリコン基板１１上にｐウェル
１１′が設けられており、このｐウェル１１′上の素子
分離絶縁膜（フィールド酸化膜）１２で囲まれた領域に
ＮＡＮＤセル、本例では４個のメモリセルトランジスタ
とそれを挟む２つの選択トランジスタからなるＮＡＮＤ
セルが形成されている。
ＰＲＯＭにおいて、ｎ型シリコン基板１１上にｐウェル
１１′が設けられており、このｐウェル１１′上の素子
分離絶縁膜（フィールド酸化膜）１２で囲まれた領域に
ＮＡＮＤセル、本例では４個のメモリセルトランジスタ
とそれを挟む２つの選択トランジスタからなるＮＡＮＤ
セルが形成されている。
【００４８】なお、周辺回路は、前記ＮＡＮＤセルとは
別のｐウェル上に設けられている。この場合、ｐ型シリ
コン基板を用いて、そのｐ型シリコン基板内にｎウェル
を設け、そのｎウェル内にｐウェルを設け、そのｐウェ
ル上にＮＡＮＤセルを形成してもよい。
別のｐウェル上に設けられている。この場合、ｐ型シリ
コン基板を用いて、そのｐ型シリコン基板内にｎウェル
を設け、そのｎウェル内にｐウェルを設け、そのｐウェ
ル上にＮＡＮＤセルを形成してもよい。
【００４９】前記ＮＡＮＤセルの各メモリセルトランジ
スタは、ｐウェル１１′上に形成された厚さが５〜２０
ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1 と、こ
の第１ゲート絶縁膜１３1 上および前記フィールド酸化
膜１２の一部上に形成された厚さが１０００ｎｍ以上の
第１層多結晶シリコン膜からなる浮遊ゲート１４i（ｉ
＝1 、2 、3 、4 ）と、この浮遊ゲート１４i上に形成
された厚さが１５〜４０ｎｍの熱酸化膜からなる第２ゲ
ート絶縁膜１５と、この第２ゲート絶縁膜１５上に形成
された厚さが１００〜４００ｎｍの第２層多結晶シリコ
ン膜あるいはシリサイド膜と多結晶シリコン膜との積層
膜からなる制御ゲート１６i（ｉ＝1、2 、3 、4 ）と、
前記浮遊ゲート１４iの下方のｐウェル１１′表層部の
チャネル領域をＮＡＮＤセルの４個のメモリセルトラン
ジスタの配列方向に挟むように形成されたｎ型拡散層か
らなるソース、ドレイン領域１９とを有する。
スタは、ｐウェル１１′上に形成された厚さが５〜２０
ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1 と、こ
の第１ゲート絶縁膜１３1 上および前記フィールド酸化
膜１２の一部上に形成された厚さが１０００ｎｍ以上の
第１層多結晶シリコン膜からなる浮遊ゲート１４i（ｉ
＝1 、2 、3 、4 ）と、この浮遊ゲート１４i上に形成
された厚さが１５〜４０ｎｍの熱酸化膜からなる第２ゲ
ート絶縁膜１５と、この第２ゲート絶縁膜１５上に形成
された厚さが１００〜４００ｎｍの第２層多結晶シリコ
ン膜あるいはシリサイド膜と多結晶シリコン膜との積層
膜からなる制御ゲート１６i（ｉ＝1、2 、3 、4 ）と、
前記浮遊ゲート１４iの下方のｐウェル１１′表層部の
チャネル領域をＮＡＮＤセルの４個のメモリセルトラン
ジスタの配列方向に挟むように形成されたｎ型拡散層か
らなるソース、ドレイン領域１９とを有する。
【００５０】この場合、各メモリセルトランジスタのソ
ース、ドレイン領域１９は、ＮＡＮＤセルのメモリセル
トランジスタの配列方向において隣接するもの同士で共
用されている。また、前記制御ゲート１６iは、メモリ
セルトランジスタの配列方向に直交する方向に連続的に
配設されてワード線となる。
ース、ドレイン領域１９は、ＮＡＮＤセルのメモリセル
トランジスタの配列方向において隣接するもの同士で共
用されている。また、前記制御ゲート１６iは、メモリ
セルトランジスタの配列方向に直交する方向に連続的に
配設されてワード線となる。
【００５１】さらに、ＮＡＮＤセルの一端側のメモリセ
ルトランジスタのドレイン１９は、ゲート電極１４5 を
有する第１の選択トランジスタ（ＭＯＳトランジスタ）
を介してビット線１８に接続され、ＮＡＮＤセルの他端
側のメモリセルトランジスタのソース１９はゲート電極
１４6 を有する第２の選択トランジスタ（ＭＯＳトラン
ジスタ）を介して接地線２０に接続されている。
ルトランジスタのドレイン１９は、ゲート電極１４5 を
有する第１の選択トランジスタ（ＭＯＳトランジスタ）
を介してビット線１８に接続され、ＮＡＮＤセルの他端
側のメモリセルトランジスタのソース１９はゲート電極
１４6 を有する第２の選択トランジスタ（ＭＯＳトラン
ジスタ）を介して接地線２０に接続されている。
【００５２】前記各選択トランジスタは、ｐウェル１
１′上に形成された厚さが２５〜４０ｎｍの熱酸化膜か
らなる第３ゲート絶縁膜１３2 と、この第３ゲート絶縁
膜１３2 上に形成された厚さが１０００ｎｍ以上の第１
層多結晶シリコン膜からなる選択ゲート１４5 、１４6
と、この選択ゲート１４5 、１４6 上に形成された厚さ
が１００〜４００ｎｍの第２層多結晶シリコン膜からな
る配線１６5 、１６6 とを有する。ここで、選択ゲート
１４5 と配線１６5 とはビアホール内の導電体（図示せ
ず）を介して接続され、低抵抗化されている。同様に、
選択ゲート１４6 と配線１６6 とはビアホール内の導電
体（図示せず）を介して接続され、低抵抗化されてい
る。
１′上に形成された厚さが２５〜４０ｎｍの熱酸化膜か
らなる第３ゲート絶縁膜１３2 と、この第３ゲート絶縁
膜１３2 上に形成された厚さが１０００ｎｍ以上の第１
層多結晶シリコン膜からなる選択ゲート１４5 、１４6
と、この選択ゲート１４5 、１４6 上に形成された厚さ
が１００〜４００ｎｍの第２層多結晶シリコン膜からな
る配線１６5 、１６6 とを有する。ここで、選択ゲート
１４5 と配線１６5 とはビアホール内の導電体（図示せ
ず）を介して接続され、低抵抗化されている。同様に、
選択ゲート１４6 と配線１６6 とはビアホール内の導電
体（図示せず）を介して接続され、低抵抗化されてい
る。
【００５３】そして、各メモリセルの浮遊ゲート１４1
〜１４4 と制御ゲート１６1 〜１６4 とは、それぞれチ
ャネル長方向の一対の側壁面については、同一エッチン
グ・マスクを用いて同時にパターニングされ、エッジが
揃えられている。同様に、選択ゲート１４5 、１４6 と
配線１６5 、１６6 とは、それぞれチャネル長方向の一
対の側壁面については、同一エッチング・マスクを用い
て同時にパターニングされ、エッジが揃えられている。
〜１４4 と制御ゲート１６1 〜１６4 とは、それぞれチ
ャネル長方向の一対の側壁面については、同一エッチン
グ・マスクを用いて同時にパターニングされ、エッジが
揃えられている。同様に、選択ゲート１４5 、１４6 と
配線１６5 、１６6 とは、それぞれチャネル長方向の一
対の側壁面については、同一エッチング・マスクを用い
て同時にパターニングされ、エッジが揃えられている。
【００５４】また、前記ソース、ドレイン領域１９とな
るｎ型層は、前記制御ゲート１６１〜１６４ および配
線１６5 、１６6 をマスクとして、ヒ素Ａｓまたは燐Ｐ
のイオン注入により形成される。
るｎ型層は、前記制御ゲート１６１〜１６４ および配
線１６5 、１６6 をマスクとして、ヒ素Ａｓまたは燐Ｐ
のイオン注入により形成される。
【００５５】次に、前記した図３（ａ）、（ｂ）の構造
を有するＥＥＰＲＯＭの製造方法の一例について説明す
る。この製造方法は、まず、半導体基板の表層部に選択
的に素子分離領域を形成する。次に、隣り合う素子分離
領域間の基板表面上に第１の絶縁膜を形成する。次に、
前記第１の絶縁膜上に浮遊ゲート形成用の導電膜を所定
の厚さとなるように形成する。次に、前記導電膜の側壁
面が順テーパ状になるようにテーパＲＩＥ（反応性イオ
ンエッチング）法により前記導電膜をパターニング加工
して前記素子分離領域に対応したスリットを設ける。次
に、少なくとも前記パターニング加工された導電膜の上
面および側壁面を覆うように第２の絶縁膜を形成する。
次に、前記第２の絶縁膜を介して前記浮遊ゲート形成用
の導電膜の上面および側壁面に対向するように制御ゲー
ト形成用の導電膜を形成した後、ＲＩＥ法により制御ゲ
ート形成用の導電膜、第２の絶縁膜及び浮遊ゲート形成
用の導電膜をチャネル長方向でエッジが揃えられるよう
に順次パターニング加工して、メモリセルトランジスタ
用の浮遊ゲートおよび制御ゲートを形成する。
を有するＥＥＰＲＯＭの製造方法の一例について説明す
る。この製造方法は、まず、半導体基板の表層部に選択
的に素子分離領域を形成する。次に、隣り合う素子分離
領域間の基板表面上に第１の絶縁膜を形成する。次に、
前記第１の絶縁膜上に浮遊ゲート形成用の導電膜を所定
の厚さとなるように形成する。次に、前記導電膜の側壁
面が順テーパ状になるようにテーパＲＩＥ（反応性イオ
ンエッチング）法により前記導電膜をパターニング加工
して前記素子分離領域に対応したスリットを設ける。次
に、少なくとも前記パターニング加工された導電膜の上
面および側壁面を覆うように第２の絶縁膜を形成する。
次に、前記第２の絶縁膜を介して前記浮遊ゲート形成用
の導電膜の上面および側壁面に対向するように制御ゲー
ト形成用の導電膜を形成した後、ＲＩＥ法により制御ゲ
ート形成用の導電膜、第２の絶縁膜及び浮遊ゲート形成
用の導電膜をチャネル長方向でエッジが揃えられるよう
に順次パターニング加工して、メモリセルトランジスタ
用の浮遊ゲートおよび制御ゲートを形成する。
【００５６】即ち、図３（ａ）、（ｂ）の構造を有する
ＥＥＰＲＯＭにおいては、前記浮遊ゲート形成用の導電
膜のワード線方向のエッジを揃えるパターニング加工の
際、テーパＲＩＥが行われ、図４に示すようにＮＡＮＤ
セルの浮遊ゲート１４iは制御ゲート１６iの長さ方向に
沿う断面形状が台形状に形成されている。
ＥＥＰＲＯＭにおいては、前記浮遊ゲート形成用の導電
膜のワード線方向のエッジを揃えるパターニング加工の
際、テーパＲＩＥが行われ、図４に示すようにＮＡＮＤ
セルの浮遊ゲート１４iは制御ゲート１６iの長さ方向に
沿う断面形状が台形状に形成されている。
【００５７】換言すれば、浮遊ゲート１４iは図３に示
される断面において、一対の側壁面の延長面が上面端部
の延長面に対して鈍角（例えば１００〜９５°）をなす
順テーパ状の側壁面を有するように形成されている。こ
れにより、メモリセルトランジスタの書き込み動作およ
び消去動作の際に、浮遊ゲート１４iのエッジ部Ｅでの
浮遊ゲート１４i・制御ゲート１６i間の電界集中が緩和
され、両ゲート間の第２ゲート絶縁膜１５の破壊が防止
される。
される断面において、一対の側壁面の延長面が上面端部
の延長面に対して鈍角（例えば１００〜９５°）をなす
順テーパ状の側壁面を有するように形成されている。こ
れにより、メモリセルトランジスタの書き込み動作およ
び消去動作の際に、浮遊ゲート１４iのエッジ部Ｅでの
浮遊ゲート１４i・制御ゲート１６i間の電界集中が緩和
され、両ゲート間の第２ゲート絶縁膜１５の破壊が防止
される。
【００５８】このような効果は、素子分離領域としてト
レンチ（溝）構造が採用された場合にも得られる。なお
ここで、浮遊ゲート１４iの側壁面が上面端部に連なる
コーナー部分を熱酸化などにより丸めても良い。すなわ
ち、図３に示される浮遊ゲート１４iの断面形状が台形
状であるため、穏やかな熱酸化条件でもコーナー部に丸
みを設けることができ、ひいてはメモリーセルのカップ
リング比γのばらつきを抑えながら、浮遊ゲート１４i
のエッジ部Ｅでの電解集中を一段と緩和できる。
レンチ（溝）構造が採用された場合にも得られる。なお
ここで、浮遊ゲート１４iの側壁面が上面端部に連なる
コーナー部分を熱酸化などにより丸めても良い。すなわ
ち、図３に示される浮遊ゲート１４iの断面形状が台形
状であるため、穏やかな熱酸化条件でもコーナー部に丸
みを設けることができ、ひいてはメモリーセルのカップ
リング比γのばらつきを抑えながら、浮遊ゲート１４i
のエッジ部Ｅでの電解集中を一段と緩和できる。
【００５９】また図３（ａ）、（ｂ）の構造を有するＥ
ＥＰＲＯＭにおいては、図４に示されるとおり、フィー
ルド酸化膜１２の最も高い部分の上面Ｃの高さよりも浮
遊ゲート１４iの最も低い部分の上面Ｄの高さが高くな
るように、浮遊ゲート１４iの膜厚をフィールド酸化膜
１２の膜厚（例えば６００ｎｍ）の１／２以上（３００
ｎｍ以上）となるように形成している。
ＥＰＲＯＭにおいては、図４に示されるとおり、フィー
ルド酸化膜１２の最も高い部分の上面Ｃの高さよりも浮
遊ゲート１４iの最も低い部分の上面Ｄの高さが高くな
るように、浮遊ゲート１４iの膜厚をフィールド酸化膜
１２の膜厚（例えば６００ｎｍ）の１／２以上（３００
ｎｍ以上）となるように形成している。
【００６０】これにより、フィールド酸化膜１２の上面
Ｃから浮遊ゲート１４iの上面Ｄまでの高さＨを大きく
とることができ、浮遊ゲート１４iの側壁面をテーパ状
にしたことで同じ高さでも側壁面の面積が増大されるこ
とと相俟って、第２ゲート絶縁膜１５を介しての浮遊ゲ
ート１４i・制御ゲート１６iの接触長さｌを大きくとる
ことができる。
Ｃから浮遊ゲート１４iの上面Ｄまでの高さＨを大きく
とることができ、浮遊ゲート１４iの側壁面をテーパ状
にしたことで同じ高さでも側壁面の面積が増大されるこ
とと相俟って、第２ゲート絶縁膜１５を介しての浮遊ゲ
ート１４i・制御ゲート１６iの接触長さｌを大きくとる
ことができる。
【００６１】この結果、浮遊ゲート１４i・制御ゲート
１６i間の結合容量を大きくすることができ、メモリセ
ルのカップリング比を１に近付け、書き込みおよび消去
の電圧を著しく低下させることができる。
１６i間の結合容量を大きくすることができ、メモリセ
ルのカップリング比を１に近付け、書き込みおよび消去
の電圧を著しく低下させることができる。
【００６２】例えばメモリセルのカップリング比γが従
来の０．６程度から０．８程度へと増大し、書き込みお
よび消去の電圧Ｖppを２０Ｖ程度から１５Ｖ程度へと低
下させることができる。この理由は、浮遊ゲートの電圧
はほぼγ×Ｖppで決まり、浮遊ゲートの所望の電圧とし
て１２Ｖ程度を想定しているからである。
来の０．６程度から０．８程度へと増大し、書き込みお
よび消去の電圧Ｖppを２０Ｖ程度から１５Ｖ程度へと低
下させることができる。この理由は、浮遊ゲートの電圧
はほぼγ×Ｖppで決まり、浮遊ゲートの所望の電圧とし
て１２Ｖ程度を想定しているからである。
【００６３】これにより、トランジスタのデバイス設計
およびロウデコーダ回路をはじめとする制御ゲートを駆
動するための回路の設計が容易になり、信頼性の向上を
図ることができる。
およびロウデコーダ回路をはじめとする制御ゲートを駆
動するための回路の設計が容易になり、信頼性の向上を
図ることができる。
【００６４】なお、前記浮遊ゲート材料の堆積後テーパ
ーＲＩＥ前に、例えばＣＭＰ（Chemical Mechanical Po
lishing ）法によるエッチバック工程を導入し、浮遊ゲ
ート材料表面の平坦化処理を行うことにより、浮遊ゲー
ト１４iと制御ゲート１６iとはゲート酸化膜１５を介し
て平板状に対向するようになり、デバイス（ＥＥＰＲＯ
Ｍ）の厚さを薄く実現することが可能になる。
ーＲＩＥ前に、例えばＣＭＰ（Chemical Mechanical Po
lishing ）法によるエッチバック工程を導入し、浮遊ゲ
ート材料表面の平坦化処理を行うことにより、浮遊ゲー
ト１４iと制御ゲート１６iとはゲート酸化膜１５を介し
て平板状に対向するようになり、デバイス（ＥＥＰＲＯ
Ｍ）の厚さを薄く実現することが可能になる。
【００６５】以下、前記フィールド酸化膜１２、浮遊ゲ
ート１４iの形成工程の一例について、図５（ａ）乃至
（ｃ）を参照しながら説明する。まず、図５（ａ）に示
すように、ｐウェル１１′上のメモリセル部の素子領域
を例えばＳｉＮ膜２１でマスクして、フィールド酸化膜
１２を形成する。
ート１４iの形成工程の一例について、図５（ａ）乃至
（ｃ）を参照しながら説明する。まず、図５（ａ）に示
すように、ｐウェル１１′上のメモリセル部の素子領域
を例えばＳｉＮ膜２１でマスクして、フィールド酸化膜
１２を形成する。
【００６６】その後、図５（ｂ）に示すように、ＳｉＮ
膜２１を除去し、第１ゲート絶縁膜１１を形成し、第１
層多結晶シリコン膜１４を堆積させた後に、図５（ｃ）
に示すように、エッチバック工程により第１層多結晶シ
リコン膜１４を平坦化する。
膜２１を除去し、第１ゲート絶縁膜１１を形成し、第１
層多結晶シリコン膜１４を堆積させた後に、図５（ｃ）
に示すように、エッチバック工程により第１層多結晶シ
リコン膜１４を平坦化する。
【００６７】その後、図５（ｄ）に示すように、テーパ
ＲＩＥを用いて第１層多結晶シリコン膜１４をエッチン
グすることにより、制御ゲート１６iの長さ方向に沿う
断面が台形状の浮遊ゲート１４iを得る。
ＲＩＥを用いて第１層多結晶シリコン膜１４をエッチン
グすることにより、制御ゲート１６iの長さ方向に沿う
断面が台形状の浮遊ゲート１４iを得る。
【００６８】なお、浮遊ゲート材料表面の平坦化処理を
行わない場合には、下地面の高低形状に応じて浮遊ゲー
ト１４iの上面は端部よりも中央部が低い凹面状にな
り、浮遊ゲート１４iと制御ゲート１６iとの対向面積は
両者が平板状に対向する場合の対向面積よりも広くな
り、浮遊ゲート１４i・制御ゲート１６i間の結合容量が
大きくなる。
行わない場合には、下地面の高低形状に応じて浮遊ゲー
ト１４iの上面は端部よりも中央部が低い凹面状にな
り、浮遊ゲート１４iと制御ゲート１６iとの対向面積は
両者が平板状に対向する場合の対向面積よりも広くな
り、浮遊ゲート１４i・制御ゲート１６i間の結合容量が
大きくなる。
【００６９】なお、本発明は、上述した実施例のＮＡＮ
Ｄセルに限らず、図１３に示すように、それぞれ二層ゲ
ート構造の複数個のメモリセルトランジスタＭ1 、Ｍ2
、…、Ｍn が並列に接続され、その両端側に選択トラ
ンジスタＳ1 、Ｓ2 が直列に接続されたＡＮＤセル、あ
るいは、それぞれ二層ゲート構造の複数個のメモリセル
トランジスタＭ1 、Ｍ2 、…、Ｍn が並列に接続され、
その一端側に選択トランジスタが直列に接続されたＤＩ
ＮＯＲセルのアレイを有するＥＥＰＲＯＭにも適用でき
る。また、上述した各例に限定されるものではなく、そ
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
Ｄセルに限らず、図１３に示すように、それぞれ二層ゲ
ート構造の複数個のメモリセルトランジスタＭ1 、Ｍ2
、…、Ｍn が並列に接続され、その両端側に選択トラ
ンジスタＳ1 、Ｓ2 が直列に接続されたＡＮＤセル、あ
るいは、それぞれ二層ゲート構造の複数個のメモリセル
トランジスタＭ1 、Ｍ2 、…、Ｍn が並列に接続され、
その一端側に選択トランジスタが直列に接続されたＤＩ
ＮＯＲセルのアレイを有するＥＥＰＲＯＭにも適用でき
る。また、上述した各例に限定されるものではなく、そ
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００７０】
【発明の効果】以上詳述したように本発明によれば、浮
遊ゲートの制御ゲート方向の断面形状を台形化すること
により、浮遊ゲートのエッジ部での浮遊ゲート・制御ゲ
ート間の電界集中を緩和し、浮遊ゲート・制御ゲート間
の絶縁膜の破壊を防止できるので、メモリセルの信頼性
の向上を図ることができる。
遊ゲートの制御ゲート方向の断面形状を台形化すること
により、浮遊ゲートのエッジ部での浮遊ゲート・制御ゲ
ート間の電界集中を緩和し、浮遊ゲート・制御ゲート間
の絶縁膜の破壊を防止できるので、メモリセルの信頼性
の向上を図ることができる。
【００７１】さらには、浮遊ゲート・制御ゲート間の結
合容量を増大させることで、メモリセルの書き込みおよ
び消去の電圧を低下させることが可能となり、トランジ
スタのデバイス設計およびロウデコーダ回路をはじめと
する制御ゲートを駆動するための回路の設計が容易にな
り、信頼性の高いＥＥＰＲＯＭを実現できる。
合容量を増大させることで、メモリセルの書き込みおよ
び消去の電圧を低下させることが可能となり、トランジ
スタのデバイス設計およびロウデコーダ回路をはじめと
する制御ゲートを駆動するための回路の設計が容易にな
り、信頼性の高いＥＥＰＲＯＭを実現できる。
【図１】本発明の第１の実施の形態に係るＥＥＰＲＯＭ
のＮＡＮＤセル一例を示すブロック図。
のＮＡＮＤセル一例を示すブロック図。
【図２】本発明の第１の実施の形態に係るＥＥＰＲＯＭ
のＮＡＮＤセル一例を示す平面図。
のＮＡＮＤセル一例を示す平面図。
【図３】図２中の矢視Ａ−Ａ´およびＢ−Ｂ´断面図。
【図４】図２中の矢視Ａ−Ａ´断面図。
【図５】図２中の浮遊ゲート形成時のエッチバック工程
を説明するための断面図。
を説明するための断面図。
【図６】従来のＥＥＰＲＯＭのＮＡＮＤセルの一例を示
す平面図。
す平面図。
【図７】図６中の矢視Ａ−Ａ´およびＢ−Ｂ´断面図。
【図８】図６のＮＡＮＤセルの等価回路図。
【図９】図６のＮＡＮＤセルの動作を説明するための回
路図。
路図。
【図１０】浮遊ゲート・制御ゲート間の電界が浮遊ゲー
トのエッジ部で集中することを説明するための断面図。
トのエッジ部で集中することを説明するための断面図。
【図１１】浮遊ゲートのエッジ部のまるめ酸化を説明す
るための断面図。
るための断面図。
【図１２】浮遊ゲート・基板間の絶縁膜に生じるゲート
バーズビークを説明するための断面図。
バーズビークを説明するための断面図。
【図１３】ＥＥＰＲＯＭのＡＮＤセルの一例を示す等価
回路図。
回路図。
１１…ｎ型シリコン基板、
１１′…ｐウェル、
１２…素子分離絶縁膜、
１３1 …第１ゲート絶縁膜、
１３2 …第２ゲート絶縁膜、
１４ｉ（１４1 〜１４4 ）…浮遊ゲート、
１４5 ，１４6 …選択ゲート、
１５…第３ゲート絶縁膜、
１６ｉ（１６1 〜１６4 ）…制御ゲート、
１６5 ，１６6 …選択ゲートの配線、
ＢＬ1 〜ＢＬ3 ，８…ビット線、
１９…ソース、ドレイン拡散層、
Ｍ（Ｍ1 〜Ｍ8 ）…メモリセルトランジスタ、
Ｓ（Ｓ1 ，Ｓ2 ）…選択トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (8)
- 【請求項１】 半導体基板の表層部に選択的に形成され
た素子分離領域と、 前記素子分離領域間の基板表層部に形成されたドレイン
領域・チャネル領域・ソース領域と、 前記チャネル領域上に第１の絶縁膜を介して形成され、
一対の側壁面の延長面が上面端部の延長面に対して鈍角
をなすように順テーパ状の側壁面を有すると共に上面が
平坦化されている浮遊ゲートと、 前記浮遊ゲートの上面および側壁面に第２の絶縁膜を介
して形成された制御ゲートとを具備することを特徴とす
る半導体装置。 - 【請求項２】 前記素子分離領域はフィールド酸化膜で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記浮遊ゲートの側壁面が上面端部に連
なるコーナー部分は丸みを有することを特徴とする請求
項１または２記載の半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
半導体装置は、メモリセルトランジスタがマトリックス
配列されたメモリセルアレイと、前記メモリセルアレイ
の制御ゲートを選択する行選択手段と、前記メモリセル
アレイのビット線を選択する列選択手段とを具備する不
揮発性半導体記憶装置であることを特徴とする半導体装
置。 - 【請求項５】 請求項１乃至３のいずれか１つに記載の
半導体装置は、メモリセルトランジスタが複数個接続さ
れて構成されたメモリセルユニットがマトリックス配列
されたメモリセルアレイと、前記メモリセルアレイの制
御ゲートを選択する行選択手段と、前記メモリセルアレ
イのビット線を選択する列選択手段とを具備する不揮発
性半導体記憶装置であることを特徴とする半導体装置。 - 【請求項６】 前記メモリセルユニットは、前記メモリ
セルトランジスタが複数個直列に接続されてなるＮＡＮ
Ｄセル、または、前記メモリセルトランジスタが複数個
並列に接続されてなるＡＮＤセルもしくはＤＩＮＯＲセ
ルであることを特徴とする請求項５記載の半導体装置。 - 【請求項７】 半導体基板の表層部に選択的に素子分離
領域を形成する工程と、 前記素子分離領域間の基板表面上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜上に浮遊ゲート形成用の導電膜を所定
の厚さとなるように形成する工程と、エッチバックにより前記導電膜の上面を平坦化する工程
と、 側壁面が順テーパ状になるようにテーパＲＩＥ法により
前記導電膜をパターニング加工する工程と、 少なくとも前記浮遊ゲートの上面および側壁面を覆うよ
うに第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を介して前記導電膜の上面および側壁
面に対向するように制御ゲート用の導電膜を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項８】 前記素子分離領域はフィールド酸化膜で
あり、前記浮遊ゲート形成用の導電膜を所定の厚さとな
るように形成する際に、前記導電膜の上面の最も低い部
分の高さが前記フィールド酸化膜の上面の最も高い部分
の高さよりも高くなる厚さに形成することを特徴とする
請求項７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28250996A JP3484023B2 (ja) | 1996-10-24 | 1996-10-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28250996A JP3484023B2 (ja) | 1996-10-24 | 1996-10-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125812A JPH10125812A (ja) | 1998-05-15 |
| JP3484023B2 true JP3484023B2 (ja) | 2004-01-06 |
Family
ID=17653378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28250996A Expired - Fee Related JP3484023B2 (ja) | 1996-10-24 | 1996-10-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484023B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906804B2 (en) | 2006-07-19 | 2011-03-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284637B1 (en) * | 1999-03-29 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a floating gate with a sloping sidewall for a flash memory |
| DE69938664D1 (de) * | 1999-12-31 | 2008-06-19 | St Microelectronics Srl | Verfahren zum Herstellen nichtflüchtiger Speicherzellen |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100474739B1 (ko) * | 2002-04-08 | 2005-03-08 | 동부아남반도체 주식회사 | 비휘발성 메모리 셀의 경사진 플로팅 게이트 제조방법 |
| US7256098B2 (en) * | 2005-04-11 | 2007-08-14 | Infineon Technologies Ag | Method of manufacturing a memory device |
| CN112563322A (zh) * | 2020-12-01 | 2021-03-26 | 珠海博雅科技有限公司 | 场效应晶体管及其制造方法 |
-
1996
- 1996-10-24 JP JP28250996A patent/JP3484023B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7906804B2 (en) | 2006-07-19 | 2011-03-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
| US8133782B2 (en) | 2006-07-19 | 2012-03-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
| US8330206B2 (en) | 2006-07-19 | 2012-12-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10125812A (ja) | 1998-05-15 |
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