JPH05275659A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05275659A JPH05275659A JP4072026A JP7202692A JPH05275659A JP H05275659 A JPH05275659 A JP H05275659A JP 4072026 A JP4072026 A JP 4072026A JP 7202692 A JP7202692 A JP 7202692A JP H05275659 A JPH05275659 A JP H05275659A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明は、ＮＡＮＤセル型ＥＥＰＲＯＭの高
集積化を可能とすることを目的とする。 【構成】 本発明の不揮発性半導体記憶装置は、半導体
基板１上に絶縁膜３０を介して電荷蓄積層と制御ゲート
が積層して形成されてなる不揮発性半導体メモリセルが
隣接するもの同士でソース・ドレイン拡散層９を共用す
る形で直列接続してＮＡＮＤセルを構成し、このＮＡＮ
Ｄセルのソース・ドレイン拡散層９を半導体基板上の絶
縁膜３０上に形成してなる半導体膜３１で形成して構成
されている。 【効果】 本発明によれば、ビット線間の距離を縮める
ことができ、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを縮
小でき、チップ面積の大幅な縮小が可能となり、素子の
高集積化が図れる。
集積化を可能とすることを目的とする。 【構成】 本発明の不揮発性半導体記憶装置は、半導体
基板１上に絶縁膜３０を介して電荷蓄積層と制御ゲート
が積層して形成されてなる不揮発性半導体メモリセルが
隣接するもの同士でソース・ドレイン拡散層９を共用す
る形で直列接続してＮＡＮＤセルを構成し、このＮＡＮ
Ｄセルのソース・ドレイン拡散層９を半導体基板上の絶
縁膜３０上に形成してなる半導体膜３１で形成して構成
されている。 【効果】 本発明によれば、ビット線間の距離を縮める
ことができ、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを縮
小でき、チップ面積の大幅な縮小が可能となり、素子の
高集積化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書き替え可能な
メモリセルを用いたＮＡＮＤセル型の不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）に関する。
トが積層形成された構造を有する電気的書き替え可能な
メモリセルを用いたＮＡＮＤセル型の不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮游ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース、ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る（図５、図６）この様なＮＡＮＤセルがマトリクス配
列されてメモリセルアレイが構成される。セルアレイの
列方向に並ぶＮＡＮＤセルの一端側のドレインは、それ
ぞれ選択ゲートを介してビット線に共通接続され、他端
側ソースはやはり選択ゲートを介して共通ソース線に接
続されている。メモリセルの制御ゲートおよび選択ゲー
トのゲート電極は、メモリセルアレイの行方向にそれぞ
れ制御ゲート線（ワード線）、選択ゲート線として共通
接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮游ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース、ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る（図５、図６）この様なＮＡＮＤセルがマトリクス配
列されてメモリセルアレイが構成される。セルアレイの
列方向に並ぶＮＡＮＤセルの一端側のドレインは、それ
ぞれ選択ゲートを介してビット線に共通接続され、他端
側ソースはやはり選択ゲートを介して共通ソース線に接
続されている。メモリセルの制御ゲートおよび選択ゲー
トのゲート電極は、メモリセルアレイの行方向にそれぞ
れ制御ゲート線（ワード線）、選択ゲート線として共通
接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。
【０００３】データ書き込みは、ビット線から遠い方の
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶＭ（例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶＭ（例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶＭ（例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶＭ（例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
【０００４】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮游ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮游ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
【０００５】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲートおよ
び選択ゲートが０Ｖとされる。これにより、すべてのメ
モリセルにおいて浮游ゲートの電子が基板に放出され、
しきい値が負方向に移動する。
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲートおよ
び選択ゲートが０Ｖとされる。これにより、すべてのメ
モリセルにおいて浮游ゲートの電子が基板に放出され、
しきい値が負方向に移動する。
【０００６】データ読み出しは、選択ゲートおよび選択
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”、
“１”の判別がなされる。
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”、
“１”の判別がなされる。
【０００７】この様に従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶＭを印加する。このため隣り
合ったビット線間は十分な距離ｂを必要としている。ま
た、選択された制御ゲートに高電圧を印加する場合、図
５中に示す距離ａのメモリセル間を分離しているフィー
ルド絶縁膜下が反転し、メモリセル間が導通してしまう
ため、隣り合うメモリセル間は十分な距離をおく必要が
あった。
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶＭを印加する。このため隣り
合ったビット線間は十分な距離ｂを必要としている。ま
た、選択された制御ゲートに高電圧を印加する場合、図
５中に示す距離ａのメモリセル間を分離しているフィー
ルド絶縁膜下が反転し、メモリセル間が導通してしまう
ため、隣り合うメモリセル間は十分な距離をおく必要が
あった。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭでは隣り合うビット線間の距離
を縮めることができず、高集積化を阻害しているという
問題があった。本発明はこの様な点の鑑みなされたもの
で、高集積化を可能としたＮＡＮＤセル型のＥＥＰＲＯ
Ｍを提供することを目的とする。
ＮＡＮＤ型ＥＥＰＲＯＭでは隣り合うビット線間の距離
を縮めることができず、高集積化を阻害しているという
問題があった。本発明はこの様な点の鑑みなされたもの
で、高集積化を可能としたＮＡＮＤセル型のＥＥＰＲＯ
Ｍを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルの一端部のドレイ
ン、ソースを絶縁膜の上に形成した半導体膜上に形成す
る。すなわち、フィールド膜で素子分離せずに、素子領
域を絶縁膜上で加工してビット線方向のセル間を分離す
る。
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルの一端部のドレイ
ン、ソースを絶縁膜の上に形成した半導体膜上に形成す
る。すなわち、フィールド膜で素子分離せずに、素子領
域を絶縁膜上で加工してビット線方向のセル間を分離す
る。
【００１０】
【作用】本発明においては、ビット線間の距離を縮める
ことができ、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを縮
小でき、チップ面積の大幅な縮小が可能になる。
ことができ、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを縮
小でき、チップ面積の大幅な縮小が可能になる。
【００１１】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は本発明の一実施例に係るＥＥＰＲＯＭのＮＡ
ＮＤセルを示す平面図であり、図２（ａ）（ｂ）はその
Ａ−Ａ´、Ｂ−Ｂ´断面図である。また図３はＮＡＮＤ
セル等価回路である。
る。図１は本発明の一実施例に係るＥＥＰＲＯＭのＮＡ
ＮＤセルを示す平面図であり、図２（ａ）（ｂ）はその
Ａ−Ａ´、Ｂ−Ｂ´断面図である。また図３はＮＡＮＤ
セル等価回路である。
【００１２】この実施例では、４個のメモリセルＭ１〜
Ｍ４がそれらのソース、ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートを介してビット線ＢＬに接続され、他
端のソースは、選択ゲートＳを介して共通ソース線（接
地線）に接続されている。各メモリセルの制御ゲートＣ
Ｇ１〜ＣＧ４は、ビット線ＢＬと交差する方向に配設さ
れてワード線ＷＬとなる。
Ｍ４がそれらのソース、ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートを介してビット線ＢＬに接続され、他
端のソースは、選択ゲートＳを介して共通ソース線（接
地線）に接続されている。各メモリセルの制御ゲートＣ
Ｇ１〜ＣＧ４は、ビット線ＢＬと交差する方向に配設さ
れてワード線ＷＬとなる。
【００１３】この実施例では、４個のメモリセルで一つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１、２、…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１、２、…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
【００１４】具体的なメモリセル構造は、図２に示す通
りである。ｐ型シリコン基板１に絶縁膜３０が形成さ
れ、この絶縁膜３０上のシリコン層３１に４個のメモリ
セルと２個の選択ゲートが形成されている。
りである。ｐ型シリコン基板１に絶縁膜３０が形成さ
れ、この絶縁膜３０上のシリコン層３１に４個のメモリ
セルと２個の選択ゲートが形成されている。
【００１５】各メモリセルは、シリコン層３１上に５〜
２０nmの熱酸化膜からなる第１ゲート絶縁膜３を介して
形成された５０〜４００nmの第１層多結晶シリコンによ
り浮游ゲート４（４１〜４４）が形成され、この上に１
５〜４０nmの熱酸化膜からなる第２ゲート絶縁膜５を介
して形成された１００〜４００nmの第２層多結晶シリコ
ンにより制御ゲート６（６１〜６４）が形成されてい
る。各メモリセルのソース、ドレイン拡散層となるｎ型
層９は、隣接するもの同士で共用する形で、４個のメモ
リセルが直列接続されている。
２０nmの熱酸化膜からなる第１ゲート絶縁膜３を介して
形成された５０〜４００nmの第１層多結晶シリコンによ
り浮游ゲート４（４１〜４４）が形成され、この上に１
５〜４０nmの熱酸化膜からなる第２ゲート絶縁膜５を介
して形成された１００〜４００nmの第２層多結晶シリコ
ンにより制御ゲート６（６１〜６４）が形成されてい
る。各メモリセルのソース、ドレイン拡散層となるｎ型
層９は、隣接するもの同士で共用する形で、４個のメモ
リセルが直列接続されている。
【００１６】ＮＡＮＤセルのドレイン・ソース側端部に
は、ｐ型ウェル１´上に５〜４０nmの熱酸化膜からなる
ゲート絶縁膜３２を介して第１層多結晶シリコンにより
形成されたゲート電極４５をもつ選択ゲートが形成され
ている。ゲート電極４５には第２多結晶シリコンによる
配線６５が重ねて配設されている。これらゲート電極４
５と配線６５は、所定間隔毎にスルーホールで接続され
て、低抵抗化される。ここで、各メモリセルの浮游ゲー
ト４１〜４４と制御ゲート６１〜６４、および選択ゲー
トのゲート電極４５と配線６５は、チャネル長方向につ
いては同一エッチングマスクを用いてパターニングして
揃えられている。ソース、ドレイン拡散層となるｎ型層
９は、これらの電極をマスクとして、砒素またはリンの
イオン注入により形成されている。
は、ｐ型ウェル１´上に５〜４０nmの熱酸化膜からなる
ゲート絶縁膜３２を介して第１層多結晶シリコンにより
形成されたゲート電極４５をもつ選択ゲートが形成され
ている。ゲート電極４５には第２多結晶シリコンによる
配線６５が重ねて配設されている。これらゲート電極４
５と配線６５は、所定間隔毎にスルーホールで接続され
て、低抵抗化される。ここで、各メモリセルの浮游ゲー
ト４１〜４４と制御ゲート６１〜６４、および選択ゲー
トのゲート電極４５と配線６５は、チャネル長方向につ
いては同一エッチングマスクを用いてパターニングして
揃えられている。ソース、ドレイン拡散層となるｎ型層
９は、これらの電極をマスクとして、砒素またはリンの
イオン注入により形成されている。
【００１７】素子形成された基板上は、ＣＶＤ絶縁膜７
により覆われ、この上にＡｌ膜によりビット線８が配設
される。ＮＡＮＤセルの一端のドレインは、選択ゲート
を介することなく、直接このビット線８に接続されてい
る。
により覆われ、この上にＡｌ膜によりビット線８が配設
される。ＮＡＮＤセルの一端のドレインは、選択ゲート
を介することなく、直接このビット線８に接続されてい
る。
【００１８】この様な構成において、各メモリセルの浮
游ゲート４と基板間の結合容量Ｃ１は、浮游ゲート４と
制御ゲート６間の結合容量Ｃ２に比べて小さく設定され
ている。この関係は、図２（ａ）に示されるように、浮
游ゲート４を素子領域上から素子分離領域３０上に延在
させることにより得られている。
游ゲート４と基板間の結合容量Ｃ１は、浮游ゲート４と
制御ゲート６間の結合容量Ｃ２に比べて小さく設定され
ている。この関係は、図２（ａ）に示されるように、浮
游ゲート４を素子領域上から素子分離領域３０上に延在
させることにより得られている。
【００１９】具体的なパラメータを挙げて説明すれば、
パターン寸法は１μm ルールに従って、浮游ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮游ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第１ゲート絶縁膜３１は例
えば、１０nmの熱酸化膜であり、第２ゲート絶縁膜５は
２８nmの熱酸化膜である。熱酸化膜の誘電率をεとする
と、 Ｃ１＝ε／０．０２ であり、 Ｃ１＝３ε／０．０３５ である。従って、Ｃ１＜Ｃ２となっている。図３は、二
つのビット線ＢＬ１、ＢＬ２につながる隣接する二つの
ＮＡＮＤセル部を示しており、これを用いてＥＥＰＲＯ
Ｍ動作を説明する。
パターン寸法は１μm ルールに従って、浮游ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮游ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第１ゲート絶縁膜３１は例
えば、１０nmの熱酸化膜であり、第２ゲート絶縁膜５は
２８nmの熱酸化膜である。熱酸化膜の誘電率をεとする
と、 Ｃ１＝ε／０．０２ であり、 Ｃ１＝３ε／０．０３５ である。従って、Ｃ１＜Ｃ２となっている。図３は、二
つのビット線ＢＬ１、ＢＬ２につながる隣接する二つの
ＮＡＮＤセル部を示しており、これを用いてＥＥＰＲＯ
Ｍ動作を説明する。
【００２０】先ずデータ消去は、ＮＡＮＤセルを構成す
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、選択ゲートＳのゲート電極ＳＧおよびＮ
ＡＮＤセル内のすべてのメモリセルの制御ゲートＣＧ１
〜ＣＧ４が０Ｖとされ、ビット線及びソース線に昇圧さ
れた高電位Ｖpp' （例えば１８Ｖ）が与えられる。ビッ
ト線ＢＬ１、ＢＬ２にも高電位Ｖpp' が与えられる。
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、選択ゲートＳのゲート電極ＳＧおよびＮ
ＡＮＤセル内のすべてのメモリセルの制御ゲートＣＧ１
〜ＣＧ４が０Ｖとされ、ビット線及びソース線に昇圧さ
れた高電位Ｖpp' （例えば１８Ｖ）が与えられる。ビッ
ト線ＢＬ１、ＢＬ２にも高電位Ｖpp' が与えられる。
【００２１】これにより、すべてのメモリセルの制御ゲ
ートとｐ型ウェル１´間に電界が係り、浮游ゲート４か
らｐ型ウェル１´にトンネル電流により電子が放出され
る。すべてのメモリセル（図３の場合Ｍ１〜Ｍ８）はこ
れによりしきい値が負方向に移動して、“０”状態にな
る。
ートとｐ型ウェル１´間に電界が係り、浮游ゲート４か
らｐ型ウェル１´にトンネル電流により電子が放出され
る。すべてのメモリセル（図３の場合Ｍ１〜Ｍ８）はこ
れによりしきい値が負方向に移動して、“０”状態にな
る。
【００２２】次に、データ書き込みは、ＮＡＮＤセル内
のソース線側のメモリセル即ちビット線から遠いほうの
メモリセルから順に行われる。いま、メモリセルＭ４
（図３の破線で囲んだセルＡ）に選択的に“１”データ
書き込みを行う場合を説明すれば、選択ゲートＳのゲー
ト電極ＳＧが０Ｖとれさ、制御ゲートＣＧ４に高電位Ｖ
pp（例えば１６〜１８Ｖ）が印加され、残りの制御ゲー
トＣＧ１〜ＣＧ３には電源電位Ｖccと高電位Ｖppの間の
中間電位ＶＭ（例えば（１／２）Ｖpp）が印加される。
また、選択ビット線ＢＬ１には０Ｖが与えられ、非選択
ビット線ＢＬ２には電源電位Ｖcc（５Ｖ）が与えられ
る。ｐ型ウェルは０Ｖ、ｎ型基板はＶccとする。
のソース線側のメモリセル即ちビット線から遠いほうの
メモリセルから順に行われる。いま、メモリセルＭ４
（図３の破線で囲んだセルＡ）に選択的に“１”データ
書き込みを行う場合を説明すれば、選択ゲートＳのゲー
ト電極ＳＧが０Ｖとれさ、制御ゲートＣＧ４に高電位Ｖ
pp（例えば１６〜１８Ｖ）が印加され、残りの制御ゲー
トＣＧ１〜ＣＧ３には電源電位Ｖccと高電位Ｖppの間の
中間電位ＶＭ（例えば（１／２）Ｖpp）が印加される。
また、選択ビット線ＢＬ１には０Ｖが与えられ、非選択
ビット線ＢＬ２には電源電位Ｖcc（５Ｖ）が与えられ
る。ｐ型ウェルは０Ｖ、ｎ型基板はＶccとする。
【００２３】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ１の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮游ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書込みがなされる。
は、ビット線ＢＬ１の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮游ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書込みがなされる。
【００２４】ビット線ＢＬ１に繋がる他のメモリセルＭ
１〜Ｍ３では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ２側のメモリセルＭ５〜Ｍ７では、
制御ゲートが中間電位ＶＭ、チャネル電位がＶccであ
り、その電位差は３〜４Ｖであって、やはりしきい値変
化はない。ビット線ＢＬ２側のメモリセルＭ８も同様に
書込みモードであるが、やはりその電界は小さく、しき
い値変化はない。
１〜Ｍ３では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ２側のメモリセルＭ５〜Ｍ７では、
制御ゲートが中間電位ＶＭ、チャネル電位がＶccであ
り、その電位差は３〜４Ｖであって、やはりしきい値変
化はない。ビット線ＢＬ２側のメモリセルＭ８も同様に
書込みモードであるが、やはりその電界は小さく、しき
い値変化はない。
【００２５】この様にしてセルＡに対する書込みが終了
すると、次にＮＡＮＤセル内の一つ上のメモリセルＭ３
に対して同様に書込みが行われ、順次メモリセルＭ２、
Ｍ１と書込みがなされる。
すると、次にＮＡＮＤセル内の一つ上のメモリセルＭ３
に対して同様に書込みが行われ、順次メモリセルＭ２、
Ｍ１と書込みがなされる。
【００２６】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppと中間電位ＶＭが印加される
が、流れる電流はトンネル電流のみであるので、たかだ
か１μＡ以下である。また一括消去時はｎ型基板とｐ型
ウェルを高電位Ｖpp' に上げるが、このとき流れる電流
は、トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウ
ェルとｎ型基板間のリーク電流であり、これも１０μＡ
以下である。したがって書込みおよび消去に用いられる
高電位ＶppおよびＶpp' （これらは同じ値でも良い）
は、チップ内部に設けられた昇圧回路で十分賄うことが
できる。
制御ゲートには高電位Ｖppと中間電位ＶＭが印加される
が、流れる電流はトンネル電流のみであるので、たかだ
か１μＡ以下である。また一括消去時はｎ型基板とｐ型
ウェルを高電位Ｖpp' に上げるが、このとき流れる電流
は、トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウ
ェルとｎ型基板間のリーク電流であり、これも１０μＡ
以下である。したがって書込みおよび消去に用いられる
高電位ＶppおよびＶpp' （これらは同じ値でも良い）
は、チップ内部に設けられた昇圧回路で十分賄うことが
できる。
【００２７】また選択書込み時に高電位により流れる電
流は上述のように微小であるから、一つの制御ゲート線
（ワード線）につながる全てのメモリセルに同時にデー
タ書込みが可能である。即ち、ペーシモードの書込みが
でき、それだけ高速書込みが可能である。
流は上述のように微小であるから、一つの制御ゲート線
（ワード線）につながる全てのメモリセルに同時にデー
タ書込みが可能である。即ち、ペーシモードの書込みが
でき、それだけ高速書込みが可能である。
【００２８】データ読出し動作は、図３のセルＡについ
て説明すれば、選択ゲートのゲート電極ＳＧにＶccが与
えられ、非選択メモリセルＭ１〜Ｍ３の制御ゲートＣＧ
１〜ＣＧ３には“１”状態のメモリセルがオンする程度
の電位としてやはりＶccがあたえられ、選択セルの制御
ゲートＣＧ４は０Ｖとされる。そして選択セルにつなが
るビット線ＢＬ１には１〜５Ｖの読出し電位があたえら
れ、他の非選択ビット線ＢＬ２は０Ｖとされる。これに
より、ビット線ＢＬ１に電流が流れるか否かによって、
データ“０”、“１”の判別がなされる。
て説明すれば、選択ゲートのゲート電極ＳＧにＶccが与
えられ、非選択メモリセルＭ１〜Ｍ３の制御ゲートＣＧ
１〜ＣＧ３には“１”状態のメモリセルがオンする程度
の電位としてやはりＶccがあたえられ、選択セルの制御
ゲートＣＧ４は０Ｖとされる。そして選択セルにつなが
るビット線ＢＬ１には１〜５Ｖの読出し電位があたえら
れ、他の非選択ビット線ＢＬ２は０Ｖとされる。これに
より、ビット線ＢＬ１に電流が流れるか否かによって、
データ“０”、“１”の判別がなされる。
【００２９】以上のデータ消去、書込みおよび読出し動
作での各部の電位関係をまとめて、表１に示した。書込
みおよび読出しは、図３のメモリセルＭ４（セルＡ）を
選択した場合である。
作での各部の電位関係をまとめて、表１に示した。書込
みおよび読出しは、図３のメモリセルＭ４（セルＡ）を
選択した場合である。
【００３０】
【表１】
【００３１】このようにして構成された、本発明のＮＡ
ＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）の構造
は、図４に示すように、隣り合うビット線８間の距離ａ
を縮めることができ、ひいては、高集積化が可能となっ
た。
ＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）の構造
は、図４に示すように、隣り合うビット線８間の距離ａ
を縮めることができ、ひいては、高集積化が可能となっ
た。
【００３２】なお本発明は、上記実施例に限られるもの
ではない。実施例では、浮游ゲートと制御ゲートを持つ
ＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ型メモ
リセルを用いた場合も同様に本発明を適用することがで
きる。
ではない。実施例では、浮游ゲートと制御ゲートを持つ
ＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ型メモ
リセルを用いた場合も同様に本発明を適用することがで
きる。
【００３３】
【発明の効果】以上述べたように本発明によれば、書込
み時の非選択ビット線の電位を外部電源電位として、ド
レイン側の選択ゲートを省略することにより、高集積化
を可能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供するこ
とができる。
み時の非選択ビット線の電位を外部電源電位として、ド
レイン側の選択ゲートを省略することにより、高集積化
を可能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供するこ
とができる。
【図１】 本発明一実施例に係るＥＥＰＲＯＭのＮＡＮ
Ｄセルの平面図。
Ｄセルの平面図。
【図２】 図１のＮＡＮＤセルのＡ−Ａ´およびＢ−Ｂ
´断面図。
´断面図。
【図３】 同ＮＡＮＤセルの等価回路図。
【図４】 隣接する二つのＮＡＮＤセル部の平面図。
【図５】 従来のＮＡＮＤセル平面図。
【図６】 従来のＮＡＮＤセル断面図。
Ｍ1 〜Ｍ4 …メモリセル Ｓ…選択ゲート ＢＬ…ビット線 ＣＧ1 〜ＣＧ4 …制御ゲート線 ＣＧ…選択ゲート線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書替え可能な不
揮発性半導体メモリセルが隣接するもの同士でソース、
ドレイン拡散層を共用する形で直列接続されてＮＡＮＤ
セルを構成してマトリクス配列されたセルアレイと、前
記ＮＡＮＤセルのソース、ドレイン拡散層が半導体基板
上の絶縁膜上に形成された半導体膜で形成されたことを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07202692A JP3228996B2 (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07202692A JP3228996B2 (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275659A true JPH05275659A (ja) | 1993-10-22 |
| JP3228996B2 JP3228996B2 (ja) | 2001-11-12 |
Family
ID=13477492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07202692A Expired - Fee Related JP3228996B2 (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228996B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041354A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2006294940A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2006294711A (ja) * | 2005-04-06 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその制御方法 |
| JP2014013901A (ja) * | 2006-03-31 | 2014-01-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-03-30 JP JP07202692A patent/JP3228996B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041354A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7847343B2 (en) | 2004-07-29 | 2010-12-07 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of semiconductor device |
| JP2006294711A (ja) * | 2005-04-06 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその制御方法 |
| JP2006294940A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2014013901A (ja) * | 2006-03-31 | 2014-01-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3228996B2 (ja) | 2001-11-12 |
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