JPH05275658A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05275658A JPH05275658A JP4072022A JP7202292A JPH05275658A JP H05275658 A JPH05275658 A JP H05275658A JP 4072022 A JP4072022 A JP 4072022A JP 7202292 A JP7202292 A JP 7202292A JP H05275658 A JPH05275658 A JP H05275658A
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Abstract
(57)【要約】
【目的】 ＮＡＮＤセル型ＥＥＰＲＯＭの高集積化を図
る事を目的とする。 【構成】 ＮＡＮＤセルを構成するメモリセルＭ１〜Ｍ
４のビット線ＢＬ側のメモリセルＭ１のドレインは選択
ゲートを介することなく直接ビット線ＢＬに接続され、
メモリセルＭ４のソースはＰＮ接合Ｄを介してソース線
に接続される。データ読み出しモードに於いては、選択
メモリセルに０Ｖ、非選択メモリセルにＶｃｃ＝５Ｖ、
共通ソース線に１〜５Ｖを与えてビット線に電流が流れ
るか否かによって、保持データの“０”，“１”を判別
する。
る事を目的とする。 【構成】 ＮＡＮＤセルを構成するメモリセルＭ１〜Ｍ
４のビット線ＢＬ側のメモリセルＭ１のドレインは選択
ゲートを介することなく直接ビット線ＢＬに接続され、
メモリセルＭ４のソースはＰＮ接合Ｄを介してソース線
に接続される。データ読み出しモードに於いては、選択
メモリセルに０Ｖ、非選択メモリセルにＶｃｃ＝５Ｖ、
共通ソース線に１〜５Ｖを与えてビット線に電流が流れ
るか否かによって、保持データの“０”，“１”を判別
する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書換可能なメモ
リセルを用いたＮＡＮＤセル型の不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）に関する。
トが積層形成された構造を有する電気的書換可能なメモ
リセルを用いたＮＡＮＤセル型の不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤ型のものが知られている。はじめに提案されたＮ
ＡＮＤ型セルは、データの書き込み／消去によってしき
い値電圧が０Ｖを上下するようなメモリセルを複数個直
列に並べ、さらにそのドレイン側及びソース側に選択ゲ
ートが直列接続された構成をもつセル構造であり、さら
にこのＮＡＮＤセルをマトリックス状に配列する事によ
りＥＥＰＲＯＭのメモリアレイを構成していた。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤ型のものが知られている。はじめに提案されたＮ
ＡＮＤ型セルは、データの書き込み／消去によってしき
い値電圧が０Ｖを上下するようなメモリセルを複数個直
列に並べ、さらにそのドレイン側及びソース側に選択ゲ
ートが直列接続された構成をもつセル構造であり、さら
にこのＮＡＮＤセルをマトリックス状に配列する事によ
りＥＥＰＲＯＭのメモリアレイを構成していた。
【０００３】最初に提案されたＮＡＮＤセルは上記のよ
うなものであったが、その後、セル面積をより小さくす
る事を目的として、上記の構造からドレイン側の選択ゲ
ートを無くしたものが提案された。このＮＡＮＤセル型
ＥＥＰＲＯＭの動作は次の通りである。
うなものであったが、その後、セル面積をより小さくす
る事を目的として、上記の構造からドレイン側の選択ゲ
ートを無くしたものが提案された。このＮＡＮＤセル型
ＥＥＰＲＯＭの動作は次の通りである。
【０００４】データの書き込みは、ビット線から遠い方
のメモリセルから順に行なわれる。ｎチャンネルの場合
を説明すれば、選択されたメモリセルの制御ゲートには
高電位Ｖｐｐ（例えば２０Ｖ）が印加され、これよりビ
ット線側にあるメモリセルの制御ゲートには中間電位Ｖ
ｍｌ（例えば１０Ｖ）が印加される。またビット線に
は、データに応じて０Ｖ（例えばデータ“１”）、また
は中間電位Ｖｍ２（例えばデータ“０”、Ｖｍ２は例え
ば５Ｖ）が印加される。このときビット線の電位は、非
選択メモリセルを通じて選択メモリセルのドレインまで
伝達される。さらにソース側の選択ゲートには０Ｖが印
加され、ビット線にＶｍ２がかかっているときに、ＮＡ
ＮＤセルを通じて共通ソースに電流が流れないようにし
ている。
のメモリセルから順に行なわれる。ｎチャンネルの場合
を説明すれば、選択されたメモリセルの制御ゲートには
高電位Ｖｐｐ（例えば２０Ｖ）が印加され、これよりビ
ット線側にあるメモリセルの制御ゲートには中間電位Ｖ
ｍｌ（例えば１０Ｖ）が印加される。またビット線に
は、データに応じて０Ｖ（例えばデータ“１”）、また
は中間電位Ｖｍ２（例えばデータ“０”、Ｖｍ２は例え
ば５Ｖ）が印加される。このときビット線の電位は、非
選択メモリセルを通じて選択メモリセルのドレインまで
伝達される。さらにソース側の選択ゲートには０Ｖが印
加され、ビット線にＶｍ２がかかっているときに、ＮＡ
ＮＤセルを通じて共通ソースに電流が流れないようにし
ている。
【０００５】書き込むべきデータがあるとき（“１”デ
ータの時）は、選択メモリセルのゲートとドレイン・基
板間に高電界がかかり、基板から浮遊ゲートに電子がト
ンネル注入される。これにより、選択メモリセルのしき
い値は正方向に移動する。書き込むべきデータが無いと
き（“０”データの時）は、しきい値は変化しない。
ータの時）は、選択メモリセルのゲートとドレイン・基
板間に高電界がかかり、基板から浮遊ゲートに電子がト
ンネル注入される。これにより、選択メモリセルのしき
い値は正方向に移動する。書き込むべきデータが無いと
き（“０”データの時）は、しきい値は変化しない。
【０００６】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲート及び
選択ゲートが０Ｖとされる。これにより、すべてのメモ
リセルにおいて浮遊ゲートの電子が基板に放出され、し
きい値が負方向に移動する。
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲート及び
選択ゲートが０Ｖとされる。これにより、すべてのメモ
リセルにおいて浮遊ゲートの電子が基板に放出され、し
きい値が負方向に移動する。
【０００７】データ読み出しでは、選択ゲートと非選択
メモリセルの制御ゲートに電源電位Ｖｃｃ＝５Ｖを与え
てオン状態とし、選択メモリセルのゲートに０Ｖを与え
る。さらに、ソース線には０Ｖ、ビット線には１Ｖ以上
の電位を与え、このときビット線に電流が流れるか否か
により、保持データの“０”，“１”の判別がなされ
る。
メモリセルの制御ゲートに電源電位Ｖｃｃ＝５Ｖを与え
てオン状態とし、選択メモリセルのゲートに０Ｖを与え
る。さらに、ソース線には０Ｖ、ビット線には１Ｖ以上
の電位を与え、このときビット線に電流が流れるか否か
により、保持データの“０”，“１”の判別がなされ
る。
【０００８】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、主として書き込み動作
時に、ＮＡＮＤセルを通じてビット線からソース線へ電
流が流れないようにするために、ソース側の選択ゲート
が必要であった。しかし、この１ＮＡＮＤセル毎にひと
つ必要である選択ゲートによって、ＮＡＮＤセルのセル
面積は大きくなるので、ＮＡＮＤ型ＥＥＰＲＯＭのチッ
プ面積の縮小を阻害する一因となっていた。本発明は、
この様な点を鑑みたもので、従来のものより小さなセル
面積のＮＡＮＤ型セルを提供する事を目的とする。
ＡＮＤセル型ＥＥＰＲＯＭでは、主として書き込み動作
時に、ＮＡＮＤセルを通じてビット線からソース線へ電
流が流れないようにするために、ソース側の選択ゲート
が必要であった。しかし、この１ＮＡＮＤセル毎にひと
つ必要である選択ゲートによって、ＮＡＮＤセルのセル
面積は大きくなるので、ＮＡＮＤ型ＥＥＰＲＯＭのチッ
プ面積の縮小を阻害する一因となっていた。本発明は、
この様な点を鑑みたもので、従来のものより小さなセル
面積のＮＡＮＤ型セルを提供する事を目的とする。
【０００９】
【課題を解決するための手段】本発明に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルの一端部のソースが
選択ゲートを介する代わりにＰＮ接合を介して共通ソー
スに接続される事を特徴とする。このＰＮ接合はビット
線がＶｍ２で共通ソース線が０Ｖの時に逆バイアスにな
るように接続される。
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルの一端部のソースが
選択ゲートを介する代わりにＰＮ接合を介して共通ソー
スに接続される事を特徴とする。このＰＮ接合はビット
線がＶｍ２で共通ソース線が０Ｖの時に逆バイアスにな
るように接続される。
【００１０】書き込みと消去に関する動作は、選択ゲー
トが無い事を除いて従来のＮＡＮＤ型セルと同様であ
る。しかし、読み出しに関しては、大きく異なり、選択
セルの制御ゲートに０Ｖを、非選択セルの制御ゲートに
Ｖｃｃを与え、また共通ソースにＶｃｃを、ビット線に
０Ｖを与えて、ビット線に電流が流れるかどうかでデー
タの“１”，“０”を判別をする。
トが無い事を除いて従来のＮＡＮＤ型セルと同様であ
る。しかし、読み出しに関しては、大きく異なり、選択
セルの制御ゲートに０Ｖを、非選択セルの制御ゲートに
Ｖｃｃを与え、また共通ソースにＶｃｃを、ビット線に
０Ｖを与えて、ビット線に電流が流れるかどうかでデー
タの“１”，“０”を判別をする。
【００１１】
【作用】本発明においては、ＮＡＮＤセルと共通ソース
線の間に選択ゲートを置く代わりにＰＮ接合を置いてい
る。ＰＮ接合は一般にゲートトランジスタに比べてその
面積がほぼ１／２であるので、１ＮＡＮＤセルあたりト
ランジスタ１／２個分の面積が省略できる。従って、Ｎ
ＡＮＤセルアレイの面積は従来のものと比べて小さくな
る。
線の間に選択ゲートを置く代わりにＰＮ接合を置いてい
る。ＰＮ接合は一般にゲートトランジスタに比べてその
面積がほぼ１／２であるので、１ＮＡＮＤセルあたりト
ランジスタ１／２個分の面積が省略できる。従って、Ｎ
ＡＮＤセルアレイの面積は従来のものと比べて小さくな
る。
【００１２】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１３】図１は本発明の一実施例に係るＥＥＰＲＯ
ＭのＮＡＮＤセルを示す平面図である。図２（ａ）
（ｂ）はそのＡ−Ａ’，Ｂ−Ｂ’断面図である。また図
３はＮＡＮＤセルの等価回路である。
ＭのＮＡＮＤセルを示す平面図である。図２（ａ）
（ｂ）はそのＡ−Ａ’，Ｂ−Ｂ’断面図である。また図
３はＮＡＮＤセルの等価回路である。
【００１４】この実施例では、４個のメモリセルＭ１〜
Ｍ４がそれらのソース、ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルの一端のドレインは直
接ビット線ＢＬに接続され、他端のソースはＰＮ接合Ｄ
を介して共通ソース線に接続されている。各メモリセル
の制御ゲートＣＧ１〜ＣＧ４は、ビット線ＢＬと交差す
る方向に配設されてワード線ＷＬとなる。
Ｍ４がそれらのソース、ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルの一端のドレインは直
接ビット線ＢＬに接続され、他端のソースはＰＮ接合Ｄ
を介して共通ソース線に接続されている。各メモリセル
の制御ゲートＣＧ１〜ＣＧ４は、ビット線ＢＬと交差す
る方向に配設されてワード線ＷＬとなる。
【００１５】この実施例では、４個のメモリセルで一つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個の
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成する事ができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個の
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成する事ができる。
【００１６】具体的なメモリセル構造は、図２に示す通
りである。ｎ型シリコン基板１にｐ型ウェル１’が形成
され、このｐ型ウェル１’にメモリセルが配列形成され
ている。周辺回路は、メモリセルとは別のｐ型ウェルに
形成される事になる。ｐ型ウェル１’の素子分離絶縁膜
２で囲まれた領域に４個のメモリセルと１個のＰＮ接合
が形成されている。
りである。ｎ型シリコン基板１にｐ型ウェル１’が形成
され、このｐ型ウェル１’にメモリセルが配列形成され
ている。周辺回路は、メモリセルとは別のｐ型ウェルに
形成される事になる。ｐ型ウェル１’の素子分離絶縁膜
２で囲まれた領域に４個のメモリセルと１個のＰＮ接合
が形成されている。
【００１７】各メモリセルは、ｐ型ウェル１’上に熱酸
化膜からなる第一ゲート絶縁膜３１を介して形成された
第一層多結晶シリコンにより浮遊ゲート４（４１〜４
４）が形成され、この上に熱酸化膜からなる第２ゲート
絶縁膜５を介して第２層多結晶シリコンにより制御ゲー
ト６が形成されている。各メモリセルのソース、ドレイ
ン拡散層となるｎ型層９は、隣接するもの同士で共用す
る形で、４個のメモリセルが直列接続されている。
化膜からなる第一ゲート絶縁膜３１を介して形成された
第一層多結晶シリコンにより浮遊ゲート４（４１〜４
４）が形成され、この上に熱酸化膜からなる第２ゲート
絶縁膜５を介して第２層多結晶シリコンにより制御ゲー
ト６が形成されている。各メモリセルのソース、ドレイ
ン拡散層となるｎ型層９は、隣接するもの同士で共用す
る形で、４個のメモリセルが直列接続されている。
【００１８】ＮＡＮＤセルのソース側端部には、ソース
拡散層であるｎ型層９の上にｐ型拡散層１０をさらに作
ることにより、ＰＮ接合が形成されている。このＰＮ接
合のｐ型拡散層は、そのままｐ型多結晶シリコンにより
形成された共通ソース線１１との間のコンタクト部にな
っている。
拡散層であるｎ型層９の上にｐ型拡散層１０をさらに作
ることにより、ＰＮ接合が形成されている。このＰＮ接
合のｐ型拡散層は、そのままｐ型多結晶シリコンにより
形成された共通ソース線１１との間のコンタクト部にな
っている。
【００１９】ここで、各メモリセルの浮遊ゲート４１〜
４４と制御ゲート６１〜６４、及び選択ゲートのゲート
電極４５と配線６５は、チャンネル長方向については同
一エッチングマスクを用いてパターニングして揃えられ
ている。ソース、ドレイン拡散層となるｎ型層９は、こ
れらの電極をマスクとして、ひ素またはリンのイオン注
入により形成されている。
４４と制御ゲート６１〜６４、及び選択ゲートのゲート
電極４５と配線６５は、チャンネル長方向については同
一エッチングマスクを用いてパターニングして揃えられ
ている。ソース、ドレイン拡散層となるｎ型層９は、こ
れらの電極をマスクとして、ひ素またはリンのイオン注
入により形成されている。
【００２０】素子形成された基板上はＣＶＤ絶縁膜７に
より覆われ、この上にＡｌ膜によりビット線８が配設さ
れる。ＮＡＮＤセルの一端のドレインは、選択ゲートを
介すことなく、直接このビット線８に接続されている。
より覆われ、この上にＡｌ膜によりビット線８が配設さ
れる。ＮＡＮＤセルの一端のドレインは、選択ゲートを
介すことなく、直接このビット線８に接続されている。
【００２１】このような構成において、各メモリセルの
浮遊ゲート４と基板間の結合容量Ｃ１は、浮遊ゲート４
と制御ゲート６間の結合容量Ｃ２に比べて小さく設定さ
れている。この関係は、図２（ａ）に示されるように、
浮遊ゲート４を素子領域上から素子分離領域上に延在さ
せることにより得られている。図４は、二つのビット線
ＢＬ１，ＢＬ２につながる隣接する二つのＮＡＮＤセル
部を示しており、これを用いてＥＥＰＲＯＭ動作を説明
する。
浮遊ゲート４と基板間の結合容量Ｃ１は、浮遊ゲート４
と制御ゲート６間の結合容量Ｃ２に比べて小さく設定さ
れている。この関係は、図２（ａ）に示されるように、
浮遊ゲート４を素子領域上から素子分離領域上に延在さ
せることにより得られている。図４は、二つのビット線
ＢＬ１，ＢＬ２につながる隣接する二つのＮＡＮＤセル
部を示しており、これを用いてＥＥＰＲＯＭ動作を説明
する。
【００２２】まずデータ消去は、ＮＡＮＤセルを構成す
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、ＮＡＮＤセル内の全てのメモリセルの制
御ゲートＣＧ１〜ＣＧ４が０Ｖとされ、ｎ型基板１とｐ
型ウェル１’に昇圧された高電位Ｖｐｐ’（例えば１８
Ｖ）が与えられる。ビット線ＢＬ１，ＢＬ２にも高電位
Ｖｐｐ’が与えられる。
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、ＮＡＮＤセル内の全てのメモリセルの制
御ゲートＣＧ１〜ＣＧ４が０Ｖとされ、ｎ型基板１とｐ
型ウェル１’に昇圧された高電位Ｖｐｐ’（例えば１８
Ｖ）が与えられる。ビット線ＢＬ１，ＢＬ２にも高電位
Ｖｐｐ’が与えられる。
【００２３】これにより、すべてのメモリセルの制御ゲ
ートとｐ型ウェル１’間に電界がかかり、浮遊ゲート４
からｐ型ウェル１’にトンネル電流により電子が放出さ
れる。すべてのメモリセル（図４の場合Ｍ１〜Ｍ８）は
それによりしきい値が負方向に移動して、“０”状態に
なる。
ートとｐ型ウェル１’間に電界がかかり、浮遊ゲート４
からｐ型ウェル１’にトンネル電流により電子が放出さ
れる。すべてのメモリセル（図４の場合Ｍ１〜Ｍ８）は
それによりしきい値が負方向に移動して、“０”状態に
なる。
【００２４】次に、データ書き込みは、ＮＡＮＤセル内
のソース線側のメモリセル即ち、ビット線から遠い方の
メモリセルから順に行なわれる。いま、メモリセルＭ４
（図４の破線で囲んだセルＡ）に選択的に“１”データ
を書き込む場合を説明すれば、制御ゲートＣＧ４に高電
位Ｖｐｐ（例えば１６〜１８Ｖ）が印加され、残りの制
御ゲートＣＧ１からＣＧ３には電源電位Ｖｃｃと高電位
Ｖｐｐに間の中間電位Ｖｍ１（例えば１／２・Ｖｐｐ）
が印加される。また、選択ビット線ＢＬ１には０Ｖが与
えられ、非選択ビット線ＢＬ２（または“０”書き込み
のビット線）には中間電位Ｖｍ２（例えば５Ｖ）が与え
られる。ｐ型ウェルは０Ｖ、ｎ型基板はＶｃｃとする。
のソース線側のメモリセル即ち、ビット線から遠い方の
メモリセルから順に行なわれる。いま、メモリセルＭ４
（図４の破線で囲んだセルＡ）に選択的に“１”データ
を書き込む場合を説明すれば、制御ゲートＣＧ４に高電
位Ｖｐｐ（例えば１６〜１８Ｖ）が印加され、残りの制
御ゲートＣＧ１からＣＧ３には電源電位Ｖｃｃと高電位
Ｖｐｐに間の中間電位Ｖｍ１（例えば１／２・Ｖｐｐ）
が印加される。また、選択ビット線ＢＬ１には０Ｖが与
えられ、非選択ビット線ＢＬ２（または“０”書き込み
のビット線）には中間電位Ｖｍ２（例えば５Ｖ）が与え
られる。ｐ型ウェルは０Ｖ、ｎ型基板はＶｃｃとする。
【００２５】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ１の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートの電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
は、ビット線ＢＬ１の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートの電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
【００２６】ビット線ＢＬ１につながる他のメモリセル
Ｍ１〜Ｍ３では書き込みモードになるが、その電界は小
さく、しきい値の変化はない。非選択（または“０”書
き込み）のビット線ＢＬ２側のメモリセルＭ５〜Ｍ７で
は、制御ゲートが中間電位Ｖｍ１、チャンネル電位がＶ
ｍ２であり、その電位差は小さく、しきい値の変化はな
い。
Ｍ１〜Ｍ３では書き込みモードになるが、その電界は小
さく、しきい値の変化はない。非選択（または“０”書
き込み）のビット線ＢＬ２側のメモリセルＭ５〜Ｍ７で
は、制御ゲートが中間電位Ｖｍ１、チャンネル電位がＶ
ｍ２であり、その電位差は小さく、しきい値の変化はな
い。
【００２７】この書き込み動作時において、非書き込み
ＮＡＮＤセルでは、ビット線にＶｍ２、共通ソース線に
０Ｖが与えられているという状態になっている。しか
し、ＮＡＮＤセルはＰＮ接合を介して共通ソース線につ
ながっており、また係る状態ではちょうどＰＮ接合にか
かる電圧が逆バイアスになるようになっているので、ビ
ット線から共通ソースには電流は流れない。
ＮＡＮＤセルでは、ビット線にＶｍ２、共通ソース線に
０Ｖが与えられているという状態になっている。しか
し、ＮＡＮＤセルはＰＮ接合を介して共通ソース線につ
ながっており、また係る状態ではちょうどＰＮ接合にか
かる電圧が逆バイアスになるようになっているので、ビ
ット線から共通ソースには電流は流れない。
【００２８】以上の書き込み動作において、メモリセル
の制御ゲートには高電位Ｖｐｐと中間電位Ｖｍが印加さ
れるが、流れる電流はトンネル電流のみであるので、た
かだか１μＡ以下である。また一括消去はｎ型基板とｐ
型ウェルを高電位に上げるが、このとき流れる電流は、
トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウェル
とｎ型基板間のリーク電流であり、これも１０μＡ以下
である。従って、書き込み及び消去に用いられる高電位
ＶｐｐおよびＶｐｐ’（これらは同じ値でも良い）は、
チップ内部に設けられた昇圧回路で十分に賄う事ができ
る。
の制御ゲートには高電位Ｖｐｐと中間電位Ｖｍが印加さ
れるが、流れる電流はトンネル電流のみであるので、た
かだか１μＡ以下である。また一括消去はｎ型基板とｐ
型ウェルを高電位に上げるが、このとき流れる電流は、
トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウェル
とｎ型基板間のリーク電流であり、これも１０μＡ以下
である。従って、書き込み及び消去に用いられる高電位
ＶｐｐおよびＶｐｐ’（これらは同じ値でも良い）は、
チップ内部に設けられた昇圧回路で十分に賄う事ができ
る。
【００２９】また選択書き込み時に高電位により流れる
電流は上述のように微小であるから一つの制御ゲート線
（ワード線）につながるすべてのメモリセルに同時にデ
ータ書き込みが可能である。すなわち、ページモードの
書き込みができ、それだけ高速の書き込みが可能であ
る。
電流は上述のように微小であるから一つの制御ゲート線
（ワード線）につながるすべてのメモリセルに同時にデ
ータ書き込みが可能である。すなわち、ページモードの
書き込みができ、それだけ高速の書き込みが可能であ
る。
【００３０】データ読みだし操作は、図４のセルＡにつ
いて説明すれば、非選択メモリセルＭ１〜Ｍ３の制御ゲ
ートＣＧ１〜ＣＧ３には“１”状態のメモリセルがオン
する程度の電位としてＶｃｃが与えられ、選択セルの制
御ゲートＣＧ４は０Ｖとされる。そして共通ソースには
１〜５Ｖの読みだし電位が与えられる。これによりビッ
ト線ＢＬ１に電流が流れるか否かによって、保持データ
の“０”，“１”が判別される。
いて説明すれば、非選択メモリセルＭ１〜Ｍ３の制御ゲ
ートＣＧ１〜ＣＧ３には“１”状態のメモリセルがオン
する程度の電位としてＶｃｃが与えられ、選択セルの制
御ゲートＣＧ４は０Ｖとされる。そして共通ソースには
１〜５Ｖの読みだし電位が与えられる。これによりビッ
ト線ＢＬ１に電流が流れるか否かによって、保持データ
の“０”，“１”が判別される。
【００３１】このとき、ソース線を共有するすべてのＮ
ＡＮＤセルのビット線に、電流が流れるか否かを同時に
判断する事にすれば、ページモードの読みだしが可能で
ある。
ＡＮＤセルのビット線に、電流が流れるか否かを同時に
判断する事にすれば、ページモードの読みだしが可能で
ある。
【００３２】より一般的には、図４のように一本のビッ
ト線に対して一つのＮＡＮＤセルがつながっているので
はなく、図５のように一本のビット線を複数のＮＡＮＤ
セルが共有する。このような場合には非選択のＮＡＮＤ
セルに電流が流れないようにしなくてはならない。二つ
のＮＡＮＤセルが図５（ａ）のように同じビット線につ
ながっているとする。この場合にＡで示されるセルのデ
ータを読みだすには、先に説明した読み出し時の電圧
を、図でビット線ＢＬより下に書いてあるＮＡＮＤセル
に与え、上側に書いてあるＮＡＮＤセルのＣＧ５〜ＣＧ
８の内の少なくとも一本に、“０”データが書かれてい
るときのセルトランジスタのしきい値より小さい電位を
与える。こうすれば、ソース線Ｓ１，Ｓ２を共通のもの
としているときにも、非選択のＮＡＮＤセルには電流が
流れず、目的のセルの保持データを得る事ができる。
ト線に対して一つのＮＡＮＤセルがつながっているので
はなく、図５のように一本のビット線を複数のＮＡＮＤ
セルが共有する。このような場合には非選択のＮＡＮＤ
セルに電流が流れないようにしなくてはならない。二つ
のＮＡＮＤセルが図５（ａ）のように同じビット線につ
ながっているとする。この場合にＡで示されるセルのデ
ータを読みだすには、先に説明した読み出し時の電圧
を、図でビット線ＢＬより下に書いてあるＮＡＮＤセル
に与え、上側に書いてあるＮＡＮＤセルのＣＧ５〜ＣＧ
８の内の少なくとも一本に、“０”データが書かれてい
るときのセルトランジスタのしきい値より小さい電位を
与える。こうすれば、ソース線Ｓ１，Ｓ２を共通のもの
としているときにも、非選択のＮＡＮＤセルには電流が
流れず、目的のセルの保持データを得る事ができる。
【００３３】この他に、同様の効果を得るためにＮＡＮ
Ｄセルアレイの１ブロックに一つの割合で、ソース線に
選択ゲートをつけても良い。この場合には選択ゲートに
０Ｖを与えることにより、前述と同様の効果を得る事が
出来る。
Ｄセルアレイの１ブロックに一つの割合で、ソース線に
選択ゲートをつけても良い。この場合には選択ゲートに
０Ｖを与えることにより、前述と同様の効果を得る事が
出来る。
【００３４】また、図６のように、ＮＡＮＤセルとソー
ス線をつないでいるＰＮ接合のｎ型層を薄くする事によ
り、ｐ型層、ｎ型層、ｐ型ウェルとでＰＮＰトランジス
タを構成する事ができる。この場合の等価回路が図７で
ある。このようにすると、読み出し時に、読み出しのた
めの電流がバイポーラトランジスタのベース電流として
流れ、ソース線を流れる電流はエミッタ電流となる。す
ると、バイポーラアクションによって、読み出し時のセ
ル電流は増幅されてソースを流れる事になる。従って、
読み出し時のセル電流を大幅に大きくし、保持データ判
別の効率を上げる事ができる。
ス線をつないでいるＰＮ接合のｎ型層を薄くする事によ
り、ｐ型層、ｎ型層、ｐ型ウェルとでＰＮＰトランジス
タを構成する事ができる。この場合の等価回路が図７で
ある。このようにすると、読み出し時に、読み出しのた
めの電流がバイポーラトランジスタのベース電流として
流れ、ソース線を流れる電流はエミッタ電流となる。す
ると、バイポーラアクションによって、読み出し時のセ
ル電流は増幅されてソースを流れる事になる。従って、
読み出し時のセル電流を大幅に大きくし、保持データ判
別の効率を上げる事ができる。
【００３５】しかし、この方法はページモードの読み出
しに対しては使えない。ページモードで読み出すときに
は、バイポーラアクションは無意味な電流を増やす欠点
になるので、ＰＮ接合のｎ型層は厚くとるのが望まし
い。
しに対しては使えない。ページモードで読み出すときに
は、バイポーラアクションは無意味な電流を増やす欠点
になるので、ＰＮ接合のｎ型層は厚くとるのが望まし
い。
【００３６】なお、本発明は上記実施例に限られるもの
ではない。実施例では、浮遊ゲートと制御ゲートを持つ
ＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ型メモ
リセルを用いた場合も同様に本発明を適用する事ができ
る。
ではない。実施例では、浮遊ゲートと制御ゲートを持つ
ＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ型メモ
リセルを用いた場合も同様に本発明を適用する事ができ
る。
【００３７】
【発明の効果】以上述べたように本発明によれば、ソー
ス側の選択ゲートをＰＮ接合に置き換える事により、従
来のものより小さなセルサイズのＮＡＮＤ型ＥＥＰＲＯ
Ｍを提供する事ができる。
ス側の選択ゲートをＰＮ接合に置き換える事により、従
来のものより小さなセルサイズのＮＡＮＤ型ＥＥＰＲＯ
Ｍを提供する事ができる。
【図１】 本発明に一実施例にかかるＥＥＰＲＯＭのＮ
ＡＮＤセルの平面図。
ＡＮＤセルの平面図。
【図２】 図１のＮＡＮＤセルのＡ−Ａ’及びＢ−Ｂ’
断面図。
断面図。
【図３】 同ＮＡＮＤセルの等価回路図。
【図４】 隣接する二つのＮＡＮＤセル部の等価回路
図。
図。
【図５】 ビット線を共有する複数のＮＡＮＤセル部の
等価回路図。
等価回路図。
【図６】 ＮＡＮＤセルのソース端部のＰＮ接合を示す
断面構造図。
断面構造図。
【図７】 ＮＡＮＤセルのソース端部のＰＮ接合のｎ型
層が薄く、ＰＮ接合と基板によってＮＰＮトランジスタ
が作られている場合の等価回路図。
層が薄く、ＰＮ接合と基板によってＮＰＮトランジスタ
が作られている場合の等価回路図。
１ … ｎ型基板 １’… ｐ型ウェル ２ … 素子分離絶縁膜 ３（３１〜）… 第一ゲート絶縁膜 ４（４１〜４４）… 浮遊ゲート ５ … 第二ゲート絶縁膜 ６（６１〜６４）… 制御ゲート ７ … ＣＶＤ絶縁膜 ８ … ビット線 ９ … ｎ型拡散層 １０ … ｐ型拡散層 １１ … 共通ソース Ｍ１〜Ｍ８ … メモリセル ＣＧ１〜ＣＧ８ … 制御ゲート ＢＬ，ＢＬ１，ＢＬ２ … ビット線 Ｓ１，Ｓ２ … 共通ソース線 ＳＧ１，ＳＧ２ … 選択ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書換可能な不揮
発性半導体メモリセルが隣接するもの同士でソース、ド
レイン拡散層を共用する形で直列配続されて構成された
ＮＡＮＤセルがマトリックス配列されたセルアレイと、
前記ＮＡＮＤセルの一端部のドレイン拡散層に接続され
たビット線と、前記ＮＡＮＤセルの一端部のソース拡散
層がＰＮ接合を介して接続された共通ソース線と、前記
ＮＡＮＤセルを構成する各メモリセルの制御ゲートがそ
れぞれ接続されたワード線とをもつことを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 半導体基板上に絶縁膜を介して電荷蓄積
層と制御ゲートが積層形成された電気的書換可能な不揮
発性半導体メモリセルが隣接するもの同士でソース、ド
レイン拡散層を共用する形で直列配続されて構成された
ＮＡＮＤセルがマトリックス配列されたセルアレイと、
前記ＮＡＮＤセルの一端部のドレイン拡散層に接続され
たビット線と、前記ＮＡＮＤセルの一端部のソース拡散
層がＰＮ接合を介して接続されたソース線と、この各ソ
ース線をデコードするためのゲートと、前記ＮＡＮＤセ
ルを構成する各メモリセルの制御ゲートがそれぞれ接続
されたワード線とをもつことを特徴とする不揮発性半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072022A JPH05275658A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072022A JPH05275658A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275658A true JPH05275658A (ja) | 1993-10-22 |
Family
ID=13477371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072022A Pending JPH05275658A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275658A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853193A (en) * | 1986-01-10 | 1989-08-01 | Exxon Research And Engineering Company | Process for removing NOx and SOx from a gaseous mixture |
| JP2007294928A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2009022741A1 (ja) * | 2007-08-16 | 2009-02-19 | Nec Corporation | 不揮発性半導体メモリ装置 |
| US8325526B2 (en) | 2006-03-31 | 2012-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1992
- 1992-03-30 JP JP4072022A patent/JPH05275658A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853193A (en) * | 1986-01-10 | 1989-08-01 | Exxon Research And Engineering Company | Process for removing NOx and SOx from a gaseous mixture |
| JP2007294928A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8325526B2 (en) | 2006-03-31 | 2012-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101488517B1 (ko) * | 2006-03-31 | 2015-02-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| WO2009022741A1 (ja) * | 2007-08-16 | 2009-02-19 | Nec Corporation | 不揮発性半導体メモリ装置 |
| JP5434594B2 (ja) * | 2007-08-16 | 2014-03-05 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
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