JPH0794612A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0794612A JPH0794612A JP5233928A JP23392893A JPH0794612A JP H0794612 A JPH0794612 A JP H0794612A JP 5233928 A JP5233928 A JP 5233928A JP 23392893 A JP23392893 A JP 23392893A JP H0794612 A JPH0794612 A JP H0794612A
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- semiconductor region
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- conductivity type
- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 ＮＡＮＤ型フラッシュＥＥＰＲＯＭとグラン
ドアレイ型ＥＥＰＲＯＭとの、各々の優位な点のみを同
時に生かすことができ、高信頼性かつ高密度なＥＥＰＲ
ＯＭを提供すること。 【構成】 表面部にストライプ状のｐ型半導体領域１３
とｎ型半導体領域１４が交互に繰り返して配置された半
導体基板１２と、ｎ型領域１４上に形成された薄いトン
ネル酸化膜１６と、ｐ型領域１３上に形成された厚い酸
化膜１５と、行方向に沿って断続的に形成された浮遊ゲ
ート１７と、行方向に沿って連続して形成され、かつ浮
遊ゲート１７の上に積層された制御ゲート１９とを具備
し、埋込みビット線となるｐ型領域１３をソース・ドレ
インとするＦＥＴ構造のメモリセルを構成したＥＥＰＲ
ＯＭにおいて、半導体基板１２をＳＯＩ基板とし、ｎ型
領域１４及びｐ型領域１３を行方向に対して完全に分離
したことを特徴とする。
ドアレイ型ＥＥＰＲＯＭとの、各々の優位な点のみを同
時に生かすことができ、高信頼性かつ高密度なＥＥＰＲ
ＯＭを提供すること。 【構成】 表面部にストライプ状のｐ型半導体領域１３
とｎ型半導体領域１４が交互に繰り返して配置された半
導体基板１２と、ｎ型領域１４上に形成された薄いトン
ネル酸化膜１６と、ｐ型領域１３上に形成された厚い酸
化膜１５と、行方向に沿って断続的に形成された浮遊ゲ
ート１７と、行方向に沿って連続して形成され、かつ浮
遊ゲート１７の上に積層された制御ゲート１９とを具備
し、埋込みビット線となるｐ型領域１３をソース・ドレ
インとするＦＥＴ構造のメモリセルを構成したＥＥＰＲ
ＯＭにおいて、半導体基板１２をＳＯＩ基板とし、ｎ型
領域１４及びｐ型領域１３を行方向に対して完全に分離
したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
グランドアレイ型のＥＥＰＲＯＭに関する。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
グランドアレイ型のＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】現在、フラッシュＥＥＰＲＯＭの一つと
して、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが提案
されている。これは、複数のメモリセルをそれらのソー
ス，ドレインを隣接するもの同士で共用する形で直列接
続して一単位とし、ビット線に接続するものである。メ
モリセルは通常、電荷蓄積層と制御ゲートが積層された
ＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイは、例
えばｎ型シリコン基板に形成されたｐ型ウェル内に集積
形成される。前記ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
のドレイン側は、選択ゲートを介してビット線に接続さ
れ、ソース側は別の選択ゲートを介してソース線（基準
電位配線）に接続される。メモリセルの制御ゲートは、
行方向に連続的に配設されてワード線となる。
して、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが提案
されている。これは、複数のメモリセルをそれらのソー
ス，ドレインを隣接するもの同士で共用する形で直列接
続して一単位とし、ビット線に接続するものである。メ
モリセルは通常、電荷蓄積層と制御ゲートが積層された
ＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイは、例
えばｎ型シリコン基板に形成されたｐ型ウェル内に集積
形成される。前記ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
のドレイン側は、選択ゲートを介してビット線に接続さ
れ、ソース側は別の選択ゲートを介してソース線（基準
電位配線）に接続される。メモリセルの制御ゲートは、
行方向に連続的に配設されてワード線となる。
【０００３】このＮＡＮＤ型ＥＥＰＲＯＭの動作は次の
通りである。データ書込みの動作においては、選択され
たメモリセルの制御ゲートに高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、その他のメモリセルの制御ゲート及びビ
ット線側の選択ゲートには中間電位（＝１０Ｖ程度）を
印加し、ビット線にはデータに応じて０Ｖ又は中間電位
を与える。ビット線に０Ｖが与えられたとき、その電位
は選択メモリセルのドレインまで伝達されて、選択メモ
リセルのチャネル全面から浮遊ゲートに、ＦＮ（ファウ
ラ・ノルドハイム）トンネリングによって、電子注入が
生じる。これにより、その選択されたメモリセルのしき
い値は正方向にシフトする。ビット線に中間電位が与え
られたときは電子注入が起こらず、しきい値変化がな
い。
通りである。データ書込みの動作においては、選択され
たメモリセルの制御ゲートに高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、その他のメモリセルの制御ゲート及びビ
ット線側の選択ゲートには中間電位（＝１０Ｖ程度）を
印加し、ビット線にはデータに応じて０Ｖ又は中間電位
を与える。ビット線に０Ｖが与えられたとき、その電位
は選択メモリセルのドレインまで伝達されて、選択メモ
リセルのチャネル全面から浮遊ゲートに、ＦＮ（ファウ
ラ・ノルドハイム）トンネリングによって、電子注入が
生じる。これにより、その選択されたメモリセルのしき
い値は正方向にシフトする。ビット線に中間電位が与え
られたときは電子注入が起こらず、しきい値変化がな
い。
【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われるか（一括消去）、又は
フロッピーディスクやハードディスク等と同様にあるバ
イト単位（＝１ｋバイト程度）毎に行われるか（ブロッ
ク消去）のいずれかである。即ち、一括消去の場合は全
ての、ブロック消去の場合は選択されたブロック内にお
ける全ての制御ゲート，選択ゲートを０Ｖとし、ビット
線及びソース線を浮遊状態として、ｐ型ウェル及びｎ型
基板に高電圧２０Ｖを印加する。これにより、全ての
（或いは選択されたブロック内における全ての）メモリ
セルで浮遊ゲートの電子が、ＦＮトンネリングによりｐ
型ウェルのチャネル全面へ放出され、しきい値は負方向
にシフトする。
モリセルに対して同時に行われるか（一括消去）、又は
フロッピーディスクやハードディスク等と同様にあるバ
イト単位（＝１ｋバイト程度）毎に行われるか（ブロッ
ク消去）のいずれかである。即ち、一括消去の場合は全
ての、ブロック消去の場合は選択されたブロック内にお
ける全ての制御ゲート，選択ゲートを０Ｖとし、ビット
線及びソース線を浮遊状態として、ｐ型ウェル及びｎ型
基板に高電圧２０Ｖを印加する。これにより、全ての
（或いは選択されたブロック内における全ての）メモリ
セルで浮遊ゲートの電子が、ＦＮトンネリングによりｐ
型ウェルのチャネル全面へ放出され、しきい値は負方向
にシフトする。
【０００５】このようにＮＡＮＤ型ＥＥＰＲＯＭにおい
て書込み，消去は、メモリセルのチャネル全面を使った
双方向ＦＮトンネリングにより行われるため、セル特性
の劣化が起こりにくいという利点がある。
て書込み，消去は、メモリセルのチャネル全面を使った
双方向ＦＮトンネリングにより行われるため、セル特性
の劣化が起こりにくいという利点がある。
【０００６】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖｃｃ（＝５Ｖ以
下）として、選択メモリセルで電流が流れるか否かを検
出することにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖｃｃ（＝５Ｖ以
下）として、選択メモリセルで電流が流れるか否かを検
出することにより行われる。
【０００７】以上から明らかなように、ＮＯＲ型構造の
アレイ・メモリに比して、上記ＮＡＮＤ型ＥＥＰＲＯＭ
は、高集積化に格段に有利であることは確かだが、それ
でもなお、素子分離領域が不可欠なため、その分だけセ
ル面積の縮小化に対して制限が課せられることとなる。
アレイ・メモリに比して、上記ＮＡＮＤ型ＥＥＰＲＯＭ
は、高集積化に格段に有利であることは確かだが、それ
でもなお、素子分離領域が不可欠なため、その分だけセ
ル面積の縮小化に対して制限が課せられることとなる。
【０００８】一方、上述の素子分離領域が不要であり、
高集積化に対して極めて優れたメモリセル構造を有する
ＥＥＰＲＯＭとして、グランドセルアレイ（Grand Cell
Array）構造のＥＥＰＲＯＭがある。このセルにおいて
は、ＮＡＮＤ型とは違い、隣り合った二つの埋め込みビ
ット線が、それぞれドレインとソースとなる。
高集積化に対して極めて優れたメモリセル構造を有する
ＥＥＰＲＯＭとして、グランドセルアレイ（Grand Cell
Array）構造のＥＥＰＲＯＭがある。このセルにおいて
は、ＮＡＮＤ型とは違い、隣り合った二つの埋め込みビ
ット線が、それぞれドレインとソースとなる。
【０００９】グランドアレイ構造のＥＥＰＲＯＭでは、
浮遊ゲートへの電子注入（データの書込み）は、ドレイ
ン及びソースとしての隣り合った二つの埋め込みビット
線のうち、ドレイン側に６Ｖ程度の電位を与え、一方ソ
ース側に接地電位を与え、さらにゲートに１２Ｖ程度の
電位を与えることによって、通常ホットエレクトロン注
入によってなされる。
浮遊ゲートへの電子注入（データの書込み）は、ドレイ
ン及びソースとしての隣り合った二つの埋め込みビット
線のうち、ドレイン側に６Ｖ程度の電位を与え、一方ソ
ース側に接地電位を与え、さらにゲートに１２Ｖ程度の
電位を与えることによって、通常ホットエレクトロン注
入によってなされる。
【００１０】これに対して、浮遊ゲートからの電子放出
（データの消去）は、ゲートに接地電位を与え、続いて
ドレイン側若しくはソース側に高電位を印加することに
よって、ドレイン側若しくはソース側への局所的な一方
向ＦＮトンネリングで行われる。
（データの消去）は、ゲートに接地電位を与え、続いて
ドレイン側若しくはソース側に高電位を印加することに
よって、ドレイン側若しくはソース側への局所的な一方
向ＦＮトンネリングで行われる。
【００１１】しかしながら、上述のホットエレクトロン
注入及び局所的な一方向ＦＮトンネリングを用いた書込
み及び消去方法は、セル特性の劣化を促進し、従ってデ
ータの保持特性に対して、多大な制限が課せられること
なる。
注入及び局所的な一方向ＦＮトンネリングを用いた書込
み及び消去方法は、セル特性の劣化を促進し、従ってデ
ータの保持特性に対して、多大な制限が課せられること
なる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセルのチャネル全
面を使った双方向のＦＮトンネリングによって、書込み
及び消去を行っているため、セル特性の劣化が起こりに
くく、通常のＮＯＲ型ＥＥＰＲＯＭに比較して高集積化
が図れるという利点があるが、素子分離領域は不可欠な
ため、セル面積をさらに微細化するには難点があった。
ＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセルのチャネル全
面を使った双方向のＦＮトンネリングによって、書込み
及び消去を行っているため、セル特性の劣化が起こりに
くく、通常のＮＯＲ型ＥＥＰＲＯＭに比較して高集積化
が図れるという利点があるが、素子分離領域は不可欠な
ため、セル面積をさらに微細化するには難点があった。
【００１３】これに対して、グランドアレイ型ＥＥＰＲ
ＯＭでは、素子分離領域が不要なため、セル面積の微細
化に対して優れているが、書込み及び消去をホットエレ
クトロン注入又は局所的な一方向のＦＮトンネリングに
よって行っているため、セル特性の劣化が進みやすく、
データの保持特性に難点があった。
ＯＭでは、素子分離領域が不要なため、セル面積の微細
化に対して優れているが、書込み及び消去をホットエレ
クトロン注入又は局所的な一方向のＦＮトンネリングに
よって行っているため、セル特性の劣化が進みやすく、
データの保持特性に難点があった。
【００１４】本発明は、このような点に鑑みてなされた
もので、ＮＡＮＤ型ＥＥＰＲＯＭとグランドアレイ型Ｅ
ＥＰＲＯＭとの、各々の優位な点を同時に生かすことが
でき、高信頼性かつ高密度な不揮発性半導体記憶装置を
提供することを目的とする。
もので、ＮＡＮＤ型ＥＥＰＲＯＭとグランドアレイ型Ｅ
ＥＰＲＯＭとの、各々の優位な点を同時に生かすことが
でき、高信頼性かつ高密度な不揮発性半導体記憶装置を
提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【００１６】即ち本発明では、表面部にストライプ状の
第１導電型半導体領域と第２導電型半導体領域が交互に
繰り返して配置された半導体基板と、第１導電型半導体
領域の上部に形成された薄いトンネル絶縁膜と、第２導
電型半導体領域の上部に形成された厚い絶縁膜と、各半
導体領域の作るストライプ・パターンと直交するかたち
で、行方向に沿ってトンネル絶縁膜上に形成された浮遊
ゲートと、各半導体領域の作るストライプ・パターンと
直交するかたちで、行方向に沿って連続して形成され、
かつ浮遊ゲートの上に積層された制御ゲートとを具備し
てなり、各半導体領域及び各ゲートでＦＥＴ構造のメモ
リセルを構成し、第２導電型半導体領域はメモリセル・
トランジスタのドレイン部及びソース部を形成すると共
に埋込みビット線となり、制御ゲートはワード線とす
る。ここで、メモリセルを形成する基板はＳＯＩ基板と
し、第１導電型領域及び第２導電型領域を行方向に対し
て完全に分離することにより、上記本発明の構成を実現
できる。
第１導電型半導体領域と第２導電型半導体領域が交互に
繰り返して配置された半導体基板と、第１導電型半導体
領域の上部に形成された薄いトンネル絶縁膜と、第２導
電型半導体領域の上部に形成された厚い絶縁膜と、各半
導体領域の作るストライプ・パターンと直交するかたち
で、行方向に沿ってトンネル絶縁膜上に形成された浮遊
ゲートと、各半導体領域の作るストライプ・パターンと
直交するかたちで、行方向に沿って連続して形成され、
かつ浮遊ゲートの上に積層された制御ゲートとを具備し
てなり、各半導体領域及び各ゲートでＦＥＴ構造のメモ
リセルを構成し、第２導電型半導体領域はメモリセル・
トランジスタのドレイン部及びソース部を形成すると共
に埋込みビット線となり、制御ゲートはワード線とす
る。ここで、メモリセルを形成する基板はＳＯＩ基板と
し、第１導電型領域及び第２導電型領域を行方向に対し
て完全に分離することにより、上記本発明の構成を実現
できる。
【００１７】ここで、本発明の望ましい実施態様として
は次のものがあげられる。
は次のものがあげられる。
【００１８】(1) 埋め込みビット線としての第２導電型
半導体領域に中間電位若しくは接地電位を印加すること
により、順バイアス若しくは逆バイアスされた第１導電
型半導体領域と第２導電型半導体領域との境界に位置す
るｐｎ接合を介して、第２導電型半導体領域の電位を、
フローティング状態にある第１導電型半導体領域へと転
送或いは非転送し、同時にアドレス指定された一又は二
以上のワード線に高電位若しくは中間電位を印加するこ
とによって、メモリセル・チャネル全面を利用したＦＮ
（ファウラ・ノルドハイム）トンネリングで、データの
ページ毎書込みを行うこと。
半導体領域に中間電位若しくは接地電位を印加すること
により、順バイアス若しくは逆バイアスされた第１導電
型半導体領域と第２導電型半導体領域との境界に位置す
るｐｎ接合を介して、第２導電型半導体領域の電位を、
フローティング状態にある第１導電型半導体領域へと転
送或いは非転送し、同時にアドレス指定された一又は二
以上のワード線に高電位若しくは中間電位を印加するこ
とによって、メモリセル・チャネル全面を利用したＦＮ
（ファウラ・ノルドハイム）トンネリングで、データの
ページ毎書込みを行うこと。
【００１９】(2) 埋め込みビット線としての第２導電型
半導体領域に高電位を印加することにより、順バイアス
若しくは逆バイアスされた第１導電型半導体領域と第２
導電型半導体領域との境界に位置するｐｎ接合を介し
て、第２導電型半導体領域の電位をフローティング状態
にある第１導電型半導体領域へと転送し、又は直接的に
前記第２導電型半導体領域に高電位を印加し、続いて複
数のワード線に接地電位を印加することにより、メモリ
セル・チャネル全面を利用したＦＮトンネリングで、デ
ータの一括消去若しくはブロック消去を行うこと。
半導体領域に高電位を印加することにより、順バイアス
若しくは逆バイアスされた第１導電型半導体領域と第２
導電型半導体領域との境界に位置するｐｎ接合を介し
て、第２導電型半導体領域の電位をフローティング状態
にある第１導電型半導体領域へと転送し、又は直接的に
前記第２導電型半導体領域に高電位を印加し、続いて複
数のワード線に接地電位を印加することにより、メモリ
セル・チャネル全面を利用したＦＮトンネリングで、デ
ータの一括消去若しくはブロック消去を行うこと。
【００２０】
【作用】本発明によれば、メモリセルの配置がグランド
アレイ構造をなしているため、従来ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭで不可欠であった素子分離領域が不要で
あり、これによりセル面積をさらに縮小することができ
る。
アレイ構造をなしているため、従来ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭで不可欠であった素子分離領域が不要で
あり、これによりセル面積をさらに縮小することができ
る。
【００２１】また、従来のグランドアレイ構造とは異な
り、絶縁膜上に形成された第１導電型半導体領域と第２
導電型半導体領域は行方向で完全に分離されるので、Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭと同様に、メモリセル
のチャネル全面を使った双方向のＦＮトンネリングによ
って、データの書込み及び消去を行うことができ、従っ
てセル特性の劣化が起こりにくい。さらに、ＳＯＩ構造
とすることにより、将来的な３次元構造のメモリセルを
構成することが可能で、これにより格段に高密度なＥＥ
ＰＲＯＭを実現することが可能となる。
り、絶縁膜上に形成された第１導電型半導体領域と第２
導電型半導体領域は行方向で完全に分離されるので、Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭと同様に、メモリセル
のチャネル全面を使った双方向のＦＮトンネリングによ
って、データの書込み及び消去を行うことができ、従っ
てセル特性の劣化が起こりにくい。さらに、ＳＯＩ構造
とすることにより、将来的な３次元構造のメモリセルを
構成することが可能で、これにより格段に高密度なＥＥ
ＰＲＯＭを実現することが可能となる。
【００２２】
【実施例】以下、本発明の実施例を、図面を参照しなが
ら説明する。
ら説明する。
【００２３】図１は、本発明の一実施例に係わるＥＥＰ
ＲＯＭのメモリセル構造を示す平面図である。行方向に
沿って制御ゲート（ＣＧ）が配列され、その下方に、斜
線部によって示されるような電荷蓄積層となる浮遊ゲー
ト（ＦＧ）が位置している。一方、列方向に沿って、ｐ
型拡散層領域が、厚い酸化膜の直下に位置しながら配列
され、全体でグランドアレイ構造をなしている。なお、
図中の２１はｐ型拡散層領域へのコンタクト部を示して
いる。
ＲＯＭのメモリセル構造を示す平面図である。行方向に
沿って制御ゲート（ＣＧ）が配列され、その下方に、斜
線部によって示されるような電荷蓄積層となる浮遊ゲー
ト（ＦＧ）が位置している。一方、列方向に沿って、ｐ
型拡散層領域が、厚い酸化膜の直下に位置しながら配列
され、全体でグランドアレイ構造をなしている。なお、
図中の２１はｐ型拡散層領域へのコンタクト部を示して
いる。
【００２４】図２（ａ）（ｂ）は、図１の矢視Ａ−Ａ′
及びＢ−Ｂ′の断面図を示したものである。シリコン基
板１０上のＳｉＯ2 膜（絶縁膜）１１上にシリコン薄膜
１２が形成された、いわゆるＳＯＩ基板であり、このシ
リコン薄膜１２は列方向にストライプ状に延びたｐ型半
導体領域（第２導電型半導体領域）１３とｎ型半導体領
域（第１導電型半導体領域）１４とからなり、これらの
各領域１３，１４は行方向に交互に配置されている。
及びＢ−Ｂ′の断面図を示したものである。シリコン基
板１０上のＳｉＯ2 膜（絶縁膜）１１上にシリコン薄膜
１２が形成された、いわゆるＳＯＩ基板であり、このシ
リコン薄膜１２は列方向にストライプ状に延びたｐ型半
導体領域（第２導電型半導体領域）１３とｎ型半導体領
域（第１導電型半導体領域）１４とからなり、これらの
各領域１３，１４は行方向に交互に配置されている。
【００２５】ここで、シリコン薄膜１２は、単結晶であ
るのが望ましいが多結晶や非晶質であってもよい。シリ
コン薄膜１２を単結晶にするには、例えば下地のシリコ
ン基板１０をシードとしてエピタキシャル成長を行えば
よい。また、各領域１３，１４は、ＳｉＯ2 膜１１上に
ｎウェルを形成し、このｎウェルにｐ型不純物を選択的
に拡散して形成されている。
るのが望ましいが多結晶や非晶質であってもよい。シリ
コン薄膜１２を単結晶にするには、例えば下地のシリコ
ン基板１０をシードとしてエピタキシャル成長を行えば
よい。また、各領域１３，１４は、ＳｉＯ2 膜１１上に
ｎウェルを形成し、このｎウェルにｐ型不純物を選択的
に拡散して形成されている。
【００２６】ｐ型半導体領域１３上には厚い酸化膜１５
が形成され、ｎ型半導体領域１４上には薄いトンネル酸
化膜１６が形成されている。各半導体領域１３，１４の
作るストライプ・パターンと直交するかたちで、行方向
に沿って浮遊ゲート１７が形成されている。この浮遊ゲ
ート１７は酸化膜１５及びトンネル酸化膜１６の上に位
置し、酸化膜１５上で分離されている。そして、浮遊ゲ
ート１７の表面には薄いゲート絶縁膜（例えば酸化膜／
窒化膜／酸化膜の積層膜からなる：ＯＮＯ）１８が形成
されている。また、各半導体領域１３，１４の作るスト
ライプ・パターンと直交するかたちで、行方向に沿って
制御ゲート１９が形成されている。この制御ゲート１９
は浮遊ゲート１７の上に積層されており、かつ行方向に
連続して形成されている。
が形成され、ｎ型半導体領域１４上には薄いトンネル酸
化膜１６が形成されている。各半導体領域１３，１４の
作るストライプ・パターンと直交するかたちで、行方向
に沿って浮遊ゲート１７が形成されている。この浮遊ゲ
ート１７は酸化膜１５及びトンネル酸化膜１６の上に位
置し、酸化膜１５上で分離されている。そして、浮遊ゲ
ート１７の表面には薄いゲート絶縁膜（例えば酸化膜／
窒化膜／酸化膜の積層膜からなる：ＯＮＯ）１８が形成
されている。また、各半導体領域１３，１４の作るスト
ライプ・パターンと直交するかたちで、行方向に沿って
制御ゲート１９が形成されている。この制御ゲート１９
は浮遊ゲート１７の上に積層されており、かつ行方向に
連続して形成されている。
【００２７】そして、シリコン薄膜１２，酸化膜１６，
１８及びゲート１７，１９でＦＥＴ構造のメモリセルを
構成し、ｐ型半導体領域１３はメモリセル・トランジス
タのドレイン部及びソース部を形成すると共に埋込みビ
ット線ＢＬを成し、制御ゲート１９はワード線ＷＬを成
すものとなっている。なお、これらを形成した基板上に
は層間絶縁膜２０が形成されている。
１８及びゲート１７，１９でＦＥＴ構造のメモリセルを
構成し、ｐ型半導体領域１３はメモリセル・トランジス
タのドレイン部及びソース部を形成すると共に埋込みビ
ット線ＢＬを成し、制御ゲート１９はワード線ＷＬを成
すものとなっている。なお、これらを形成した基板上に
は層間絶縁膜２０が形成されている。
【００２８】図から明らかなように、本実施例のメモリ
セルはＳＯＩ構造を持ち、また断面図（Ａ−Ａ′）から
分かるように、メモリセルの基板部が、ｐ型半導体領域
１３とｎ型半導体領域１４の繰返し構造となっている。
このＳＯＩ構造により、ｎ型半導体領域１４としての各
メモリセルの基板を、列方向に沿って分離することが可
能となり、書込みをホットエレクトロン注入ではなく、
チャネル全面からのＦＮトンネリングによって行うこと
ができる。また、この種の繰返しパターンは、例えばｎ
ウェルに対するフィールド・スルー・イオン打ち込み
（Field ThroughIon Implantation）技術によって、製
造することができる。また逆に、ｐ型シリコン層を形成
しｎ+ のドーピングをして形成できる。
セルはＳＯＩ構造を持ち、また断面図（Ａ−Ａ′）から
分かるように、メモリセルの基板部が、ｐ型半導体領域
１３とｎ型半導体領域１４の繰返し構造となっている。
このＳＯＩ構造により、ｎ型半導体領域１４としての各
メモリセルの基板を、列方向に沿って分離することが可
能となり、書込みをホットエレクトロン注入ではなく、
チャネル全面からのＦＮトンネリングによって行うこと
ができる。また、この種の繰返しパターンは、例えばｎ
ウェルに対するフィールド・スルー・イオン打ち込み
（Field ThroughIon Implantation）技術によって、製
造することができる。また逆に、ｐ型シリコン層を形成
しｎ+ のドーピングをして形成できる。
【００２９】図３は、本実施例のメモリセルを、３次元
多層構造に拡張して、同チップ面積内の集積度を、２倍
にしたところを示している。本実施例のメモリセルは、
将来的な３次元多層構造への移行にも適している。
多層構造に拡張して、同チップ面積内の集積度を、２倍
にしたところを示している。本実施例のメモリセルは、
将来的な３次元多層構造への移行にも適している。
【００３０】図４は、ｎウェル（ｎ型半導体領域１４）
に電位を取るための回路構成を示したものである。本実
施例のメモリセルにおいては、書込み時にｎウェルをフ
ローティングにする必要があるが、それは、ｎチャネル
・トランジスタのゲート電位：Φ１を、Ｖｓｓ（＝０
Ｖ）とすることによって実現される。一方、消去時に
は、ｎウェルの電位を、Ｖｐｐ（＝２０Ｖ）にする必要
があるが、それは、ｎチャネル・トランジスタのゲート
電位：Φ１並びにΦ２を、Ｖｃｃ（＝５Ｖ或いは３Ｖ）
とし、同時にｎチャネル・トランジスタの拡散層電位：
Φ３を、Ｖｐｐとすることによって実現される。
に電位を取るための回路構成を示したものである。本実
施例のメモリセルにおいては、書込み時にｎウェルをフ
ローティングにする必要があるが、それは、ｎチャネル
・トランジスタのゲート電位：Φ１を、Ｖｓｓ（＝０
Ｖ）とすることによって実現される。一方、消去時に
は、ｎウェルの電位を、Ｖｐｐ（＝２０Ｖ）にする必要
があるが、それは、ｎチャネル・トランジスタのゲート
電位：Φ１並びにΦ２を、Ｖｃｃ（＝５Ｖ或いは３Ｖ）
とし、同時にｎチャネル・トランジスタの拡散層電位：
Φ３を、Ｖｐｐとすることによって実現される。
【００３１】また、図４の回路構成の変形例として、そ
れぞれｎウェルは個別にデコードすることができる回路
構成も可能である。このときには、書込みページ領域
（後述する図５（ｂ））のｎウェルのみＶｓｓとし、他
のｎウェルはフローティングにする。
れぞれｎウェルは個別にデコードすることができる回路
構成も可能である。このときには、書込みページ領域
（後述する図５（ｂ））のｎウェルのみＶｓｓとし、他
のｎウェルはフローティングにする。
【００３２】さらに、読出し時には、ｎウェルの電位
を、Ｖｃｃにする必要があるが、それは、ｎチャネル・
トランジスタのゲート電位：Φ１並びにΦ２を、Ｖｃｃ
とし、同時にｎチャネル・トランジスタの拡散層電位：
Φ３を、Ｖｃｃとすることによって実現される。また同
様に、メモリセルの電位のリセットは、Φ１並びにΦ２
をＶｃｃとし、Φ３をＶｓｓとすることによって実現さ
れる。
を、Ｖｃｃにする必要があるが、それは、ｎチャネル・
トランジスタのゲート電位：Φ１並びにΦ２を、Ｖｃｃ
とし、同時にｎチャネル・トランジスタの拡散層電位：
Φ３を、Ｖｃｃとすることによって実現される。また同
様に、メモリセルの電位のリセットは、Φ１並びにΦ２
をＶｃｃとし、Φ３をＶｓｓとすることによって実現さ
れる。
【００３３】図５（ａ）（ｂ）は、書込みモードにおけ
る電位配置を示したものである。図５（ａ）に示すよう
に、選択セルのＦＧ（浮遊ゲート）に、チャネル全面を
用いたＦＮトンネリングによって電子を注入するために
は、メモリセルをリセットしたあと、まずｎウェルをフ
ローティングにする。次に、選択セルのドレインとソー
スとなるｐ型半導体領域（ｐ型拡散層領域）にのみ、Ｖ
ｓｓの電位を与え、それ以外の非選択セルのｐ型拡散層
領域には、全て中間電位してのＶｍ〜を与える。これに
より選択セルのｎウェルは、その両側に位置するＶｓｓ
電位によってシールドされ、リセット時のＶｓｓ電位を
維持する。
る電位配置を示したものである。図５（ａ）に示すよう
に、選択セルのＦＧ（浮遊ゲート）に、チャネル全面を
用いたＦＮトンネリングによって電子を注入するために
は、メモリセルをリセットしたあと、まずｎウェルをフ
ローティングにする。次に、選択セルのドレインとソー
スとなるｐ型半導体領域（ｐ型拡散層領域）にのみ、Ｖ
ｓｓの電位を与え、それ以外の非選択セルのｐ型拡散層
領域には、全て中間電位してのＶｍ〜を与える。これに
より選択セルのｎウェルは、その両側に位置するＶｓｓ
電位によってシールドされ、リセット時のＶｓｓ電位を
維持する。
【００３４】一方、非選択セルのｎウェルについては、
その隣に接するｐ型拡散層領域の持つ中間電位Ｖｍ〜に
よって、このｎウェルとｐ型拡散層領域との境界に位置
するｐｎ接合が順方向にバイアスされるため、ｐ型拡散
層領域の電位がｎウェルへ転送され、その結果、非選択
セルのｎウェルはＶｍ〜電位となる。
その隣に接するｐ型拡散層領域の持つ中間電位Ｖｍ〜に
よって、このｎウェルとｐ型拡散層領域との境界に位置
するｐｎ接合が順方向にバイアスされるため、ｐ型拡散
層領域の電位がｎウェルへ転送され、その結果、非選択
セルのｎウェルはＶｍ〜電位となる。
【００３５】この状態で、ＣＧ（制御ゲート）をＶｐｐ
に上げると、ＣＧとｎウェル間の電位差によって、選択
セルのＦＧにのみ、電子が注入されることになる。な
お、ＣＧ電位の立上がり時に、選択セルのｎウェルは、
フローティングであるため一時的に多少浮くが、この電
位の浮きは、列方向に伸びるｎウェル領域に直ちに拡散
するため、書込みに対してなんら支障はない。
に上げると、ＣＧとｎウェル間の電位差によって、選択
セルのＦＧにのみ、電子が注入されることになる。な
お、ＣＧ電位の立上がり時に、選択セルのｎウェルは、
フローティングであるため一時的に多少浮くが、この電
位の浮きは、列方向に伸びるｎウェル領域に直ちに拡散
するため、書込みに対してなんら支障はない。
【００３６】また上述の書込みは、図５（ｂ）に示すよ
うに、列方向のメモリセルをページとする『一括ページ
書込み』を行うことができる。その際、データの書込み
を行わないメモリセルには、Write-disturb 電位が加わ
るが、非選択セルのｐ型拡散層領域にあたえる中間電位
〜Ｖｍを最適化することによって、Read-disturb電位と
同程度のdisturb レベル（ＦＧとｎウェル間の電位差が
Ｖｃｃ以下）に抑えることができる。〜Ｖｍは選択ゲー
トに印加するＶｐｐと非選択ゲートに印加するＶｍの中
間の値が望ましい。
うに、列方向のメモリセルをページとする『一括ページ
書込み』を行うことができる。その際、データの書込み
を行わないメモリセルには、Write-disturb 電位が加わ
るが、非選択セルのｐ型拡散層領域にあたえる中間電位
〜Ｖｍを最適化することによって、Read-disturb電位と
同程度のdisturb レベル（ＦＧとｎウェル間の電位差が
Ｖｃｃ以下）に抑えることができる。〜Ｖｍは選択ゲー
トに印加するＶｐｐと非選択ゲートに印加するＶｍの中
間の値が望ましい。
【００３７】図６（ａ）（ｂ）は、消去モードにおける
電位配置を示したものである。一括消去の場合、図６
（ａ）に示すように（Φ１＝Φ２＝Ｖｐｐ、Φ３＝Ｖｐ
ｐ）により、全てのｎウェルをＶｐｐに上げ、同時に全
てのＣＧ電位をＶｓｓにすることにより、ＦＧから電子
がＦＮトネリングによって基板側へ放出される。また、
図６（ｂ）に示すような回路構成と電位配置をとること
により、選択されたブロック内のデータのみを消去する
というブロック消去が可能である。
電位配置を示したものである。一括消去の場合、図６
（ａ）に示すように（Φ１＝Φ２＝Ｖｐｐ、Φ３＝Ｖｐ
ｐ）により、全てのｎウェルをＶｐｐに上げ、同時に全
てのＣＧ電位をＶｓｓにすることにより、ＦＧから電子
がＦＮトネリングによって基板側へ放出される。また、
図６（ｂ）に示すような回路構成と電位配置をとること
により、選択されたブロック内のデータのみを消去する
というブロック消去が可能である。
【００３８】図７（ａ）（ｂ）はそれぞれ、読出し時に
おける一ビット当たりのメモリセルのＩ−Ｖ特性の概念
図と、読出しモードにおける電位配置とを示したもので
ある。図７（ａ）は、ｐチャネル・トランジスタとして
の各メモリセルのしきい値が、消去時と書込み時でどの
ようになっているかを示している。これにより、ＦＧへ
の電子注入の有無は、ソース電位が０Ｖのとき、ＣＧ電
位を−Ｖｃｃとすることによって判定し得るということ
が分かる。
おける一ビット当たりのメモリセルのＩ−Ｖ特性の概念
図と、読出しモードにおける電位配置とを示したもので
ある。図７（ａ）は、ｐチャネル・トランジスタとして
の各メモリセルのしきい値が、消去時と書込み時でどの
ようになっているかを示している。これにより、ＦＧへ
の電子注入の有無は、ソース電位が０Ｖのとき、ＣＧ電
位を−Ｖｃｃとすることによって判定し得るということ
が分かる。
【００３９】従って、図７（ｂ）に示すように、ソース
電位がＶｃｃの場合には、選択セルのＣＧにはＶｓｓを
印加し、一方、非選択セルのＣＧにはＶｃｃを印加し
て、さらにｎウェルとｐ型拡散層領域の電位を、図にあ
るように配置することにより、セル電流の有無から、デ
ータの読出しが行える。
電位がＶｃｃの場合には、選択セルのＣＧにはＶｓｓを
印加し、一方、非選択セルのＣＧにはＶｃｃを印加し
て、さらにｎウェルとｐ型拡散層領域の電位を、図にあ
るように配置することにより、セル電流の有無から、デ
ータの読出しが行える。
【００４０】また、上述の読出しは、図８に示すよう
に、一つおきの複数個のメモリセルに対して、同時に行
うことが可能である。
に、一つおきの複数個のメモリセルに対して、同時に行
うことが可能である。
【００４１】以上、書込み，消去及び読出し時に必要な
電位配置をまとめたものが、下記の（表１）である。
電位配置をまとめたものが、下記の（表１）である。
【００４２】
【表１】 このように本実施例によれば、グランドアレイ構造を実
現するための基板としてＳＯＩ基板１２を用い、ｐ型半
導体領域１３とｎ型半導体領域１４を行方向に完全に分
離しているので、ＮＡＮＤ型ＥＥＰＲＯＭと同様に、メ
モリセルのチャネル全面を使った双方向のＦＮトンネリ
ングによって、データの書込み及び消去を行うことがで
きる。従って、グランドアレイ型ＥＥＰＲＯＭと同様に
素子分離領域をなくして高集積化をはかることができ、
しかもＮＡＮＤ型ＥＥＰＲＯＭと同様にセル特性の劣化
を防止して素子信頼性の向上をはかることができる。
現するための基板としてＳＯＩ基板１２を用い、ｐ型半
導体領域１３とｎ型半導体領域１４を行方向に完全に分
離しているので、ＮＡＮＤ型ＥＥＰＲＯＭと同様に、メ
モリセルのチャネル全面を使った双方向のＦＮトンネリ
ングによって、データの書込み及び消去を行うことがで
きる。従って、グランドアレイ型ＥＥＰＲＯＭと同様に
素子分離領域をなくして高集積化をはかることができ、
しかもＮＡＮＤ型ＥＥＰＲＯＭと同様にセル特性の劣化
を防止して素子信頼性の向上をはかることができる。
【００４３】なお、本発明は上述した実施例に限定され
るものではない。実施例では、第１導電型半導体領域と
第２導電型半導体領域を、ｎウェルの一部にｐ型拡散層
領域を形成したものとしたが、この代わりに、ｐウェル
の一部にｎ型拡散層領域を形成したものとしてもよい。
また、絶縁膜上に形成する半導体薄膜は必ずしもシリコ
ンに限るものではなく、各種の半導体材料を用いること
が可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
るものではない。実施例では、第１導電型半導体領域と
第２導電型半導体領域を、ｎウェルの一部にｐ型拡散層
領域を形成したものとしたが、この代わりに、ｐウェル
の一部にｎ型拡散層領域を形成したものとしてもよい。
また、絶縁膜上に形成する半導体薄膜は必ずしもシリコ
ンに限るものではなく、各種の半導体材料を用いること
が可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００４４】
【発明の効果】以上述べたように本発明によれば、絶縁
膜上にストライプ状の第１導電型半導体領域と第２導電
型半導体領域を交互に配置することにより、ＮＡＮＤ型
フラッシュＥＥＰＲＯＭと、グランドアレイ型ＥＥＰＲ
ＯＭの、各々の優位な点のみを同時に生かし、高信頼性
かつ高密度な不揮発性半導体記憶装置を提供することが
できる。
膜上にストライプ状の第１導電型半導体領域と第２導電
型半導体領域を交互に配置することにより、ＮＡＮＤ型
フラッシュＥＥＰＲＯＭと、グランドアレイ型ＥＥＰＲ
ＯＭの、各々の優位な点のみを同時に生かし、高信頼性
かつ高密度な不揮発性半導体記憶装置を提供することが
できる。
【図１】本発明の一実施例に係わるＥＥＰＲＯＭのメモ
リセル構成を示す平面図。
リセル構成を示す平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】実施例メモリセルを３次元多層構造に配置した
時の断面図。
時の断面図。
【図４】ｎ型半導体領域に電位を取るための回路構成を
示す図。
示す図。
【図５】書込みモードにおける電位配置を示した図。
【図６】消去モードにおける電位配置を示した図。
【図７】読出しモードにおけるメモリセルのＩ−Ｖ特性
と電位配置を示した図。
と電位配置を示した図。
【図８】複数ビット読出しにおける電位配置を示した
図。
図。
１０…Ｓｉ基板 １１…ＳｉＯ2 膜（絶縁膜） １２…シリコン薄膜（ＳＯＩ基板） １３…ｐ型半導体領域（第２導電型半導体領域） １４…ｎ型半導体領域（第１導電型半導体領域） １５…厚い酸化膜 １６…薄いトンネル酸化膜 １７…浮遊ゲート（ＦＧ） １８…薄いゲート絶縁膜（ＯＮＯ膜） １９…制御ゲート（ＣＧ） ２０…層間絶縁膜 ２１…ｐ型拡散層領域へのコンタクト部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】絶縁膜上に形成され、列方向に向かってス
トライプ状に伸びた第１導電型半導体領域と第２導電型
半導体領域とからなり、これらの各領域を行方向に交互
に繰り返して配置した半導体基板と、 前記第１導電型半導体領域の上部に形成された薄いトン
ネル絶縁膜と、 前記第２導電型半導体領域の上部に形成された厚い絶縁
膜と、 前記各半導体領域の作るストライプ・パターンと直交す
るかたちで、行方向に沿って前記トンネル絶縁膜上に形
成された浮遊ゲートと、 前記各半導体領域の作るストライプ・パターンと直交す
るかたちで、行方向に沿って連続して形成され、かつ前
記浮遊ゲートの上に積層された制御ゲートとを具備して
なり、 前記各半導体領域及び各ゲートでＦＥＴ構造のメモリセ
ルを構成し、前記第２導電型半導体領域はメモリセル・
トランジスタのドレイン部及びソース部を形成すると共
に埋込みビット線となり、前記制御ゲートはワード線と
なることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】埋め込みビット線としての前記第２導電型
半導体領域に中間電位若しくは接地電位を印加すること
により、順バイアス若しくは逆バイアスされた第１導電
型半導体領域と第２導電型半導体領域との境界に位置す
るｐｎ接合を介して、第２導電型半導体領域の電位を、
フローティング状態にある第１導電型半導体領域へと転
送或いは非転送し、同時にアドレス指定された一又は二
以上のワード線に高電位若しくは中間電位を印加するこ
とによって、メモリセル・チャネル全面を利用したＦＮ
（ファウラ・ノルドハイム）トンネリングで、データの
ページ毎書込みを行うことを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】埋め込みビット線としての前記第２導電型
半導体領域に高電位を印加することにより、順バイアス
若しくは逆バイアスされた第１導電型半導体領域と第２
導電型半導体領域との境界に位置するｐｎ接合を介し
て、第２導電型半導体領域の電位をフローティング状態
にある第１導電型半導体領域へと転送し、又は直接的に
前記第２導電型半導体領域に高電位を印加し、続いて複
数のワード線に接地電位を印加することにより、メモリ
セル・チャネル全面を利用したＦＮトンネリングで、デ
ータの一括消去若しくはブロック消去を行うことを特徴
とする請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233928A JPH0794612A (ja) | 1993-09-20 | 1993-09-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233928A JPH0794612A (ja) | 1993-09-20 | 1993-09-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794612A true JPH0794612A (ja) | 1995-04-07 |
Family
ID=16962807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233928A Pending JPH0794612A (ja) | 1993-09-20 | 1993-09-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794612A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
| US7393748B2 (en) | 2005-12-13 | 2008-07-01 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
| JP2008186838A (ja) * | 2007-01-26 | 2008-08-14 | Toshiba Corp | 半導体装置、その製造方法及び不揮発性半導体記憶装置 |
| US7528447B2 (en) | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| JP2019096756A (ja) * | 2017-11-24 | 2019-06-20 | セイコーエプソン株式会社 | 半導体記憶装置の書き込み方法 |
-
1993
- 1993-09-20 JP JP5233928A patent/JPH0794612A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
| US7528447B2 (en) | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| US7539055B2 (en) | 2005-04-06 | 2009-05-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| US7393748B2 (en) | 2005-12-13 | 2008-07-01 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
| JP2008186838A (ja) * | 2007-01-26 | 2008-08-14 | Toshiba Corp | 半導体装置、その製造方法及び不揮発性半導体記憶装置 |
| JP2019096756A (ja) * | 2017-11-24 | 2019-06-20 | セイコーエプソン株式会社 | 半導体記憶装置の書き込み方法 |
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