JP3400130B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係わり、特に浮遊ゲ−ト（電荷蓄積層）と制御ゲ−
トが積層された電気的書き換え可能なメモリセルを用い
た不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。１つのメ
モリセルは、半導体基板上に絶縁膜を介して電荷蓄積層
となる浮遊ゲ−トと制御ゲ−トが積層されたスタックゲ
ート構造を有し、複数個のメモリセルが隣接するもの同
士でソース・ドレインを共有する形で直列接続されてＮ
ＡＮＤセルを構成する。このようなNANDセルがマトリク
ス配置されてメモリセルアレイが構成される。

【０００３】セルアレイの列方向に並ぶＮＡＮＤセルの
一端側のドレインは、それぞれ選択ゲ−トを介してビッ
ト線に共通接続され、他端側はやはり選択ゲ−トを介し
てソース線となる共通ソース線に接続されている。メモ
リセルの制御ゲ−ト及び選択ゲ−トのゲ−ト電極は、メ
モリセルアレイの行方向にそれぞれ制御ゲ−ト線（ワー
ド線）、選択ゲ−ト線として共有接続される。

【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
遠い方のメモリセルから順に行われる。ｎチャネルの場
合を説明すれば、選択されたメモリセルの制御ゲ−トに
は高電圧Ｖpp（例えば２０Ｖ）が印加され、これよりビ
ット線側にある非選択のメモリセルの制御ゲ−ト及び選
択ゲ−トには中間電位Ｖｍ（例えば１０Ｖ）が印加され
る。ビット線には、データに応じて０Ｖ（例えば
“１”）、又は中間電位Vm（例えば８Ｖ）が印加され
る。この時ビット線の電位は、選択ゲ−ト及び非選択メ
モリセルを通して選択メモリセルのドレインまで伝達さ
れる。

【０００５】書き込むべきデータがあるとき（“１”デ
ータの時）は、選択メモリセルのゲ−ト・ドレイン間に
高電界がかかり、基板から浮遊ゲ−トに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データの時）は、しきい値は変化しない。

【０００６】データ消去は、ＮＡＮＤ型セル内の全ての
メモリセルに対して同時に行われるか（一括消去）、或
いはあるバイト単位毎に行われる（ブロック消去）のい
ずれかである。即ち、全ての（或いは選択されたブロッ
ク内において全ての）制御ゲートを０Ｖとし、（ブロッ
ク消去の場合は、非選択ブロックの制御ゲート及び選択
ゲートにＶpp（例えば２０Ｖ）を印加し）、非選択ビッ
ト線及びソース線を浮遊状態とし、ｐウェルに高電圧
（例えば２０Ｖ）を印加する。これにより、全ての（或
いは選択されたブロック内において全ての）メモリセル
において浮遊ゲ−トの電子がｐウェルに放出され、しき
い値が負方向に移動する。

【０００７】データ読み出しは、選択ゲ−ト及び選択メ
モリセルよりビット線側の非選択メモリセルの制御ゲー
トに電源電圧Ｖcc（例えば５Ｖ）を印加することにより
これらをオンとし、選択メモリセルの制御ゲ−トに０Ｖ
が与えられる。この時、ビット線側に流れる電流を検出
することにより、“０”，“１”の判定がなされる。こ
のような従来のＮＡＮＤ型ＥＥＰＲＯＭには、次のよう
な問題があった。即ち、図２１（ａ）に示すように、書
き込み及び消去後のしきい値電圧には最大で３Ｖ程度の
ばらつきが生じる。まず、書き込み後のばらつきに関し
て説明する。先に述べたように、データの読み出しはビ
ット線に流れる電流を検出することによって行われる。
書き込み後のしきい値が例えば０Ｖ以下であれば、この
メモリセルは書き込み状態と判定されず、書き込みエラ
ーとなる。

【０００８】一方、所望のしきい値電圧の場合は正常に
読み出しが行われるが、しきい値電圧がＶccより大きく
なると非選択セルがオンしないために正常に読み出しが
行われない。また、書き込み後のしきい値が所望のしき
い値以下でしかも０Ｖに近いものに関しては、読み出し
のエラーが生じる。このように、所望のしきい値範囲に
全てのメモリセルのしきい値が入らなければ、書き込み
時にＮＧとなる。

【０００９】このしきい値ばらつきの原因としては、ト
ンネル絶縁膜厚及び膜質のばらつき、素子領域のばらつ
き、素子分離領域から素子領域に入り込むバーズビーク
の大小、浮遊ゲート側壁高さのばらつき、浮遊ゲート上
絶縁膜厚のばらつき、浮遊ゲートの全表面積のばらつき
等に起因するカップリング比のばらつき等が考えられ
る。これらのばらつき全てを解決することは現状のプロ
セス技術においては非常に困難である。

【００１０】従って、一般にＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは書き込みが不十分なセルを検出し、再書き込みを
行う回路であるベリファイ回路により、この問題を改善
してきた。しかし、検出と再書き込みの繰り返しによる
書き込み時間の増加や動作の複雑化、チップ面積の増加
等の問題が生じる。

【００１１】一方、消去後のしきい値に関しては、０Ｖ
以下であればよく、全てのメモリセルがこの範囲にある
ためには、マージンをとって消去時間を多少長くするこ
とによって解決できる。しかし、消去後のしきい値ばら
つきが大きいと、それが書き込み後のしきい値のばらつ
きに大きく反映されるために、ある程度小さいばらつき
に抑える必要がある。

【００１２】また、データの書き込みにドレイン拡散層
近傍で発生させたホットエレクトロンを用い、消去に浮
遊ゲートからソース拡散層にＦ−Ｎトンネル電流を用い
る、いわゆるＥＴＯＸ型のメモリセル（ＮＯＲ型）にお
いてもしきい値分布をある程度の幅以内におさめること
は非常に重要である。図２１（ｂ）に示すように、ＥＴ
ＯＸ型のメモリセルは書き込み後のしきい値は６．５Ｖ
以上、消去後のしきい値は０．５Ｖ〜３．５Ｖの範囲内
にあることが必要である。

【００１３】しかし、この種のメモリセルでは、特に消
去後のしきい値電圧が０Ｖ以下になる、いわゆるオーバ
ーイレーズの問題がある。即ち、非選択のセルがオーバ
ーイレーズされていた場合、ビット線に電位を与える
と、そのオーバーイレーズされたセルに電流が流れてし
まい、選択されたセルのデータの読み出しができないと
いう問題が生じる。従って、特に消去側のしきい値分布
を所定の幅以内におさめることは極めて重要である。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み及び消去後
のしきい値ばらつきに起因して読み出し時に正しくデー
タが判別できないこと、またこれを解決するためにベリ
ファイ回路が必要であり、そのために書き込み時間が増
加すること、書き込み動作が複雑化すること、チップ面
積が増加すること等の問題があった。

【００１５】また、ＮＯＲセル型ＥＥＰＲＯＭでもオー
バーイレーズの問題があり、しきい値のばらつきが所望
の範囲内におさまらない場合にデータの判別ができなく
なるという問題があった。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ベリファイ回路を必要
とせず、書き込み及び消去後のしきい値電圧のばらつき
を低減できる構造及び動作を持つ不揮発性半導体記憶装
置を提供することにある。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に本発明における不揮発性半導体記憶装置では、次のよ
うな構成を採用している。

【００１８】即ち発明は、ウェルの空乏層内で加速され
たホットキャリアを電荷蓄積層に注入して書き込み及び
消去を行うことを特徴とする。

【００１９】また本発明は、書き込み及び消去動作を２
段階に分離し、書き込み及び消去時にＦ−Ｎトンネル電
流又はドレイン拡散層近傍で発生させるホットキャリア
を利用して電荷蓄積層とウェルの間で電荷のやりとりを
する動作モード１と、この動作モード１が終了した後
に、ウェルの空乏層領域で加速されたホットキャリアを
電荷蓄積層に注入して、再書き込みによりしきい値の調
節を行う動作モード２の２段階により書き込み及び消去
を行うことを特徴とする。

【００２０】本発明の特徴をより詳細に説明すると、次
の通りである。

【００２１】（１）第１導電型の半導体基板に形成され
た第２導電型ウェルに複数のメモリセルが配列形成され
た不揮発性半導体記憶装置において、メモリセルは、第
２導電型ウェル内に形成された第１導電型のソース，ド
レイン拡散層、これらソース，ドレインに挟まれた領域
にトンネル絶縁膜を介して形成された電荷蓄積層、及び
この電荷蓄積層上にゲート絶縁膜を介して形成された制
御ゲートからなり、この電荷蓄積層と第２導電型ウェル
との間の電荷授受によりデータ書き換えを行う書換可能
なメモリセルであって、(1-1) 制御ゲートに正の電位を
印加し、ソースとドレインを０Ｖとし、第２導電型ウェ
ルに電位を与えて空乏領域を形成し、第１導電型の半導
体基板に電位を与えてキャリアを第２導電型ウェルに注
入し、空乏領域でキャリアにエネルギーを与えてホット
キャリアとし、このホットキャリアを電荷蓄積層に注入
して書き込みすること。

【００２２】(1-2) 選択されたメモリセルをオン状態と
してドレイン拡散層近傍でホットキャリアを生成し、そ
のホットキャリアを電荷蓄積層に注入する手段１を有
し、手段１を行った後、制御ゲートに正の電位を印加
し、ソースとドレインを０Ｖとし、第２導電型ウェルに
電位を与えて空乏領域を形成し、第１導電型の半導体基
板に電位を与えてキャリアを第２導電型ウェルに注入
し、空乏領域でキャリアにエネルギーを与えてホットキ
ャリアとし、このホットキャリアを電荷蓄積層に注入す
る手段を有すること。

【００２３】(1-3) 第２導電型ウェルを０Ｖとし、制御
ゲートに高電位を印加して、第２導電型ウェルより電荷
蓄積層にキャリアをFowler-Nordheim トンネル電流によ
り注入するデータ書き込み動作１を有し、書き込み動作
１を行った後、制御ゲートにある電位を印加し、第２導
電型ウェルに負の電位を印加して空乏化させ、第１導電
型の半導体基板、又は第２導電型ウェル内若しくは第２
導電型ウェルに接した領域に形成された第１導電型の拡
散層よりキャリアを注入し、第２導電型ウェル内の空乏
領域でこのキャリアにエネルギーを与えてホットキャリ
アとし、このホットキャリアを電荷蓄積層に注入して再
書き込みすること。

【００２４】(1-4) 制御ゲートを０Ｖとし、第２導電型
ウェルに高電位を印加して、電荷蓄積層のキャリアを第
２導電型ウェルにFowler-Nordheim トンネル電流により
放出するデータ消去動作１を有し、消去動作１を行った
後、制御ゲートにある電位を印加し、第２導電型ウェル
に負の電位を印加して空乏化させ、第１導電型の半導体
基板、又は第２導電型ウェル内若しくは第２導電型ウェ
ルに接した領域に形成された第１導電型の拡散層よりキ
ャリアを注入し、第２導電型ウェル内の空乏領域でこの
キャリアにエネルギーを与えてホットキャリアとし、こ
のホットキャリアを電荷蓄積層に注入して再書き込みす
ること。

【００２５】（２）第１導電型の半導体基板に形成され
た第２導電型ウェルに第１導電型ウェルを形成し、この
第１導電型ウェル内に複数のメモリセルが配列形成され
た不揮発性半導体記憶装置において、メモリセルは、第
１導電型ウェル内に形成された第２導電型のソース，ド
レイン拡散層、これらソース，ドレインに挟まれた領域
にトンネル絶縁膜を介して形成された電荷蓄積層、及び
この電荷蓄積層上にゲート絶縁膜を介して形成された制
御ゲートからなり、電荷蓄積層と第１導電型ウェルとの
間の電荷授受によりデータ書換を行う書換可能なメモリ
セルであって、(2-1) 制御ゲートに正の電位を印加し、
ソースとドレインを０Ｖとし、第１導電型ウェルに電位
を与えて空乏領域を形成し、第２導電型ウェル、又は第
１導電型ウェル内若しくは第１導電型ウェルに接した領
域に形成された第２導電型拡散層に電位を与えてキャリ
アを第１導電型ウェルに注入し、空乏領域でキャリアに
エネルギーを与えてホットキャリアとし、このホットキ
ャリアを電荷蓄積層に注入して書き込みすること。

【００２６】(2-2) 制御ゲートを０Ｖとし、第２導電型
ウェルに電位を与えて空乏領域を形成し、第１導電型の
半導体基板、又は第２導電型ウェル内若しくは第２導電
型ウェルに接した領域に形成された第１導電型拡散層に
電位を与えて、キャリアを第２導電型ウェルを通して第
１導電型ウェルに注入し、空乏領域でキャリアにエネル
ギーを与えてホットキャリアとし、このホットキャリア
を電荷蓄積層に注入して消去すること。

【００２７】(2-3) 選択されたメモリセルをオン状態と
してドレイン拡散層近傍でホットキャリアを生成し、そ
のホットキャリアを電荷蓄積層に注入する手段１を有
し、手段１を行った後、制御ゲートに正の電位を印加
し、ソースとドレインを０Ｖとし、第１導電型ウェルに
電位を与えて空乏領域を形成し、第２導電型ウェル、又
は第１導電型ウェル内若しくは第１導電型ウェルに接し
た領域に形成された第２導電型拡散層に電位を与えてキ
ャリアを第１導電型ウェルに注入し、空乏領域でキャリ
アにエネルギーを与えてホットキャリアとし、このホッ
トキャリアを電荷蓄積層に注入する手段を有すること。

【００２８】(2-4) 選択されたメモリセルをオン状態と
してドレイン拡散層近傍でホットキャリアを生成し、そ
のホットキャリアを電荷蓄積層に注入する手段１を有
し、手段１を行った後、制御ゲートを０Ｖとし、第２導
電型ウェルに電位を与えて空乏領域を形成し、第１導電
型の半導体基板、又は第２導電型ウェル内若しくは第２
導電型ウェルに接した領域に形成された第１導電型拡散
層に電位を与えて、キャリアを第２導電型ウェルを通し
て第１導電型ウェルに注入し、空乏領域でキャリアにエ
ネルギーを与えてホットキャリアとし、このホットキャ
リアを電荷蓄積層に注入する手段を有すること。

【００２９】(2-5) 第１導電型ウェルを０Ｖとし、制御
ゲートに高電位を印加して、第１導電型ウェルより電荷
蓄積層にキャリアをFowler-Nordheim トンネル電流によ
り注入するデータ書き込み動作１を有し、書き込み動作
１を行った後、制御ゲートを０Ｖとし、第２導電型ウェ
ルに電位を与えて空乏領域を形成し、第１導電型の半導
体基板、又は第２導電型ウェル内若しくは第２導電型ウ
ェルに接した領域に形成された第１導電型拡散層に電位
を与えて、キャリアを第２導電型ウェルを通して第１導
電型ウェルに注入し、空乏領域でキャリアにエネルギー
を与えてホットキャリアとし、このホットキャリアを電
荷蓄積層に注入する手段を有すること。

【００３０】(2-6) 第１導電型ウェルを０Ｖとし、制御
ゲートに高電位を印加して、第１導電型ウェルより電荷
蓄積層にキャリアをFowler-Nordheim トンネル電流によ
り注入するデータ書き込み動作１を有し、書き込み動作
１を行った後、制御ゲートにある電位を印加し、第１導
電型ウェルに負の電位を印加して空乏化させ、第２導電
型ウェル、又は第１導電型ウェル内若しくは第１導電型
ウェルに接した領域に形成された第２導電型の拡散層よ
りキャリアを注入し、第２導電ウェル内の空乏領域でこ
のキャリアにエネルギーを与えてホットキャリアとし、
このホットキャリアを電荷蓄積層に注入して再書き込み
すること。

【００３１】(2-7) 制御ゲートを０Ｖとし、第１導電型
ウェルに高電位を印加して、電荷蓄積層のキャリアを第
１導電型ウェルにFowler-Nordheim トンネル電流により
放出するデータ消去動作１を有し、消去動作１を行った
後、制御ゲートにある電位を印加し、第１導電型ウェル
に負の電位を印加して空乏化させ、第２導電型ウェル、
又は第１導電型ウェル内若しくは第１導電型ウェルに接
した領域に形成された第２導電型の拡散層よりキャリア
を注入し、第１導電型ウェル内の空乏領域でこのキャリ
アにエネルギーを与えてホットキャリアとし、このホッ
トキャリアを電荷蓄積層に注入して再書き込みするこ
と。

【００３２】（３）第１導電型の半導体基板に形成され
た第２導電型ウェルに複数のメモリセルが配列形成され
た不揮発性半導体記憶装置において、メモリセルは、第
２導電型ウェル内に形成された第１導電型のソース，ド
レイン拡散層、これらソース，ドレインに挟まれた領域
にトンネル絶縁膜を介して形成された電荷蓄積層、及び
この電荷蓄積層上にゲート絶縁膜を介して形成された制
御ゲートからなり、電荷蓄積層と第２導電型ウェルとの
間の電荷授受によりデータ書き換えを行う書換可能なメ
モリセルがそのソース，ドレインを隣接するもの同士で
共用するような形で直列接続されてＮＡＮＤセルを構成
し、これがマトリクスに配列されたメモリセルアレイを
有し、各ＮＡＮＤセルの一端部のドレインは選択ゲート
を介して列方向に走るビット線に接続され、各ＮＡＮＤ
セル内の制御ゲートは行方向に並ぶＮＡＮＤセルについ
て連続的に配設されてワード線を構成する不揮発性半導
体記憶装置の動作方法であって、(3-1) 非選択のワード
線に正の中間電位を印加してオン状態を保ち、ビット線
及びソース線に０Ｖとし、選択されたワード線に中間電
位以上の電位を印加し、第２導電型ウェルに負の電位を
印加して空乏化させ、第１導電型の半導体基板、又は第
２導電型ウェル内若しくは第２導電型ウェルに接した領
域に形成された第１導電型の拡散層に電位を与えてキャ
リアを注入し、第２導電型ウェル内の空乏領域でこのキ
ャリアにエネルギーを与えてホットキャリアとし、この
ホットキャリアを電荷蓄積層に注入して書き込みするこ
と。

【００３３】(3-2) 各ＮＡＮＤセルの選択ゲートにより
選択されたＮＡＮＤセル内で、非選択のワード線に正の
中間電位を印加してオン状態とし、選択されたワード線
に正の高電位を印加し、選択されたメモリセルで第２導
電型ウェルより電荷蓄積層にキャリアをFowler-Nordhei
m トンネル電流により注入するデータ書き込み動作１を
有し、書き込み動作１を行った後、非選択のワード線に
正の中間電位を印加してオン状態を保ち、選択されたワ
ード線に中間電位以上で高電位以下の電位を印加し、第
２導電型ウェルに負の電位を印加して空乏化させ、第１
導電型の半導体基板、又は第２導電型ウェル内若しくは
第２導電型ウェルに接した領域に形成された第１導電型
の拡散層よりキャリアを注入し、第２導電型ウェル内の
空乏領域でこのキャリアにエネルギーを与えてホットキ
ャリアとし、このホットキャリアを電荷蓄積層に注入し
て再書き込みすること。

【００３４】(3-3) 所定の範囲内の複数のワード線を０
Ｖとし、第２導電型ウェルに高電位を印加して、その範
囲のメモリセルの電荷蓄積層のキャリアを第１導電型ウ
ェルにFowler-Nordheim トンネル電流により放出するデ
ータ消去動作１を有し、消去動作１を行った後、その所
定内のワード線にある電位を印加し、第２導電型ウェル
に負の電位を印加して空乏化させ、第１導電型の半導体
基板、又は第１導電型ウェル内若しくは第２導電型ウェ
ルに接した領域に形成された第１導電型の拡散層に電位
を与えてキャリアを注入し、第２導電型ウェル内の空乏
領域でこのキャリアにエネルギーを与えてホットキャリ
アとし、このホットキャリアを電荷蓄積層に注入して再
書き込みすること。

【００３５】（４）第１導電型の半導体基板に形成され
た第２導電型ウェルに第１の導電型ウェルを形成し、こ
の第１の導電型ウェル内に複数のメモリセルが配列形成
された不揮発性半導体記憶装置において、メモリセル
は、第１導電型ウェル内に形成された第２導電型のソー
ス，ドレイン拡散層、これらソース，ドレインに挟まれ
た領域にトンネル絶縁膜を介して形成された電荷蓄積
層、及びこの電荷蓄積層上にゲート絶縁膜を介して形成
された制御ゲートからなり、電荷蓄積層と第１導電型ウ
ェルとの間の電荷授受によりデータ書き換えを行う書換
可能なメモリセルがそのソース，ドレインを隣接するも
の同士で共用するような形で直列接続されてＮＡＮＤセ
ルを構成し、これがマトリクスに配列されたメモリセル
アレイを有し、各ＮＡＮＤセルの一端部のドレインは選
択ゲートを介して列方向に走るビット線に接続され、各
ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセ
ルについて連続的に配設されてワード線を構成する不揮
発性半導体記憶装置の動作方法であって、(4-1) 非選択
のワード線に正の中間電位を印加してオン状態を保ち、
選択されたワード線に中間電位以上の電位を印加し、第
１導電型ウェルに負の電位を印加して空乏化させ、第２
導電型ウェル、又は第１導電型ウェル内若しくは第１導
電型ウェルに接した領域に形成された第２導電型の拡散
層に電位を与えてキャリアを注入し、第１導電型ウェル
内の空乏領域でこのキャリアにエネルギーを与えてホッ
トキャリアとし、このホットキャリアを電荷蓄積層に注
入して書き込みすること。

【００３６】(4-2) 所定の範囲内のワード線を０Ｖと
し、第２導電型ウェルに電位を与えて空乏領域を形成
し、第１導電型の半導体基板、又は第２導電型ウェル内
若しくは第２導電型ウェルに接した領域に形成された第
１導電型拡散層に電位を与えて、キャリアを第２導電型
ウェルを通して第１導電型ウェルに注入し、空乏領域で
キャリアにエネルギーを与えてホットキャリアとし、こ
のホットキャリアを電荷蓄積層に注入して消去するこ
と。

【００３７】(4-3) 各ＮＡＮＤセルの選択ゲートにより
選択されたＮＡＮＤセル内で、非選択のワード線に正の
中間電位を印加してオン状態とし、選択されたワード線
に正の高電位を印加し、選択されたメモリセルで第１導
電型ウェルより電荷蓄積層にキャリアをFowler-Nordhei
m トンネル電流により注入するデータ書き込み動作１を
有し、書き込み動作１を行った後、非選択のワード線に
正の中間電位を印加してオン状態を保ち、選択されたワ
ード線に中間電位以上で高電位以下の電位を印加し、第
１導電型ウェルに負の電位を印加して空乏化させ、第２
導電型ウェル、又は第１導電型ウェル内若しくは第１導
電型ウェルに接した領域に形成された第２導電型の拡散
層に電位を与えてキャリアを注入し、第１導電型ウェル
内の空乏領域でこのキャリアにエネルギーを与えてホッ
トキャリアとし、このホットキャリアを電荷蓄積層に注
入して再書き込みすること。

【００３８】(4-4) 所定の範囲内の複数のワード線を０
Ｖとし、第１導電型ウェルに高電位を印加して、その範
囲のメモリセルの電荷蓄積層のキャリアを第１導電型ウ
ェルにFowler-Nordheim トンネル電流により放出するデ
ータ消去動作１を有し、消去動作１を行った後、その所
定内のワード線にある電位を印加し、第１導電型ウェル
に負の電位を印加して空乏化させ、第２導電型ウェル、
又は第１導電型ウェル内若しくは第１導電型ウェルに接
した領域に形成された第２導電型の拡散層に電位を与え
てキャリアを注入し、第１導電型ウェル内の空乏領域で
このキャリアにエネルギーを与えてホットキャリアと
し、このホットキャリアを電荷蓄積層に注入して再書き
込みすること。

【００３９】(4-5) 各ＮＡＮＤセルの選択ゲートにより
選択されたＮＡＮＤセル内で、非選択のワード線に正の
中間電位を印加してオン状態とし、選択されたワード線
に正の高電位を印加し、選択されたメモリセルで第１導
電型ウェルより電荷蓄積層にキャリアをFowler-Nordhei
m トンネル電流により注入するデータ書き込み動作１を
有し、書き込み動作１を行った後、所定の範囲内のワー
ド線を０Ｖとし、第２導電型ウェルに電位を与えて空乏
領域を形成し、第１導電型の半導体基板、又は第２導電
型ウェル内若しくは第２導電型ウェルに接した領域に形
成された第１導電型拡散層に電位を与えて、キャリアを
第２導電型ウェルを通して第１導電型ウェルに注入し、
空乏領域でキャリアにエネルギーを与えてホットキャリ
アとし、このホットキャリアを電荷蓄積層に注入して再
消去すること。

【００４０】(4-6) 所定の範囲内の複数のワード線を０
Ｖとし、第１導電型ウェルに高電位を印加して、その範
囲のメモリセルの電荷蓄積層のキャリアを第１導電型ウ
ェルにFowler-Nordheim トンネル電流により放出するデ
ータ消去動作１を有し、消去動作１を行った後、所定の
範囲内のワード線を０Ｖとし、第２導電型ウェルに電位
を与えて空乏領域を形成し、第１導電型の半導体基板、
又は第２導電型ウェル内若しくは第２導電型ウェルに接
した領域に形成された第１導電型拡散層に電位を与え
て、キャリアを第２導電型ウェルを通して第１導電型ウ
ェルに注入し、空乏領域でキャリアにエネルギーを与え
てホットキャリアとし、このホットキャリアを電荷蓄積
層に注入して再消去すること。

【００４１】また、本発明の望ましい実施態様として
は、次のものがあげられる。

【００４２】(a) ホットキャリアは、空乏層内でキャリ
アが走行することにより発生したアバランシェホットキ
ャリアを含むこと。

【００４３】(b) ホットキャリアが電荷蓄積層に注入さ
れるとき、この注入は、トンネル絶縁膜のポテンシャル
障壁を越えて注入されるホットキャリア注入と、トンネ
ル絶縁膜のポテンシャル障壁を透過するＦ−Ｎトンネル
注入で行われること。

【００４４】(c) ホットキャリアが電荷蓄積層に注入さ
れるとき、書き込み動作１終了時のしきい値電圧が所望
のしきい値電圧より正の場合よりも負の場合の方が電荷
蓄積層に注入されるホットキャリアが多いこと。

【００４５】(d) ホットキャリアが電荷蓄積層に注入さ
れるとき、消去動作１終了時のしきい値電圧が所望のし
きい値電圧より正の場合よりも負の場合の方が電荷蓄積
層に注入されるホットキャリアが多いこと。

【００４６】(e) ホットキャリアが電荷蓄積層に注入さ
れるとき、書き込み動作１終了時のしきい値電圧が所望
のしきい値電圧より負の場合よりも正の場合の方が電荷
蓄積層に注入されるホットキャリアが多いこと。

【００４７】(f) ホットキャリアが電荷蓄積層に注入さ
れるとき、消去動作１終了時のしきい値電圧が所望のし
きい値電圧より負の場合よりも正の場合の方が電荷蓄積
層に注入されるホットキャリアが多いこと。

【００４８】

【作用】本発明によれば、書き込み及び消去をウェルの
空乏層で加速されたホットキャリアを用いることによ
り、しきい値分布の広がりが小さくなる。即ち、書き込
み時においては、空乏層で加速されたホットエレクトロ
ンはトンネル絶縁膜とウェルとの界面付近に、あるエネ
ルギー幅を持って到達するが、そのエネルギーの分布と
トンネル絶縁膜の電界をある範囲に調節することによ
り、つまりウェルの不純物濃度，空乏層の広がり，ウェ
ルに与える電位，制御ゲートに与える電位等を調節する
ことにより、電荷蓄積層に入るホットエレクトロンにト
ンネル絶縁膜の電界依存性を大きく持たせることができ
る。即ち、電荷蓄積層に蓄積されている電荷量に、ホッ
トエレクトロンの電荷蓄積層の注入効率が大きく依存す
ることになる。ホットホールについても同様である。

【００４９】これにより、書き込み時、即ち電荷蓄積層
に電子を注入するときに、電荷蓄積層に蓄積されている
電子の量が多いときには電子が入りにくく、その逆の時
は入りやすくなる。また、消去時においても同様に、ホ
ットホールの注入が電荷蓄積層に蓄積された電荷に依存
する。これにより、書き込み及び消去後のしきい値分布
の広がりが小さい書き込み・消去方法が実現できる。こ
の場合のエネルギーバンド図を図１に示す。

【００５０】図１（ａ）は書き込み時におけるホットエ
レクトロン注入の様子、図１（ｂ）は消去時におけるホ
ットホール注入の様子を示している。

【００５１】しかし、この場合にはホットキャリアを生
成するために、拡散層から多数のキャリアを注入する必
要があり、消費電力が大きくなるという問題が生じる可
能性もある。この場合、以下に述べるように、書き込み
及び消去をＦ−Ｎトンネル電流或いはドレイン拡散層で
発生させたホットキャリアを用いる動作モード１と、ウ
ェルの空乏層で加速されたホットキャリアを用いる動作
モード２の２段階の書き込み・消去により、消費電力の
小さい書き込み・消去方法が実現できる。

【００５２】即ち、書き込み時において、メモリセルの
書き込み易さのばらつきによらず、同一の書き込み電圧
Ｖpp、書き込みパルス幅Ｔp において、キャリアの注入
をＦ−Ｎトンネル注入で選択セルを一様に書き込む動作
モード１と、ウェルの空乏層内で加速されたホットエレ
クトロン注入により、書き込み不十分なメモリセルに対
して選択的に再書き込みをして、しきい値の調節をする
動作モード２の２段階書き込みにより、実質的に書き込
み後のしきい値のばらつきを低減することができる。こ
の時のエネルギーバンド図を図２（ａ）（ｂ）に示す。

【００５３】また、上記の動作モード２において、ウェ
ルの空乏層内で加速されたホットホール注入により過書
き込みのメモリセルに対して選択的に再消去をしてしき
い値の調節をすることもできる。この時のエネルギーバ
ンド図を図３（ａ）（ｂ）に示す。

【００５４】また、消去時においても、メモリセルの消
去し易さのばらつきによらず、同一の消去電圧Ｖpp、消
去パルス幅Tpにおいて、Ｆ−Ｎトンネル注入で選択され
たメモリセルを一様に消去する動作モード１と、ウェル
の空乏層内で加速したホットエレクトロン注入により、
過消去のメモリセルに対して選択的に再書き込みをし
て、しきい値の調節をする動作モード２の２段階書き込
みにより、実質的に消去後のしきい値のばらつき低減す
ることができる。この時のエネルギーバンド図を図４
（ａ）（ｂ）に示す。

【００５５】また、上記の動作モード２において、ウェ
ルの空乏層で加速されたホットホール注入により消去不
十分なメモリセルに対して選択的に再消去することがで
きる。この時のエネルギーバンド図を図５（ａ）（ｂ）
に示す。

【００５６】書き込み時において、Ｆ−Ｎトンネル注入
後のメモリセルのしきい値電圧は図６（ａ）に示すよう
にばらつくが、まずこのＦ−Ｎトンネル注入を若干弱め
に行うことにより、しきい値電圧のＶccに近い領域での
エラーをなくする。この状態において、電荷蓄積層に蓄
積された電荷量に応じて、トンネル絶縁膜にかかる電界
はしきい値電圧が高いものでは小さく、しきい値電圧が
低いものでは大きくなる。

【００５７】次に、ウェル内で発生させたホットエレク
トロンが、このトンネル絶縁膜にかかる電界が大きいも
のについては電荷蓄積層に注入され易く、電界が小さい
ものについては注入されにくい状態になるように、ウェ
ルにかける電圧とワード線にかける電圧を設定する。こ
の場合、非常に高電界を用いるＦ−Ｎトンネル電流を用
いるときに比較して、低電界で注入可能なホットエレク
トロン注入を用いることにより、電荷蓄積層の電荷量に
より決定されるトンネル絶縁膜の電界の注入量に対する
影響が顕著になると考えられる。

【００５８】このため、しきい値の高いメモリセルにつ
いてはこのホットエレクトロンの注入が起きにくいため
しきい値の変動は少なく、またしきい値の低いメモリセ
ルについてはホットエレクトロンの注入が起きやすいた
めに、キャリアが電荷蓄積層に注入され、しきい値が正
方向に移動する。従って、しきい値分布のばらつきを実
質的に低減することができる。また、図６（ｂ）に示す
ように、ホットホール注入を用いることにより過書き込
みのセルに対して選択的にしきい値調整をし、ばらつき
を抑えることができる。

【００５９】また、消去時においても同様の方法でしき
い値分布のばらつきを抑えることができる。即ち、まず
Ｆ−Ｎトンネル放出を若干強めに行うことにより、図７
に示すように、しきい値電圧の０Ｖに近い領域でのエラ
ーを無くする。この状態においても同様に、電荷蓄積層
内の蓄積電荷量に応じて、トンネル絶縁膜にかかる電界
はしきい値電圧の高いものでは小さく、しきい値電圧の
低いものでは大きくなる。

【００６０】次に、ウェル内で発生させたホットエレク
トロンが、このトンネル絶縁膜にかかる電界が大きいも
のについては電荷蓄積層に注入され易く、電界が小さい
ものについては注入されにくいようになるように、ウェ
ル及びワード線にかける電圧を設定する。これにより、
しきい値の高いメモリセルについてはこのホットエレク
トロンの注入が起きにくいためしきい値の変動は少な
く、またしきい値の低いメモリセルについてはホットエ
レクトロンの注入が起きやすいために、キャリアが電荷
蓄積層に注入され、しきい値が正方向に移動する。従っ
て、しきい値分布のばらつきを実質的に低減することが
できる。

【００６１】また、上記の動作をＮＯＲ型のメモリセル
に適用することによって、即ち上記のＦ−Ｎ書き込みを
ＮＯＲ型で用いられているドレイン拡散層近傍でのホッ
トエレクトロンに置き換えることによって同様の効果が
期待できる。

【００６２】この２段階の書き込み及び消去法によっ
て、書き込み時及び消去時のしきい値電圧のばらつきを
大幅に低減させることができ、ＮＡＮＤセル型ＥＥＰＲ
ＯＭメモリセルの動作を向上させることができる。ま
た、ＮＯＲセル型ＥＥＰＲＯＭにおいては、オーバーイ
レーズの問題を解決できる。

【００６３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００６４】（実施例１）この実施例では、メモリセル
の書き込み及び消去にウェルの空乏層で加速されたホッ
トキャリアを用いる場合について、単体のメモリセルを
用いてその動作を説明する。

【００６５】図８は、ｎチャネルＭＯＳＦＥＴを用いた
単体のメモリセルの断面図と書き込み動作時のタイミン
グチャートを示している。メモリセルは、次のように構
成されている。即ち、ｐ型基板（第１導電型半導体基
板）１内にｎウェル（第２導電型ウェル）２及びｐウェ
ル（第１導電型ウェル）３が構成され、各ウェル２，３
の深さと不純物濃度，分布は本発明の動作を行うように
最適化されている。ｐウェル３の表面層にはｎ型のソー
ス・ドレイン拡散層４ａ，４ｂが形成され、ソース・ド
レイン間のチャネル上にはトンネル絶縁膜５を介して浮
遊ゲート（電荷蓄積層）６が形成され、その上にはゲー
ト絶縁膜７を介して制御ゲート８が形成されている。

【００６６】書き込みは、制御ゲート８にチャネルがオ
ンするのに十分な大きさ以上の電位、例えば１３Ｖを印
加し、ソースとドレインは０Ｖとする。ここで、Ｖp1に
ｐウェル３が空乏し、空乏層に注入されたエレクトロン
がトンネル絶縁膜５のポテンシャル障壁を越えるのに十
分で、かつ浮遊ゲート６へ注入されるホットエレクトロ
ンがトンネル絶縁膜５の電界依存する程度の電位、例え
ば−８Ｖを印加する。そして、Ｖｎにｐｎ接合が順バイ
アスとなる電位、例えば−８．５Ｖを印加し、ｐウェル
３の空乏層にエレクトロンをｎウェル２より注入する。
Ｖp2にはＶｎと同じ電位を与える。

【００６７】また、上記電位はウェルのプロファイル等
により最適化する必要がある。即ち、空乏層で加速され
たホットエレクトロンはトンネル絶縁膜５とｐウェル３
との界面付近に、あるエネルギー幅を持って到達する
が、そのエネルギーの分布とトンネル絶縁膜５の電界を
ある範囲に調節することにより、つまりｐウェル３の不
純物濃度，空乏層の広がり、ｐウェル３に与える電位、
制御ゲート８に与える電位等を調節することにより、浮
遊ゲート６に入るホットエレクトロンにトンネル絶縁膜
５の電界依存性を大きく持たせることができる。即ち、
浮遊ゲート６に蓄積されている電荷量に、ホットエレク
トロンの浮遊ゲート６の注入効率が大きく依存すること
になる。

【００６８】この書き込み方法によれば、ｐウェル３の
空乏層で加速されたホットエレクトロンを用いることに
よりしきい値分布の広がりが小さくなる。

【００６９】次に、図９を参照して消去方法について説
明する。消去時にはホットホールを利用する。即ち、制
御ゲート８を０Ｖとし、ソース，ドレイン、Ｖp1をフロ
ーティングにする。この状態でＶｎに例えば１７Ｖを印
加する。Ｖｎに与えられた電位の一部はｐウェル３を空
乏化するのに用いられ、残りはトンネル絶縁膜５の電界
となる。空乏層はｐウェル３に形成される必要があるの
でｐウェル３の濃度はｎウェル２の濃度よりも小さい必
要がある。この状態で、Ｖp2に、ｐｎ接合が順バイアス
となる電位、例えば１７．５Ｖ印加して、ｐ型基板１よ
りホールをｎウェル２に注入する。ここで、このｎウェ
ル２は十分に薄く形成されているために、大部分のホー
ルはｐウェル３の空乏層に注入される。空乏層に注入さ
れたホールは、空乏層電界で加速されてトンネル絶縁膜
５のポテンシャル障壁を越えて浮遊ゲート６に注入さ
れ、メモリセルが消去状態となる。

【００７０】この場合も書き込み時と同様に電位及びウ
ェルの不純物プロファイルは最適化されている必要があ
る。

【００７１】この消去方法によれば、ｐウェル３の空乏
層で加速されたホットホールを用いることによりしきい
値分布の広がりが小さくなる。

【００７２】（実施例２）この実施例では、Ｆ−Ｎトン
ネル電流によりメモリセルの書き込み及び消去を行った
後、ｐウェルの空乏層で加速されたホットキャリアを用
いてしきい値電圧の調整をする、２ステップの書き込み
消去方法について、単体のメモリセルを用いてその動作
を説明する。メモリセルの構造は、第１の実施例で説明
したものと全く同様である。

【００７３】図１０は、この場合の書き込み時のタイミ
ングチャートを示す。１ステップ目の書き込みは通常の
Ｆ−Ｎトンネル電流を用いるため、ソース４ａ，ドレイ
ン４ａ，ウェル２，３及びｐ基板１を０Ｖとし、制御ゲ
ート８に例えば２０Ｖの高電位を与えて浮遊ゲート６に
エレクトロンを注入する。この状態では、各メモリセル
にしきい値のばらつきが生じている。この後に、実施例
１の場合と同様に、ｐウェル３の空乏層にホールを注入
してホットホールを発生させ、浮遊ゲート６に注入す
る。このとき、Ｆ−Ｎ注入後のしきい値が所望の値、或
いはそれよりも小さい場合はホットホールの注入は殆ど
起こらず、所望の値よりも大きい場合にホットホールの
注入が起こるようにウェル２，３及び基板１の電位を調
節しておく必要がある。

【００７４】この２ステップの書き込み方法により、Ｆ
−Ｎ注入後のしきい値を所望の範囲におさめることがで
き、しきい値電圧のばらつきが低減される。また、この
方法では、しきい値電圧の小さいものに関しては効果が
無いが、予めＦ−Ｎトンネル書き込み後のしきい値が所
望の値よりも大きくなるようにＦ−Ｎ書き込み時の電位
を高めに設定しておくことで、実質的にしきい値の低い
方のばらつきも低減することができる。

【００７５】次に、図１１は消去時のタイミングチャー
トを示す。１ステップ目の消去は、Ｆ−Ｎトンネル電流
を用いるため、ソース４ａ，ドレイン４ｂはフローティ
ングにし、ウェル２，３及び基板１に例えば２０Ｖの電
位を与えて、浮遊ゲート６から電子をウェル３内に引き
抜く。この状態では複数のメモリセルのしきい値にはば
らつきが生じている。この後に、実施例１と同様にし
て、ｐウェル３の空乏層に電子を注入してホットエレク
トロンを発生させ、浮遊ゲート６に注入する。このと
き、Ｆ−Ｎ消去後のしきい値が所望の値、或いはそれよ
りも大きい場合にはホットエレクトロンの注入は殆ど起
こらず、所望の値よりも小さい場合にホットエレクトロ
ンの注入が起こるようににウェル２，３，基板１及び制
御ゲート８の電位を調節しておく必要がある。

【００７６】この２ステップの消去方法により、Ｆ−Ｎ
注入後のしきい値を所望の範囲におさめることができ、
しきい値電圧のばらつきが低減される。また、この方法
では、しきい値電圧の大きいものに関しては効果が無い
が、予めＦ−Ｎトンネル消去後のしきい値が所望の値よ
りも小さくなるようにＦ−Ｎ書き込み時の電位を高めに
設定しておくことで、実質的にしきい値の低い方のばら
つきも低減することができる。

【００７７】この書き込み・消去方法を実現するため
に、実施例１と同様にして、ウェル２，３のプロファイ
ルは最適にしておく必要がある。そして、この２ステッ
プの書き込み・消去法により、しきい値電圧のばらつき
が低減される。

【００７８】（実施例３）この実施例では、Ｆ−Ｎトン
ネル電流によりメモリセルの書き込み及び消去を行った
後、ｐウェル３の空乏層で加速されたホットキャリアを
用いてしきい値電圧の調整をする、２ステップの書き込
み消去方法について、単体のメモリセルを用いてその動
作を説明する。

【００７９】図１２は、この場合の書き込み時のタイミ
ングチャートを示す。１ステップ目の書き込みは通常の
Ｆ−Ｎトンネル電流を用いるため、ソース４ａ，ドレイ
ン４ｂ，ウェル２，３及び基板１を０Ｖとし、制御ゲー
ト８に例えば２０Ｖの高電位を与えて浮遊ゲート６にエ
レクトロンを注入する。この状態では、各メモリセルに
しきい値のばらつきが生じている。この後に、実施例１
の場合と同様に、ｐウェル３の空乏層に電子を注入して
ホットエレクトロンを発生させ、浮遊ゲート６に注入す
る。このとき、Ｆ−Ｎ注入後のしきい値が所望の値、或
いはそれよりも大きい場合はホットエレクトロンの注入
は殆ど起こらず、所望の値よりも小さい場合にホットエ
レクトロンの注入が起こるようにウェル２，３及び基板
１の電位は調節しておく必要がある。

【００８０】この２ステップの書き込み方法により、Ｆ
−Ｎ注入後のしきい値を所望の範囲におさめることがで
き、しきい値電圧のばらつきが低減される。また、この
方法では、しきい値電圧の大きいものに関しては効果が
無いが、予めＦ−Ｎトンネル書き込み後のしきい値が所
望の値よりも小さくなるようにＦ−Ｎ書き込み時の電位
を低めに設定しておくことで、実質的にしきい値の高い
方のばらつきも低減することができる。

【００８１】次に、図１３は消去時のタイミングチャー
トを示す。１ステップ目の消去は、Ｆ−Ｎトンネル電流
を用いるため、ソース４ａ，ドレイン４ｂはフローティ
ングにし、ウェル２，３及び基板１に例えば２０Ｖの電
位を与えて、浮遊ゲート６から電子をウェル３内に引き
抜く。この状態では複数のメモリセルのしきい値にはば
らつきが生じている。この後に、実施例１と同様にし
て、ｐウェル３の空乏層にホールを注入してホットホー
ルを発生させ、浮遊ゲート６に注入する。このとき、Ｆ
−Ｎ消去後のしきい値が所望の値、或いはそれよりも小
さい場合にはホットエレクトロンの注入は殆ど起こら
ず、所望の値よりも大きい場合にホットエレクトロンの
注入が起こるようににウェル２，３，基板１及び制御ゲ
ート８の電位は調節しておく必要がある。

【００８２】この２ステップの消去方法により、Ｆ−Ｎ
注入後のしきい値を所望の範囲におさめることができ、
しきい値電圧のばらつきが低減される。また、この方法
では、しきい値電圧の小さいものに関しては効果が無い
が、予めＦ−Ｎトンネル消去後のしきい値が所望の値よ
りも大きくなるようにＦ−Ｎ書き込み時の電位を低めに
設定しておくことで、実質的にしきい値の高い方のばら
つきも低減することができる。

【００８３】この書き込み・消去方法を実現するため
に、実施例１と同様にして、ウェル２，３のプロファイ
ルは最適にしておく必要がある。そして、この２ステッ
プの書き込み・消去法により、しきい値電圧のばらつき
が低減される。

【００８４】（実施例４）この実施例では、ＮＯＲ型の
メモリセルで用いられているように、ドレイン拡散層近
傍で発生させたホットエレクトロンによりメモリセルの
書き込み及び消去を行った後、ｐウェル３の空乏層で加
速されたホットキャリアを用いてしきい値電圧の調整を
する、２ステップの書き込み消去方法について、単体の
メモリセルを用いてその動作を説明する。

【００８５】図１４は、この場合の書き込み時のタイミ
ングチャートを示す。１ステップ目の書き込みはドレイ
ン近傍で発生させたホットエレクトロンを用いるため、
ソース４ａ、ウェル２，３及び基板１を０Ｖとし、制御
ゲート８に例えば１０Ｖの電位を与えてオン状態とし、
ドレイン４ｂに例えば５Ｖの電位を印加して、ドレイン
拡散層付近でバンド間トンネリングを起こし、ホットエ
レクトロンを発生させ、浮遊ゲート６にエレクトロンを
注入する。この状態では、各メモリセルにしきい値のば
らつきが生じている。この後に、実施例１の場合と同様
に、ｐウェル３の空乏層にホールを注入してホットホー
ルを発生させ、浮遊ゲート６に注入する。このとき、１
ステップ書き込み後のしきい値が所望の値、或いはそれ
よりも小さい場合はホットホールの注入は殆ど起こら
ず、所望の値よりも大きい場合にホットエレクトロンの
注入が起こるようにウェル２，３及び基板１の電位は調
節しておく必要がある。

【００８６】この２ステップの書き込み方法により、書
き込み後のしきい値を所望の範囲におさめることがで
き、しきい値電圧のばらつきが低減される。また、この
方法では、しきい値電圧の小さいものに関しては効果が
無いが、予め１ステップ書き込み後のしきい値が所望の
値よりも大きくなるように１ステップ書き込み時のパル
ス幅を長めに設定しておくことで、実質的にしきい値の
低い方のばらつきも低減することができる。

【００８７】消去は実施例２と同様の方法により、ばら
つきの小さいしきい値分布が得られる。この消去法によ
り、オーバーイレーズの問題は低減される。

【００８８】（実施例５）この実施例では本発明の実施
例１〜３の書き込み、消去方法を電気的書換可能な複数
個のメモリセルを直列接続した不揮発性半導体記憶装置
（ＮＡＮＤ型ＥＥＰＲＯＭ）に適用した場合の実施例を
示す。

【００８９】図１５はｎチャネルＭＯＳＦＥＴを用いた
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの１つのＮＡＮＤ
セル部を示す平面図、図１６（ａ）（ｂ）はそのＡ−
Ａ’及びＢ−Ｂ’断面図である。図１７はメモリセルア
レイの等価回路である。

【００９０】まず、１つのＮＡＮＤセルに着目してその
構成を説明する。ｎ型シリコン基板にｐ型ウェル１１を
形成し、又はｐ型のシリコン基板にｎ型ウェルを形成し
てその中にｐ型ウェル１１を形成し、そのｐ型ウェル１
１内に素子分離領域で区画した素子領域に、この実施例
では８個のメモリセルＭ１〜Ｍ８と２個の選択ゲートト
ランジスタＳ１，Ｓ２が形成されている。

【００９１】ここで、この実施例では素子分離領域にＬ
ＯＣＯＳを用いた例を示すが、一般に素子分離領域で有
ればよく、トレンチ素子分離であってもよい。また、こ
の実施例では、８個のメモリセルを用いた場合を示して
いるが、メモリセルの個数は１６個であってもよいし、
それ以上であってもよい。また、選択トランジスタはソ
ース側，ドレイン側に１個ずつの場合を示しているが、
ソース側，ドレイン側にそれぞれ２個ずつ、或いはそれ
以上設けてもよい。

【００９２】各メモリセルは、ｐウェル１１上にトンネ
ル絶縁膜１３を介して第１層多結晶シリコン膜による浮
遊ゲート１４が形成され、この上にゲート絶縁膜１５を
介して第２層多結晶シリコンによる制御ゲート１６が形
成されて構成されている。ここで、トンネル絶縁膜１３
は熱酸化膜或いはオキシナイトライド膜であってもよ
く、浮遊ゲート１４上のゲート絶縁膜１５は熱酸化膜，
ＯＮＯ膜或いはオキシナイトライド膜，ＨＴＯ膜であっ
てもよい。各メモリセルの浮遊ゲート１４が電荷蓄積層
である。各メモリセルの制御ゲート１６はそれぞれワー
ド線ＷＬ（ＷＬ１〜ＷＬ８）を構成している。各メモリ
セルのソース，ドレインとなるｎ型拡散層１９は隣接す
るメモリセル同士で共用する形で８個のメモリセルが直
列接続されている。

【００９３】そしてこの実施例では、ソース側，ドレイ
ン側に選択ゲートトランジスタが接続されて１つのＮＡ
ＮＤセルが構成されている。選択ゲートトランジスタの
ゲート電極ＳＧ１，ＳＧ２及びＳＧ３，ＳＧ４はメモリ
セルの浮遊ゲート１４及び制御ゲート１６を構成する第
１層，第２層多結晶シリコン膜を同時にパターニングし
て得られ、ＳＧ１とＳＧ２との間及びＳＧ３とＳＧ４と
の間はワード線方向に所定間隔でコンタクトしている。
全体はＣＶＤ絶縁膜１７で覆われ、メモリセルに対して
選択トランジスタＳ１のドレインであるｎ型拡散層にコ
ンタクトするビット線ＢＬとしてのＡｌ配線１８が配設
されている。このコンタクト部には、重ねてｎ型不純物
がドープされている。

【００９４】図１７のメモリセルアレイは、上述した構
成のＮＡＮＤセル１６個が８本のビット線ＢＬ１〜ＢＬ
８に接続された様子を示している。各ワード線ＷＬ１〜
ＷＬ８、ドレイン側の選択ゲートＳ１，Ｓ２の制御線Ｓ
Ｄ１，ＳＤ２は制御信号ＰＲＯで制御されるＤタイプの
ｎチャネル選択ＭＯＳトランジスタを介してアレイ領域
から導出され、ソース側の選択ゲートＳ３，Ｓ４の制御
線ＳＳ１，ＳＳ２は直接導出されている。

【００９５】次に、ＮＡＮＤセル型ＥＥＰＲＯＭのメモ
リセルアレイの動作について説明する。下記の（表１）
は書き込みにホットエレクトロン注入、消去にホットホ
ール注入を用いた場合、（表２）は書き込みにＦ−Ｎト
ンネル注入とホットホール注入を用いる２ステップの書
き込み法、及び消去にＦ−Ｎトンネル放出とホットエレ
クトロン注入を用いる２ステップの消去法を用いた場
合、（表３）は書き込みにＦ−Ｎトンネル注入とホット
エレクトロン注入を用いる２ステップの書き込み法、及
び消去にＦ−Ｎトンネル放出とホットエレクトロン注入
を用いる２ステップの消去法を用いた場合の、各モード
での各部の電位関係を示している。

【００９６】

【表１】

【表２】

【表３】 また、（表１），（表２），（表３）に対応して、図１
８，１９，２０には本発明のメモリセルの動作方法を適
用した場合のＮＡＮＤセル型ＥＥＰＲＯＭメモリセルの
書き込み及び消去時の各電位関係を示すタイミングチャ
ート図を示す。（表１）及び図１８は実施例１に対応す
るもので、ホットキャリアの注入により書き込み及び消
去を行う例である。（表２）及び図１９は実施例２に対
応するもので、Ｆ−Ｎ注入後にホットキャリアを注入し
て書き込み及び消去を行う例である。（表３）及び図２
０は実施例３に対応するもので、Ｆ−Ｎ注入後にホット
キャリアを注入して書き込み及び消去を行う例である。
これらの動作は実質的に実施例１〜３と同様であるの
で、ここでは省略する。

【００９７】本実施例の書き込み及び消去方法を用いる
ことにより、ＮＡＮＤセル型ＥＥＰＲＯＭの書き込み、
消去後のしきい値分布は大幅に改善される。

【００９８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ｐ基板にｎウェル及び
ｐウェルを形成した２重ウェル構造としたが、必ずしも
ウェルを２重にする必要はなく、ｎ基板にｐウェルを形
成した構造であってもよい。また、ｎチャネルＭＯＳＦ
ＥＴの代わりにｐチャネルのＭＯＳＦＥＴを利用する場
合は、基板及びウェルの導電型を逆にすればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。

【００９９】

【発明の効果】以上詳述したように本発明によれば、ウ
ェルの空乏層内で加速されたホットキャリアを電荷蓄積
層に注入して書き込み及び消去を行うことにより、又は
書き込み及び消去動作を２段階に分離し、書き込み及び
消去時にＦ−Ｎトンネル電流を利用して電荷蓄積層とウ
ェルの間で電荷のやりとりをする動作モード１と、この
動作モード１が終了した後に、ウェルの空乏層領域で加
速されたホットキャリアを電荷蓄積層に注入して、再書
き込みによりしきい値の調節を行う動作モード２の２段
階により書き込み及び消去を行うことにより、ベリファ
イ回路を必要とせず、書き込み及び消去後のしきい値電
圧のばらつきを低減できる構造及び動作を持つ不揮発性
半導体記憶装置を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明における書き込み及び消去方法を示す
図。

【図２】本発明における２段階の書き込み方法を示す
図。

【図３】本発明における２段階の書き込み方法を示す
図。

【図４】本発明における２段階の消去方法を示す図。

【図５】本発明における２段階の消去方法を示す図。

【図６】２段階書き込みによるしきい値分布の改善を示
す図。

【図７】２段階消去によるしきい値分布の改善を示す
図。

【図８】第１の実施例における書き込み時のタイミング
チャートを示す図。

【図９】第１の実施例における消去時のタイミングチャ
ートを示す図。

【図１０】第２の実施例における書き込み時のタイミン
グチャートを示す図。

【図１１】第２の実施例における消去時のタイミングチ
ャートを示す図。

【図１２】第３の実施例における書き込み時のタイミン
グチャートを示す図。

【図１３】第３の実施例における消去時のタイミングチ
ャートを示す図。

【図１４】第４の実施例における書き込み時のタイミン
グチャートを示す図。

【図１５】第５の実施例におけるＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセル部構造を示す平面図。

【図１６】図１５の矢視Ａ−Ａ’及びＢ−Ｂ’断面図。

【図１７】第５の実施例におけるメモリセルアレイの等
価回路図。

【図１８】第５の実施例における書き込み及び消去時の
タイミングチャートを示す図。

【図１９】第５の実施例における書き込み及び消去時の
タイミングチャートを示す図。

【図２０】第５の実施例における書き込み及び消去時の
タイミングチャートを示す図。

【図２１】従来の問題点を説明するためのもので、ＮＡ
ＮＤ型とＯＲ型のメモリセルのしきい値電圧の分布を示
す図。

【符号の説明】

１…ｐ型半導体基板（第１導電型半導体基板） ２…ｎウェル（第２導電型ウェル） ３…ｐウェル（第１導電型ウェル） ４ａ，４ｂ…ソース・ドレイン拡散層 ５…トンネル絶縁膜 ６…浮遊ゲート（電荷蓄積層） ７…ゲート絶縁膜 ８…制御ゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−183410（ＪＰ，Ａ) 特開 平６−268231（ＪＰ，Ａ) 特開 平６−21471（ＪＰ，Ａ) 特開 平６−151785（ＪＰ，Ａ) 特開 平６−163926（ＪＰ，Ａ) 特開 平３−295097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板に形成された第２
   導電型ウェルに複数のメモリセルが配列形成された不揮
   発性半導体記憶装置において、 前記メモリセルは、第２導電型ウェル内に形成された第
   １導電型のソース，ドレイン拡散層、これらソース，ド
   レインに挟まれた領域にトンネル絶縁膜を介して形成さ
   れた電荷蓄積層、及びこの電荷蓄積層上にゲート絶縁膜
   を介して形成された制御ゲートからなり、電荷蓄積層と
   第２導電型ウェルとの間の電荷授受によりデータの書き
   換えを行うものであって、 第２導電型ウェルに電位を与えて空乏領域を形成し、第
   １導電型の半導体基板に電位を与えてキャリアを第２導
   電型ウェルに注入し、該ウェルの空乏領域でキャリアに
   エネルギーを与えてホットキャリアとし、このホットキ
   ャリアを前記電荷蓄積層に注入する手段を有し、 前記メモリセルがそのソース，ドレインを隣接するもの
   同士で共用するような形で一方向に沿って直列接続され
   てＮＡＮＤセルを構成し、このＮＡＮＤセルがメモリセ
   ルの直列接続方向を列方向に揃えて行列配置されたメモ
   リセルアレイを有し、各ＮＡＮＤセルの一端部のドレイ
   ンは選択ゲートを介して列方向に走るビット線に接続さ
   れ、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡ
   ＮＤセルについて連続的に配設されてワード線を構成す
   る ことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】第１導電型の半導体基板に形成された第２
   導電型ウェルに第１導電型ウェルを形成し、この第１導
   電型ウェル内に複数のメモリセルが配列形成された不揮
   発性半導体記憶装置において、 前記メモリセルは、第１導電型ウェル内に形成された第
   ２導電型のソース，ドレイン拡散層、これらソース，ド
   レインに挟まれた領域にトンネル絶縁膜を介して形成さ
   れた電荷蓄積層、及びこの電荷蓄積層上にゲート絶縁膜
   を介して形成された制御ゲートからなり、電荷蓄積層と
   第１導電型ウェルとの間の電荷授受によりデータの書き
   換えを行うものであって、 第１導電型ウェルに電位を与えて空乏領域を形成し、第
   ２導電型ウェル、又は第１導電型ウェル内若しくは第１
   導電型ウェルに接した領域に形成された第２導電型拡散
   層に電位を与えてキャリアを第１導電型ウェルに注入
   し、該ウェルの空乏領域でキャリアにエネルギーを与え
   てホットキャリアとし、このホットキャリアを前記電荷
   蓄積層に注入する手段を有し、 前記メモリセルがそのソース，ドレインを隣接するもの
   同士で共用するような形で一方向に沿って直列接続され
   てＮＡＮＤセルを構成し、このＮＡＮＤセルがメモリセ
   ルの直列接続方向を列方向に揃えて行列配置されたメモ
   リセルアレイを有し、各ＮＡＮＤセルの一端部のドレイ
   ンは選択ゲートを介して列方向に走るビット線に接続さ
   れ、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡ
   ＮＤセルについて連続的に配設されてワード線を構成す
   る ことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】第１導電型の半導体基板に形成された第２
   導電型ウェルに第１導電型ウェルを形成し、この第１導
   電型ウェル内に複数のメモリセルが配列形成された不揮
   発性半導体記憶装置において、 前記メモリセルは、第１導電型ウェル内に形成された第
   ２導電型のソース，ドレイン拡散層、これらソース，ド
   レインに挟まれた領域にトンネル絶縁膜を介して形成さ
   れた電荷蓄積層、及びこの電荷蓄積層上にゲート絶縁膜
   を介して形成された制御ゲートからなり、電荷蓄積層と
   第１導電型ウェルとの間の電荷授受によりデータの書き
   換えを行うものであって、 第２導電型ウェルに電位を与えて第１導電型ウェルに空
   乏領域を形成し、第１導電型の半導体基板、又は第２導
   電型ウェル内若しくは第２導電型ウェルに接した領域に
   形成された第１導電型拡散層に電位を与えて、キャリア
   を第２導電型ウェルを通して第１導電型ウェルに注入
   し、該ウェルの空乏領域でキャリアにエネルギーを与え
   てホットキャリアとし、このホットキャリアを前記電荷
   蓄積層に注入する手段を有することを特徴とする不揮発
   性半導体記憶装置。
4. 【請求項４】前記ホットキャリアを電荷蓄積層に注入す
   る手段を行う前に、選択されたメモリセルをオン状態と
   してドレイン拡散層近傍でホットキャリアを生成し、そ
   のホットキャリアを電荷蓄積層に注入する手段を有する
   ことを特徴とする請求項１〜３のいずれかに記載の不揮
   発性半導体記憶装置。
5. 【請求項５】前記電荷蓄積層にホットキャリアを注入す
   る手段を行う前に、第２導電型ウェルより前記電荷蓄積
   層にキャリアをトンネル電流により注入、又は前記電荷
   蓄積層のキャリアを第２導電型ウェルにトンネル電流に
   より放出する手段を有することを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
6. 【請求項６】前記電荷蓄積層にホットキャリアを注入す
   る手段を行う前に、第１導電型ウェルより前記電荷蓄積
   層にキャリアをトンネル電流により注入、又は前記電荷
   蓄積層のキャリアを第１導電型ウェルにトンネル電流に
   より放出する手段を有することを特徴とする請求項２又
   は３に記載の不揮発性半導体記憶装置。
7. 【請求項７】前記メモリセルがそのソース，ドレインを
   隣接するもの同士で共用するような形で一方向に沿って
   直列接続されてＮＡＮＤセルを構成し、このＮＡＮＤセ
   ルがメモリセルの直列接続方向を列方向に揃えて行列配
   置されたメモリセルアレイを有し、各ＮＡＮＤセルの一
   端部のドレインは選択ゲートを介して列方向に走るビッ
   ト線に接続され、各ＮＡＮＤセル内の制御ゲートは行方
   向に並ぶＮＡＮＤセルについて連続的に配設されてワー
   ド線を構成することを特徴とする請求項３記載の不揮発
   性半導体記憶装置。