JP4902972B2 - 不揮発性記憶素子の制御方法 - Google Patents

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Description

本発明は、ソース・ドレインに挟まれた１つのメモリセルに４ビット以上のメモリ領域を有する不揮発性記憶素子の制御方法に関する。
従来、ソース・ドレイン間に複数のメモリ領域およびそれらと対を成す複数のコントロールゲートが配置されたＮＡＮＤ型の不揮発性記憶素子が知られている。
非特許文献１および特許文献１には、トンネル電流によりデータの書き込みを行うＮＡＮＤ型セルが開示されている。特許文献１には、複数のメモリ領域（およびコントロールゲート）の間に不純物拡散層が設けられていない構成の不揮発性記憶素子が開示されている。図１０は、特許文献１に記載の不揮発性記憶素子の回路図である。トランジスタＱ１は、複数のゲート電極ＣＧ１〜ＣＧ８を含む。トランジスタＱ２のソース／ドレインの一端は接地されており、他端がトランジスタＱ１に接続される。トランジスタＱ３の一端には電圧ＶＤＤが印加されており、他端がトランジスタＱ１に接続される。
このような構成の不揮発性記憶素子において、以下のようにしてトンネル電流によりデータの書き込みが行われる。たとえば、ゲート電極ＣＧ５にデータを書き込む場合、まず、トランジスタＱ２のゲート電極ＡＧ１、トランジスタＱ１のゲート電極ＣＧ１〜ＣＧ４をロー（０Ｖ）として、これらをオフとする。また、トランジスタＱ３のゲート電極ＡＧ２、トランジスタＱ１のゲート電極ＣＧ６〜ＣＧ８をハイ（５Ｖ）として、これらをオンとする。次いで、ゲート電極ＣＧ５に２０Ｖの高電圧を所定の時間印加し、ＦＮ（Fowler-Nordheim）注入により、この電極近傍の窒化膜に電子を注入する。これにより制御電極ＣＧ５にデータを記憶することができる。このとき、ゲート電極ＡＧ１、およびゲート電極ＣＧ１〜ＣＧ４がオフ状態となっているため、電源から接地へ向かう貫通電流は流れない。
また、非特許文献２には、選択ゲートを有しない構成のＮＡＮＤ型セルが開示されている。このセルの複数のメモリ領域（およびコントロールゲート）の間には不純物拡散層が設けられている。また、このセルは、４つのメモリトランジスタの直列接続で構成されており、各メモリトランジスタは、ＮＭＯＳトランジスタのゲート酸化膜の中にＦＧ(ポリＳｉ膜)が埋め込まれた構造になっている。このような構成のセルにおいて、ＣＨＥ（Channel Hot Electron）注入により、以下のようにしてデータの書き込みが行われる。まず、一端のメモリトランジスタに接続されたビット線に９Ｖの電圧が印加される。他端のメモリトランジスタは接地されている。ここで、データ書き込み対象として選択されたメモリ領域と対を成すコントロールゲートには１０Ｖの電圧が印加され、その他の選択されていないメモリ領域と対を成すコントロールゲートには２０Ｖの高電圧が印加される。この高電圧印加により、各メモリトランジスタに形成された反転層を介して、いわゆるvirtual-drain-effectにより、ビット線に印加された電圧が選択されたコントロールゲートの両側の不純物拡散領域に印加され、選択されたコントロールゲート下のチャネル領域で、ホットエレクトロンが発生し、そのコントロールゲート下の浮遊ゲートに電子が注入される。
また、非特許文献３には、ソース・ドレイン間に制御ゲートと浮遊ゲートが直列配置された構成の記憶素子が開示されている。この記憶素子では、ソースとドレインの間に、制御ゲート、浮遊ゲートがこの順で配置されており、ドレインに高電圧、ソースに低電圧が印加されるとともに、浮遊ゲートに制御ゲートよりも高電圧が印加されることにより、制御ゲートと浮遊ゲートの境界近傍の高電界領域で発生したホットエレクトロンが浮遊ゲートにソース側から注入（source-side-injection：ソースサイド注入、またはperpendicularly accelerating channel injection：ＰＡＣ注入）される。
また、特許文献２には、１対のビットライン間に連結された第１および第２メモリセルを備えた不揮発性メモリ素子が開示されている。当該不揮発性メモリ素子において、第１および第２メモリセルの一方がデータを貯蔵するためのデータセルとして機能する場合に、他方は選択セルとして機能する、と記載されている。
特開平５−１２９５６４号公報 特開２００３−１７６００号公報 Masaki Momodomi et al, "An Experimental 4-Mbit CMOS EEPROM with a NAND-Structured Cell", IEEE Journal of solid-state circuits, vol. 24, No. 5, １989, p.１238-１243 Fujio Masuoka et al, "New Ultra High Density EPROM and Flash EEPROM with NAND Structure Cell", IEDM 87, １987, p.552-555 M. Kamiya et al, "EPROM CELL WITH HIGH GATE INJECTION EFFICIENCY", IEDM 82, １982, p.74１-744
ところで、不揮発性記憶素子の微細化が望まれているが、ＦＮ注入を用いた場合、たとえば図１０に示したように、メモリ領域に対応するゲート電極ＣＧ１〜ＣＧ８に加えて、トランジスタＱ２のゲート電極ＡＧ１やトランジスタＱ３のゲート電極ＡＧ２等を設ける必要があり、微細化という観点で課題があった。
そこで、本発明者は、ＣＨＥ注入により目的のメモリ領域へのデータの書き込みを行う方法を検討した。非特許文献２には、ＣＨＥ注入でメモリセルへのデータ書き込みを行う技術が開示されているが、当該文献においては、各メモリ領域の間に不純物拡散領域が形成されている。この点で、セルの微細化が阻害されている。また、非特許文献２に記載の電子注入方法は、virtual-drain-effectを利用しており、セルが微細化され各ビットのチャネル長が小さくなると、パンチスルーによるリーク電流が増加するという問題があった。また、通常のＣＨＥ注入ではメモリ領域への電子注入の範囲が広いため、この方法では、コントロールゲートのゲート長を微細化した場合に、目的のメモリ領域だけに選択的に電子を注入するのは困難である。この点からも、非特許文献２に記載の方法ではセルの微細化を実現することができないという問題があった。
一方、電子注入に非特許文献３に開示されたソースサイド注入を用いると、所望のメモリ領域の非常に狭い領域に電子を選択的に注入することができる。特許文献２に記載された構成のように、ソース・ドレイン間にコントロールゲートが２つしかない場合には、２つのコントロールゲートに適切な電圧を印加して、それぞれ、データの書き込み対象のメモリ領域を選択するためのゲート、および電子流の大きさを制御するためのゲートとして機能させることによってソースサイド注入を実現できる。
しかし、従来、ソース・ドレイン間に配置されたコントロールゲートの数がさらに増えた場合にソースサイド注入で電子を注入する方法は検討されていなかった。
ソース・ドレイン間に配置されるコントロールゲートの数が４以上となると、たとえば他のメモリ領域に挟まれた内側のメモリ領域にデータを書き込む場合に、書き込み対象のメモリ領域と対を成すコントロールゲートの両側に他のコントロールゲートが配置されることになる。そのため、いずれかのメモリ領域に電子を注入したい場合に、不純物拡散領域、および複数のコントロールゲートにそれぞれ印加する電圧値の組み合わせが多数考えられ、その組み合わせは目的に応じて最適化しなければならない。本発明者は、これらの電圧値を最適化する検討を行った。
本発明によれば、半導体基板と、前記半導体基板に離間して設けられた第１および第２の不純物拡散領域、前記半導体基板上において、前記第１および第２の不純物拡散領域の間に並行配置されたｎ個（ｎは４以上の偶数）のコントロールゲート、および前記半導体基板と前記ｎ個のコントロールゲートとの間に設けられ、前記コントロールゲートとそれぞれ対を成すｎ個のメモリ領域、を含むメモリセルと、を含む不揮発性記憶素子の制御方法であって、
（ａ）前記ｎ個のコントロールゲートを、前記第１の不純物拡散領域側のｎ／２個の第１のコントロールゲート群と前記第２の不純物拡散領域側のｎ／２個の第２のコントロールゲート群に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが前記第１のコントロールゲート群に含まれる場合に、前記第１の不純物拡散領域に高電圧、前記第２の不純物拡散領域に低電圧を印加し、また前記対象コントロールゲートが前記第２のコントロールゲート群に含まれる場合に、前記第１の不純物拡散領域に低電圧、前記第２の不純物拡散領域に高電圧を印加する工程、
（ｂ）前記第１および第２の不純物拡散領域に前記電圧を印加した状態で、前記対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、前記対象コントロールゲートと対を成す前記メモリ領域に電子を注入する工程、
を含む不揮発性記憶素子の制御方法が提供される。
本発明者は、多数の電圧値の組み合わせを検討した結果、上記（ａ）工程に従い第１および第２の不純物拡散領域への電圧値を制御することにより、書き込み時のパンチスルーを抑制することができることを見いだした。すなわち、ソースサイド注入により目的のメモリ領域に電子を注入する際に、第１および第２の不純物拡散領域のうち、低電圧が印加される不純物拡散領域と、目的のメモリ領域との距離ができるだけ長くなるようにすることにより、パンチスルーを抑制してリーク電流を低減できることを見いだした。これにより、データ書き込み動作におけるパンチスルーを抑制でき、所望のメモリ領域への電子注入を精度よく行うことができる。
本発明の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記ｎ個のコントロールゲートは、それぞれ、絶縁膜を介して隣接配置された構成とすることができる。
本発明の不揮発性記憶素子の制御方法によれば、微細化された構成の不揮発性記憶素子であっても、目的のメモリ素子に、選択的に制御性よく電子を注入することができる。そのため、メモリ素子間に不純物拡散領域がない構成の不揮発性記憶素子のメモリセルにも、所望のデータコードを設定することができる。
また、本発明の不揮発性記憶素子の制御方法によれば、各メモリセルに記憶させるデータコードに応じて、メモリセル毎にデータを記憶させることができる。ここで、多段階電子注入手順のアルゴリズムを予め設定しておき、各段階における各ビットの電子捕獲状況に応じて、非選択ビットのコントロールゲートに印加する電圧の値を最適化しておくことができる。これにより、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
ソース・ドレイン間に４個（または４ビット）以上のメモリ領域が並んでいる場合、低電流書き込み、高い電子注入効率、狭い領域への選択的電子注入というソースサイド注入の特徴を活用するためには、書き込み動作時における非選択ビットの電子捕獲状況（書き込み状態）に応じて、コントロールゲートに印加する電圧値を最適化しなければならない。本発明によれば、メモリ領域への電子の注入手順が適切に決定されるので、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
本発明によれば、ソース・ドレインに挟まれた１つのメモリセルに４ビット以上のメモリ領域を有する不揮発性記憶素子へのデータ書込動作におけるパンチスルーを抑制でき、かつ、所望のメモリ領域への電子注入を精度よく行うことができる。
次に、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における不揮発性記憶素子の構成を示す断面図である。
本実施の形態において、不揮発性記憶素子１００は、４個のメモリ領域１０６ａ〜１０６ｄおよびこれらとそれぞれ対を成すコントロールゲート１１４〜１１７を有し、１つのメモリセルに４ビットのデータを蓄積可能である。
不揮発性記憶素子１００は、シリコン基板１０２（半導体基板）の表面に離間して形成された第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂと、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間のチャネル領域に隣接配置された第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７と、これらを埋め込む絶縁膜１３６と、絶縁膜１３６中において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続して設けられた金属配線１３７および金属配線１３８とを含む。ここで、シリコン基板１０２はｐ型、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂはｎ型である。
また、第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７の下方には、シリコン基板１０２との間にそれぞれ第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃ、および第４のメモリ領域１０６ｄが設けられている。
本実施の形態において、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃ、および第４のメモリ領域１０６ｄは、下層シリコン酸化膜、シリコン窒化膜、および上層シリコン酸化膜がこの順で設けられた積層膜により構成される。第１のコントロールゲート１１４と第２のコントロールゲート１１５の間、第２のコントロールゲート１１５と第３のコントロールゲート１１６との間、および第３のコントロールゲート１１６および第４のコントロールゲート１１７の間には、たとえばＨＴＯ(high-temperature-oxide)膜等の絶縁膜１３６が介在している。これにより、第１〜第４のコントロールゲート１１４〜１１７は、互いに絶縁される。
第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７は、たとえば多結晶シリコンにより構成することができる。本実施の形態において、第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７の電位は、独立に制御される。
次に、本実施の形態における不揮発性記憶素子１００の制御方法を説明する。
まず、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃ、および第４のメモリ領域１０６ｄにそれぞれデータを書き込む手順を説明する。本実施の形態において、ソースサイド注入により、データの書き込みが行われる。ここで、データの書き込みとは、電子の注入である。
本実施の形態において、データを書き込む際の不揮発性記憶素子１００の制御方法は、（ａ）４個のコントロールゲートを、第１の不純物拡散領域１６０ａ側の２個の第１のコントロールゲート群（第１のコントロールゲート１１４および第２のコントロールゲート１１５）と第２の不純物拡散領域１６０ｂ側の２個の第２のコントロールゲート群（第３のコントロールゲート１１６および第４のコントロールゲート１１７）に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが第１のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに高電圧、第２の不純物拡散領域１６０ｂに低電圧を印加し、また対象コントロールゲートが第２のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに低電圧、第２の不純物拡散領域１６０ｂに高電圧を印加する工程、（ｂ）第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに電圧を印加した状態で、対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、対象コントロールゲートと対を成すメモリ領域に電子を注入する工程、を含む。
また、本実施の形態において、データを書き込む際の不揮発性記憶素子１００の制御方法は、（ｃ）メモリセルに記憶させるデータコードに応じて、複数のメモリ領域への電子の注入が必要な場合に、複数のメモリ領域への電子の注入手順を決定する工程、（ｄ）注入手順を決定する工程で決定された順に従い、電子を注入する対象のメモリ領域を順次選択する工程、をさらに含み、（ｄ）工程で選択されたメモリ領域に対して、（ａ）工程および（ｂ）工程を実行する。
まず、上記（ａ）工程および（ｂ）工程について説明する。図２は、第１〜第４のコントロールゲート１１４〜１１７のいずれかと対を成すメモリ領域にデータを書き込む際の電子の流れを示す模式図である。図３は、図２に対応する回路図である。以下、図２および図３を参照して説明する。ここで、簡単化のために、４個のメモリ領域の初期状態が全て消去状態になっている場合を例として説明する。以下、データ書き込み対象のメモリ領域と対を成すコントロールゲートを対象ゲート、電子流の大きさを制御するコントロールゲートを制御ゲートという。
図２（ａ）は、第４のコントロールゲート１１７下の第４のメモリ領域１０６ｄにデータを書き込む際の電子の流れを示す模式図である。
このとき、第４のコントロールゲート１１７は、第２のコントロールゲート群に含まれるため、第１の不純物拡散領域１６０ａに低電圧、第２の不純物拡散領域１６０ｂに高電圧を印加する。具体的には、たとえば、図３（ａ）に示すように、第２の不純物拡散領域１６０ｂに印加する電圧値を４．５Ｖ、第１の不純物拡散領域１６０ａに印加する電圧値を０Ｖとする。シリコン基板１０２は接地する。
また、対象ゲートである第４のコントロールゲート１１７に印加する電圧値を１２．０Ｖとする。このとき、第１のコントロールゲート１１４、第２のコントロールゲート１１５、および第３のコントロールゲート１１６は、第４のコントロールゲート１１７よりも第１の不純物拡散領域１６０ａ側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。
第一の不純物拡散領域１６０ａとｐ型シリコン基板１０２で構成されるｐｎ接合のエネルギー障壁の高さと第１のメモリ領域１０６ａ直下の表面電位は、第１のコントロールゲート１１４に印加する電圧によって制御される。したがって、書き込み電流を所望の値（たとえば１μＡ／セル）に制御するためには、第１のコントロールゲート１１４の電圧を適切に設定することによって、上記ｐｎ接合のエネルギー障壁を越えて、第１のコントロールゲート１１４直下の反転層内に流入する電子の数を適切に制御しなければならない。次に、第１のコントロールゲート１１４直下の反転層内に流入した電子を、第３のメモリ領域１０６ｃと第４のメモリ領域１０６ｄの境界近傍の反転層に到達させるためには、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃ直下のシリコン基板１０２の表面電位を制御することによって、これらの領域の反転層内電子濃度（すなわち、これらの領域の寄生抵抗の値）を適切に制御しなければならない。さらに、電子注入効率を高め、かつ第４のメモリ領域１０６ｄの狭い領域に電子を注入するためには、第３のメモリ領域１０６ｃと第４のメモリ領域１０６ｄとの境界近傍で表面電位の大きさが急激に変化することが望ましい。したがって、第１〜第３のコントロールゲート１１４〜１１６に印加する電圧の大きさは、上記の電子注入機構を考慮して最適化しなければならない。たとえば、第１のコントロールゲート１１４、第２のコントロールゲート１１５、および第３のコントロールゲート１１６に印加する電圧値をそれぞれ１．５Ｖ、３．０Ｖ、および３．０Ｖとする。
以上のように設定された電圧値を印加すると、第１の不純物拡散領域１６０ａがソース、第２の不純物拡散領域１６０ｂがドレインとなり、電子は第１の不純物拡散領域１６０ａから第２の不純物拡散領域１６０ｂの方向に移動するが、第３のコントロールゲート１１６と第４のコントロールゲート１１７との境界でシリコン基板１０２表面の電位が急上昇するため、第３のコントロールゲート１１６下のチャネル領域から第４のコントロールゲート１１７下に流れ込んだ電子は、横方向に向かって急速に加速されて高エネルギー状態に励起され、かつ、第４のコントロールゲート１１７の印加電圧（１２Ｖ）による強い垂直方向電界によってほぼ垂直方向に加速されて、第４のメモリ領域１０６ｄ（第４のコントロールゲート１１７の図中左端直下近傍の狭い領域）に注入される。
図２（ｂ）は、第３のコントロールゲート１１６下の第３のメモリ領域１０６ｃにデータを書き込む際の電子の流れを示す模式図である。
このとき、第３のコントロールゲート１１６は、第２のコントロールゲート群に含まれるため、第１の不純物拡散領域１６０ａに低電圧、第２の不純物拡散領域１６０ｂに高電圧を印加する。具体的には、たとえば、図３（ｂ）に示すように、第２の不純物拡散領域１６０ｂに印加する電圧値を４．５、第１の不純物拡散領域１６０ａに印加する電圧値を０Ｖとする。
また、対象ゲートである第３のコントロールゲート１１６に印加する電圧値を１２．０Ｖとする。このとき、第１のコントロールゲート１１４および第２のコントロールゲート１１５は、第３のコントロールゲート１１６よりも第１の不純物拡散領域１６０ａ側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。ここで、第１のコントロールゲート１１４および第２のコントロールゲート１１５に印加する電圧値をそれぞれ１．５Ｖおよび３．０Ｖとする。
さらに、第４のコントロールゲート１１７は、第３のコントロールゲート１１６よりも第２の不純物拡散領域１６０ｂ側に位置するため、第３のコントロールゲート１１６下の第３のメモリ領域１０６ｃだけに電子が選択的に注入されるように、第４のコントロールゲート１１７に印加する電圧値を設定する。第４のコントロールゲート１１７に印加する電圧値は、たとえば、第３のコントロールゲート１１６に印加する電圧値の約半分の電圧値とすることができる。ここで、第４のコントロールゲート１１７に印加する電圧値を６．０Ｖとする。
以上のように設定された電圧値を印加すると、第１の不純物拡散領域１６０ａがソース、第２の不純物拡散領域１６０ｂがドレインとなり、電子は第１の不純物拡散領域１６０ａから第２の不純物拡散領域１６０ｂの方向に移動する。また、第２のコントロールゲート１１５と第３のコントロールゲート１１６との境界でシリコン基板１０２表面の電位が急上昇するため、上記の説明と同様に、第２のコントロールゲート１１５下のチャネル領域から第３のコントロールゲート１１６下に流れ込んだ電子は、急速に加速されて高エネルギー状態に励起され、第３のメモリ領域１０６ｃに注入される。
このとき、コントロールゲート１１７直下は強反転状態になっているため、その表面電位は第２の不純物拡散層１６０ｂの電位（４．５Ｖ）に近い値に固定されている。したがって、コントロールゲート１１７とその直下のシリコン基板１０２表面との間の電位差は２Ｖ程度以下の低い値になるため、コントロールゲート１１５とコントロールゲート１１６との境界近傍で発生したホットエレクトロンは第４のメモリ領域１０６ｄには注入されない。同様に、第１のメモリ領域１０６ａや第２のメモリ領域１０６ｂへの電子注入も生じない。
図２（ｃ）は、第２のコントロールゲート１１５下の第２のメモリ領域１０６ｂにデータを書き込む際の電子の流れを示す模式図である。
ここでは、第３のメモリ領域１０６ｃにデータを書き込む場合とは逆の電圧印加パターンが設定される。すなわち、第２のコントロールゲート１１５は、第１のコントロールゲート群に含まれるため、第１の不純物拡散領域１６０ａに高電圧、第２の不純物拡散領域１６０ｂに低電圧を印加する。具体的には、たとえば、図３（ｃ）に示すように、第１の不純物拡散領域１６０ａに印加する電圧値を４．５Ｖ、第２の不純物拡散領域１６０ｂに印加する電圧値を０Ｖとする。シリコン基板１０２は接地する。
また、対象ゲートである第２のコントロールゲート１１５に印加する電圧値を１２．０Ｖとする。このとき、第３のコントロールゲート１１６、および第４のコントロールゲート１１７は、第２のコントロールゲート１１５よりも第２の不純物拡散領域１６０ｂ側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。また、第２のメモリ領域１０６ｂだけに電子が選択的に注入されるように、第１のコントロールゲート１１４に印加する電圧値を設定する。ここで、第１のコントロールゲート１１４、第３のコントロールゲート１１６、および第４のコントロールゲート１１７に印加する電圧値をそれぞれ、６．０Ｖ、３．０Ｖ、および１．５Ｖとする。
以上のように設定された電圧値を印加すると、上述した第３のメモリ領域１０６ｃへの電子注入と同様の機構により、第２のメモリ領域１０６ｂに電子が注入される。
図２（ｄ）は、第１のコントロールゲート１１４下の第１のメモリ領域１０６ａにデータを書き込む際の電子の流れを示す模式図である。
第１のコントロールゲート１１４は、第１のコントロールゲート群に含まれるため、第１の不純物拡散領域１６０ａに高電圧、第２の不純物拡散領域１６０ｂに低電圧を印加する。具体的には、図３（ｄ）に示すように、第１の不純物拡散領域１６０ａに印加する電圧値を４．５Ｖ、第２の不純物拡散領域１６０ｂに印加する電圧値を０Ｖとする。シリコン基板１０２は接地する。
また、対象ゲートである第１のコントロールゲート１１４に印加する電圧値を１２．０Ｖとする。このとき、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７は、第１のコントロールゲート１１４よりも第２の不純物拡散領域１６０ｂ側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。ここで、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７に印加する電圧値をそれぞれ、３．０Ｖ、３．０Ｖ、および１．５Ｖとする。
以上のように設定された電圧値を印加すると、上述した第４のメモリ領域１０６ｄへの電子注入と同様の機構により、第１のメモリ領域１０６ａに電子が注入される。
次に、第３のメモリ領域１０６ｃにデータを書き込む場合を例として、第４のコントロールゲート１１７に印加する電圧の設定手順を説明する。
図４は、第３のコントロールゲート１１６下の第３のメモリ領域１０６ｃにデータを書き込む際の不揮発性記憶素子１００内の電位分布と電界強度分布に対する第４のコントロールゲート１１７の電圧ＶＣＧ４の影響に関するデバイスシミュレーションの結果を示す図である。
ここで、第１のコントロールゲート１１４、第２のコントロールゲート１１５、および第３のコントロールゲート１１６に印加する電圧値を、それぞれ、ＶＣＧ１＝１．５Ｖ、ＶＣＧ２＝３．０Ｖ、およびＶＣＧ３＝１２．０Ｖとした。また、第２の不純物拡散領域１６０ｂおよび第１の不純物拡散領域１６０ａに印加する電圧を、それぞれ、高電圧（４．５Ｖ）および低電圧（０Ｖ）として、シリコン基板１０２は接地した。次に、第４のコントロールゲート１１７に印加する電圧値ＶＣＧ４を６．０Ｖ、８．０Ｖ、１０．０Ｖ、または１２．０Ｖとした。
図４（ａ）は、各コントロールゲートの位置と表面電位との関係に対する第４のコントロールゲート１１７の電圧ＶＣＧ４の影響を示す図である。第４のコントロールゲート１１７に、第３のコントロールゲート１１６と同様の１２．０Ｖ（または１０．０Ｖ）の電圧を印加した場合、第３のコントロールゲート１１６と第４のコントロールゲート１１７の表面電位はほぼ同じだった。また、第４のコントロールゲート１１７に印加する電圧を８．０Ｖとした場合も、第３のコントロールゲート１１６と第４のコントロールゲート１１７の表面電位はほぼ同じだった。第４のコントロールゲート１１７に印加する電圧を６．０Ｖとした場合、第２のコントロールゲート１１５と第３のコントロールゲート１１６との間の表面電位に差が生じたが、コントロールゲート１１５とコントロールゲート１１６の境界近傍における表面電位の傾斜には顕著な変化が生じなかった。
図４（ｂ）は、シリコン基板１０２とその上に形成されたシリコン酸化膜との界面から１ｎｍ離れた位置におけるシリコン基板１０２内の横方向電界強度Ｅｘと各コントロールゲートの位置との関係に対する第４のコントロールゲート１１７の電圧ＶＣＧ４の影響を示す図である。コントロールゲート１１５とコントロールゲート１１６の境界近傍におけるＥｘの値は、ＶＣＧ４の値に関わらずほとんど差がなかった。
図４（ｃ）は、シリコン基板１０２とその上に形成されたシリコン酸化膜との界面から１ｎｍ離れた位置におけるシリコン酸化膜内の縦方向電界強度Ｅｙと各コントロールゲートの位置との関係に対する第４のコントロールゲート１１７の電圧ＶＣＧ４の影響を示す図である。第４のコントロールゲート１１７下の領域のＥｙは、ＶＣＧ４が増加するとともに増加し、第３のコントロールゲート１１６下の領域のＥｙとの差が少なくなった。ＶＣＧ４をＶＣＧ３と同じ１２．０Ｖとすると、第４のコントロールゲート１１７下の領域のＥｙは、第３のコントロールゲート１１６下の領域のＥｙとほとんど同じとなった。第３のコントロールゲート１１６下の第３のメモリ領域１０６ｃに電子を選択的に注入するためには、第３のコントロールゲート１１６下の領域のＥｙを選択的に高くし、かつ、第４のコントロールゲート１１７下の縦方向電界強度Ｅｙをできるだけ小さくして、第４のメモリ領域１０６ｄへの電子注入を抑制する必要がある。このような観点からは、第４のコントロールゲート１１７に印加する電圧ＶＣＧ４を、第３のコントロールゲート１１６に印加する電圧ＶＣＧ３よりも低くすることが好ましい。本実施の形態において、第４のコントロールゲート１１７に印加する電圧ＶＣＧ４をたとえば６．０Ｖとすることができる。
一方、第４のコントロールゲート１１７に印加する電圧ＶＣＧ４を６．０Ｖよりもさらに低く、たとえばＶＣＧ１やＶＣＧ２と同様の１．５Ｖや３．０Ｖとすると、第４のコントロールゲート１１７下のシリコン基板１０２の表面電位が低下するとともに、第３のコントロールゲート１１６下のシリコン基板１０２の表面電位も低下することが示された。第３のコントロールゲート１１６下のシリコン基板１０２の表面電位が低下すると、第２のコントロールゲート１１５と第３のコントロールゲート１１６との境界近傍の電位傾斜、つまり横方向電界強度Ｅｘが低下するため、第３のメモリ領域１０６ｃに効率よく電子を注入することができなくなる。このような観点からは、第４のコントロールゲート１１７に印加する電圧は、第３のコントロールゲート１１６下のシリコン基板１０２の表面電位を充分高く保てるようにある程度高くすることが好ましい。
図５は、各コントロールゲートに印加する電圧を適切に設定した場合の不揮発性記憶素子１００内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。図５（ａ）は、各コントロールゲートの位置と表面電位との関係を示す図である。図５（ｂ）は、各コントロールゲートの位置と、シリコン基板１０２とその上に形成されたシリコン酸化膜との界面から１ｎｍ離れた位置におけるシリコン基板１０２内の横方向電界強度Ｅｘとの関係を示す図である。図５（ｃ）は、各コントロールゲートの位置と、シリコン基板１０２とその上に形成されたシリコン酸化膜との界面から１ｎｍ離れた位置におけるシリコン酸化膜内の縦方向電界強度Ｅｙとの関係を示す図である。
図中、「１１１１」や「１１１０」等は、４ビットのデータ格納状態を示しており、メモリ領域に電子を注入していない状態（消去状態）を１、メモリ領域に電子を注入した状態（書き込み状態）を０で示している。また、「１１１１→１１１０」は、全ビット消去状態にあったメモリセルの第４のメモリ領域１０６ｄに電子を注入する書き込み動作を示している。同様に、「１１１１→１１０１」は、全ビット消去状態にあったメモリセルの第３のメモリ領域１０６ｃに電子を注入する書き込み動作を示している。以下、同様である。
第４のコントロールゲート１１７下の第４のメモリ領域１０６ｄに電子を注入する場合（１１１１→１１１０）、ＶＣＧ１＝１．５Ｖ、ＶＣＧ２＝３．０Ｖ、ＶＣＧ３＝３．０Ｖ、およびＶＣＧ４＝１２．０Ｖとした。この結果、第４のコントロールゲート１１７下の領域の表面電位を第３のコントロールゲート１１６下の領域の表面電位に比べて高くすることができるとともに、第４のコントロールゲート１１７下の領域の電界強度ＥｘおよびＥｙを選択的に高めることができる。
また、第３のコントロールゲート１１６下の第３のメモリ領域１０６ｃに電子を注入する場合（１１１１→１１０１）、ＶＣＧ１＝１．５Ｖ、ＶＣＧ２＝３．０Ｖ、ＶＣＧ３＝１２．０Ｖ、およびＶＣＧ４＝６．０Ｖとした。この結果、第３のコントロールゲート１１６下の領域の表面電位を第２のコントロールゲート１１５下の領域の表面電位に比べて高くすることができるとともに、第３のコントロールゲート１１６下の領域の電界強度ＥｘおよびＥｙを選択的に高めることができる。これにより、第３のメモリ領域１０６ｃに選択的に電子を注入することができる。
次に、図６を参照して、上記（ｃ）工程および（ｄ）工程を説明する。
４ビットのメモリ領域に記憶可能なデータコードは、電子が注入されていない状態を「１」、電子が注入された状態を「０」とすると、「１１１１」、「１１１０」、「１１０１」、「１１００」、「０１１０」、「０１０１」、「１００１」、「０１００」、「１０００」、「０１１１」、「１０１１」、「００１１」、「１０１０」、「００１０」、「０００１」、「００００」の１６種類がある。図６に示すように、これらのうち、「０１１１」、「１０１１」、「００１１」、「１０１０」、「００１０」、および「０００１」は、それぞれ「１１１１」、「１１１０」、「１１０１」、「０１０１」、「０１００」、および「１０００」と左右対称であるので、左右対称の電位を印加すればよい。つまり、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂに印加する電圧配置を逆転、４本のコントロールゲート１１４〜１１７に印加する電圧配置を左右逆転させればよい。そこで、「０１１１」、「１０１１」、「００１１」、「１０１０」、「００１０」、および「０００１」を除いた９種類のデータコードの生成方法について、以下に説明する。
図７は、上記９種類のデータコードと、各メモリ領域への電子の注入手順とを示す図である。
ここで、第１の不純物拡散領域１６０ａに印加する電圧値をＶＳ、第２の不純物拡散領域１６０ｂに印加する電圧値をＶＤとする。いずれの場合も初期状態は全消去状態「１１１１」である。
たとえば、データコード「１１００」を生成する場合、第３のメモリ領域１０６ｃおよび第４のメモリ領域１０６ｄへの電子の注入が必要になる。この場合、第４のメモリ領域１０６ｄに電子を注入して「１１１０」を生成した後に第３のメモリ領域１０６ｃに電子を注入して「１１１０」→「１１００」とする方法、および第３のメモリ領域１０６ｃに電子を注入して「１１０１」を生成した後に第４のメモリ領域１０６ｄに電子を注入して「１１０１」→「１１００」とする方法がある。つまり、１１１１→１１１０→１１００と、１１１１→１１０１→１１００という２つの電子注入手順が考えられるが、いずれの手順を用いた場合にも、前者における第４のメモリ領域、または後者における第３のメモリ領域は、一回目の電子注入段階で書き込み状態になっている。従って、２回目の電子注入段階（前者の１１１０→１１００、あるいは後者の１１０１→１１００）において、１回目の電子注入段階と同じようにソースサイド注入の特徴を活かしつつ、かつ、書き込み電流を所望の値に制御するためには、コントロールゲートに印加する電圧の値は、各メモリ領域の書き込み状態を考慮して最適化しなければならない。
上記の２つの電子注入手順のいずれを選択することも可能であるが、本実施の形態においては、後者の方法（１１１１→１１０１→１１００）を用いる例を示す。
また、たとえばデータコード「０１００」を生成する場合、第１のメモリ領域１０６ａ、第３のメモリ領域１０６ｃ、および第４のメモリ領域１０６ｄへの電子の注入が必要になる。この場合も種々の手順が考えられる。たとえば、「１１１１」→「１１０１」→「１１００」→「０１００」という順番で３段階の書き込み動作を行うことができる。
その他、たとえば、データコード「０１１０」を生成する場合は、「１１１１」→「１１１０」→「０１１０」の順、データコード「０１０１」を生成する場合は、「１１１１」→「１１０１」→「０１０１」の順、データコード「１００１」を生成する場合は、「１１１１」→「１１０１」→「１００１」の順、データコード「１０００」を生成する場合は、「１１１１」→「１１０１」→「１１００」→「１０００」の順、データコード「００００」を生成する場合は、「１１１１」→「１１０１」→「１１００」→「１０００」→「００００」の順とすることができる。以上は例示であり、異なる手順で行うこともできる。
図８は、４ビット／セルにおけるデータコードの変化とそのときに各コントロールゲートに印加する電圧値との関係を示す図である。
上述したデータコードを生成するための書き込み動作において各電極に印加する電圧の値の例を示している。各電圧値は、書き込み電流値などの設計仕様によって変化する。ここでは、各書き込み動作における書き込み電流値を１μＡ／セル程度とした場合の例を示している。あるメモリ領域に電子を注入する際に、他のメモリ領域に電子が捕獲されているか否かに応じて、各コントロールゲートに印加する電圧値を適宜設定する必要があるため、４つのコントロールゲートへの印加電圧の値は、デバイスシミュレーターを用いて決定した。このように、書き込み動作前後のメモリセルの電子蓄積状態に応じて、電圧値を最適化しておくことにより、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
ここで、第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６、および第４のコントロールゲート１１７に印加する電圧値を、それぞれ、ＶＣＧ１、ＶＣＧ２、ＶＣＧ３、およびＶＣＧ４とする。
なお、いずれの場合も、各電圧値は以下のように設定される。
・第４のメモリ領域１０６ｄに電子を注入する場合：ＶＣＧ１≦ＶＣＧ２≦ＶＣＧ３≪ＶＣＧ４
・第３のメモリ領域１０６ｃに電子を注入する場合：ＶＣＧ１≦ＶＣＧ２≦ＶＣＧ４≪ＶＣＧ３。
ここで、ＶＣＧ４≒（１／２）ＶＣＧ３とすることにより、第４のメモリ領域１０６ｄへの電子注入を抑制し、第３のメモリ領域１０６ｃだけに選択的に電子を注入することができる。
以上のように、各データコードに対する電子の注入手順を、予め設定しておき、その設定にしたがって電子を注入することにより、所望のデータコードを生成することができる。
図９は、本実施の形態における複数の不揮発性記憶素子が複数配置されたメモリセルアレイである不揮発性記憶装置の構成を示す図である。
不揮発性記憶装置３００は、各メモリセルにおいて、第１の不純物拡散領域１６０ａが、同一列のメモリセルに共有される複数のソース線のいずれかに接続され、第２の不純物拡散領域１６０ｂが、同一行のメモリセルに共有される複数のビット線のいずれかに接続され、４個のコントロールゲートが、それぞれ、同一行のメモリセルに共有される複数のゲート線のいずれかに接続された構成を有する。
このような構成の不揮発性記憶装置３００の制御方法は、データを書き込む対象の対象メモリセルを選択する工程と、対象メモリセルに含まれる第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂ、ならびに４個のコントロールゲートに所定の電圧が印加されるとともに、他のメモリセルに含まれるメモリ領域に電子が注入されないように、複数のビット線、複数のソース線、および複数のゲート線に印加する電圧値をそれぞれ設定する工程と、複数のビット線、複数のソース線、および複数のゲート線に、設定された電圧値を印加する工程とを含む。以下、具体的に説明する。
図９（ａ）に示したように、不揮発性記憶装置３００は、複数のメモリセルと、複数のビット線ＢＬ１、ＢＬ２、およびＢＬ３、複数のソース線ＳＬ１およびＳＬ２、ならびに複数のゲート線２０２〜２２２を含む。
各メモリセルの第２の不純物拡散領域１６０ｂはビット線ＢＬ１〜ＢＬ３のいずれかに接続され、第１の不純物拡散領域１６０ａはソース線ＳＬ１およびＳＬ２のいずれかに接続される。ゲート線２０２〜２２４は、それぞれ、図中縦方向に同列に並べられたメモリセル間で共有される。
以下、図中破線で囲った不揮発性記憶素子１００について説明する。
不揮発性記憶素子１００の第２の不純物拡散領域１６０ｂは、接点Ｂ２において、ビット線ＢＬ２と接続される。不揮発性記憶素子１００の第１の不純物拡散領域１６０ａは、接点Ｃ２において、ソース線ＳＬ２と接続される。さらに、不揮発性記憶素子１００のコントロールゲートは、ゲート線２１０〜２１６に接続される。
不揮発性記憶素子１００が、データを書き込む対象の対象メモリセルとして選択されるとともに、不揮発性記憶素子１００のゲート線２１２がデータ書き込み対象として選択された場合、以下のように各電圧値が設定される。
図９（ａ）に示したように、第１の不純物拡散領域１６０ａが低電位、第２の不純物拡散領域１６０ｂが高電位となるように、ビット線ＢＬ２に高電圧（４．５Ｖ）、ソース線ＳＬ２に低電圧（０Ｖ）を印加するように設定する。他のビット線ＢＬ１およびＢＬ３には、低電圧（０Ｖ）が印加される。他のソース線ＳＬ１にも低電圧（０Ｖ）が印加される。また、不揮発性記憶素子１００に接続されたゲート線２１０〜２１６には、それぞれ図３を参照して説明したように、所定の電圧が印加される。具体的には、書き込み対象の第３のメモリ領域１０６ｃ上のゲート線２１２（ＣＧ３）には１２Ｖ、ゲート線２１０（ＣＧ４）には６Ｖ、ゲート線２１４（ＣＧ２）および２１６（ＣＧ１）にはそれぞれ３Ｖおよび１．５Ｖが印加される。また、不揮発性記憶素子１００に接続されていないゲート線２０２〜２０８、および２１８〜２２４は接地される。これにより、複数のメモリセルのうち、目的の不揮発性記憶素子１００の目的の第３のメモリ領域１０６ｃにデータを書き込むことができる。
一方、不揮発性記憶素子１００が、データを書き込む対象の対象メモリセルとして選択されるとともに、不揮発性記憶素子１００のゲート線２１４がデータ書き込み対象として選択された場合、以下のように各電圧値が設定される。
図９(b)に示したように、第１の不純物拡散領域１６０ａが高電位、第２の不純物拡散領域１６０ｂが低電位となるように、ビット線ＢＬ２に低電圧（０Ｖ）、ソース線ＳＬ２に高電圧（４．５Ｖ）を印加するように設定する。他のビット線ＢＬ１およびＢＬ３には、高電圧（４．５Ｖ）が印加される。他のソース線ＳＬ１には低電圧（０Ｖ）が印加される。また、不揮発性記憶素子１００に接続されたゲート線２１０〜２１６には、それぞれ図３を参照して説明したように、所定の電圧が印加される。具体的には、書き込み対象の第２のメモリ領域１０６ｂ上のゲート線２１４（ＣＧ２）には１２Ｖ、ゲート線２１６（ＣＧ１）には６Ｖ、ゲート線２１２（ＣＧ３）および２１０（ＣＧ４）にはそれぞれ３Ｖおよび１．５Ｖが印加される。また、不揮発性記憶素子１００に接続されていないゲート線２０２〜２０８、および２１８〜２２４は接地される。
以上のような制御方法により、複数のメモリセルのうち、目的の不揮発性記憶素子１００の目的の第２のメモリ領域１０６ｂにデータを書き込むことができる。
なお、目的のメモリセルの目的のメモリ領域にデータを書き込むための電圧印加パターンは、以上で説明した手順に従い、予め最適設定しておくことができる。この場合、選択されたメモリセルおよびメモリ領域に応じて、各ビット線、ソース線、およびゲート線に予め設定された電圧印加パターンを印加する。
次に、各メモリ領域に書き込んだデータを読み出す手順を説明する。
本実施の形態において、各メモリ領域１０６ａ〜１０６ｄからデータを読み出す場合、読み出し対象のメモリ領域に近い方の第１の不純物拡散領域１６０ａまたは第２の不純物拡散領域１６０ｂを接地してソースとし、他方をドレインとして１Ｖ程度の電圧を印加する。次に、読み出し対象のメモリ領域を除く三つのメモリ領域のコントロールゲートに、データ書き込み状態を相殺できる程度の電圧（例えば５Ｖ）を印加して、各領域をオン状態にする。最後に、読み出し対象のメモリ領域のコントロールゲートに、この領域の消去状態における閾値電圧より高く、かつ上記三つのメモリ領域のコントロールゲートに印加した電圧よりは充分低い電圧（例えば１．５Ｖ）を印加する。読み出し対象のメモリ領域が消去状態であれば、ソースからドレインに所望の電子流が流れるが、読み出し対象のメモリ領域が書き込み状態であればこの電子流が流れないため、読み出し対象のメモリ領域の書き込み状態を判定することができる。以上の操作を各メモリ領域に対して実行することによって、一つのデータコードを認識できる。
ここで、読み出し時には、４個のコントロールゲートを、第１の不純物拡散領域１６０ａ側のｎ／２個の第１のコントロールゲート群と第２の不純物拡散領域１６０ｂ側のｎ／２個の第２のコントロールゲート群に分割し、読み出し対象のメモリ領域と対を成すコントロールゲートが第１のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａを接地してソースとするとともに第２の不純物拡散領域１６０ｂに読み出し電圧を印加してドレインとし、また読み出し対象のメモリ領域と対を成すコントロールゲートが第２のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに読み出し電圧を印加してドレインとするとともに第２の不純物拡散領域１６０ｂを接地してソースとする。この状態で、読み出し対象のメモリ領域と対を成すコントロールゲート以外のコントロールゲートに所定の電圧を印加して、それらの領域をオンとするとともに、読み出し対象のメモリ領域と対を成すコントロールゲートに他のコントロールゲートよりも低い電圧を印加する。このようにして、ソースからドレインに電子流が流れるか否かに基づき、読み出し対象のメモリ領域が消去状態であるか否かを判定することができる。
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
不揮発性記憶素子１００の構成は、実施の形態で説明したものに限られず、種々の形状、構成とすることができる。
また、以上の実施の形態では、ｎ＝４の場合を例として説明したが、不揮発性記憶素子１００がさらに多くのコントロールゲートを含む場合も、同様にすることができる。図１１（ａ）は、不揮発性記憶素子１００が８個のメモリ領域およびこれらと対を成す８個のコントロールゲートを含む構成を示す図である。図１１（ｂ）は、不揮発性記憶素子１００が４個のコントロールゲートを含む構成を示す図である。
不揮発性記憶素子１００が８個のコントロールゲートを含む場合、ＣＧ’１、ＣＧ’２、ＣＧ’３、およびＣＧ’４が第１のコントロールゲート群、ＣＧ’５、ＣＧ’６、ＣＧ’７、およびＣＧ’８が第２のコントロールゲート群に分割される。たとえばＣＧ’５に電子を注入する場合は、第１の不純物拡散領域１６０ａが低電位、第２の不純物拡散領域１６０ｂが高電位に設定される。また、ＣＧ’１には、不揮発性記憶素子１００が４個のコントロールゲートを含む場合にＣＧ３に電子を注入する際にＣＧ１に印加されるのと同様の電圧が印加される。さらに、ＣＧ’２、ＣＧ’３、およびＣＧ’４には、図１１（ｂ）のＣＧ２と同様の電圧が、ＣＧ’６、ＣＧ’７、およびＣＧ’８には、図１１（ｂ）のＣＧ４と同様の電圧が印加される。これによっても、目的のメモリ素子に電子を注入することができる。
本発明の実施の形態における不揮発性記憶素子の構成を示す断面図である。 複数のコントロールゲートのいずれかの下のメモリ領域にデータを書き込む際の電子の流れを示す模式図である。 図２に対応する回路図である。 内側のコントロールゲート下のメモリ領域にデータを書き込む際の不揮発性記憶素子内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。 各コントロールゲートに印加する電圧を適切に設定した場合の不揮発性記憶素子内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。 ４ビット／セルにおけるデータコードを示す図である。 メモリセルに書き込むデータコードと、各メモリ領域への電子の注入手順とを示す図である。 色々なデータコード生成手順とそのときに各コントロールゲートに印加する電圧値との関係を示す図である。 本発明の実施の形態における不揮発性記憶素子が複数配置されたメモリセルアレイである不揮発性記憶装置の構成を示す図である。 従来の不揮発性記憶装置の回路図である。 不揮発性記憶素子が８ビット／セルである場合の構成を示す断面模式図である。
符号の説明
１００ 不揮発性記憶素子
１０２ シリコン基板
１０６ａ 第１のメモリ領域
１０６ｂ 第２のメモリ領域
１０６ｃ 第３のメモリ領域
１０６ｄ 第４のメモリ領域
１１４ 第１のコントロールゲート
１１５ 第２のコントロールゲート
１１６ 第３のコントロールゲート
１１７ 第４のコントロールゲート
１３６ 絶縁膜
１３７ 金属配線
１３８ 金属配線
１６０ａ 第１の不純物拡散領域
１６０ｂ 第２の不純物拡散領域
２０２〜２２４ ゲート線
３００ 不揮発性記憶装置

Claims (7)

  1. 半導体基板と、前記半導体基板に離間して設けられた第１および第２の不純物拡散領域、前記半導体基板上において、前記第１および第２の不純物拡散領域の間に並行配置されたｎ個（ｎは４以上の偶数）のコントロールゲート、および前記半導体基板と前記ｎ個のコントロールゲートとの間に設けられ、前記コントロールゲートとそれぞれ対を成すｎ個のメモリ領域を含むメモリセルと、を含む不揮発性記憶素子の制御方法であって、
    （ａ）前記ｎ個のコントロールゲートを、前記第１の不純物拡散領域側のｎ／２個の第１のコントロールゲート群と前記第２の不純物拡散領域側のｎ／２個の第２のコントロールゲート群に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが前記第１のコントロールゲート群に含まれる場合に、前記第１の不純物拡散領域に高電圧、前記第２の不純物拡散領域に低電圧を印加し、また前記対象コントロールゲートが前記第２のコントロールゲート群に含まれる場合に、前記第１の不純物拡散領域に低電圧、前記第２の不純物拡散領域に高電圧を印加する工程、
    （ｂ）前記第１および第２の不純物拡散領域に前記電圧を印加した状態で、前記対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、ソースサイド注入により前記対象コントロールゲートと対を成す前記メモリ領域に電子を注入する工程、
    を含む不揮発性記憶素子の制御方法。
  2. 請求項１に記載の不揮発性記憶素子の制御方法において、前記（ｂ）工程において、前記高電圧を印加した前記不純物拡散領域と前記対象コントロールゲートとの間に他の前記コントロールゲートがある場合、当該コントロールゲートに、前記低電圧を印加した前記不純物拡散領域と前記対象コントロールゲートとの間に配置された他の前記コントロールゲートよりも高電圧を印加する不揮発性記憶素子の制御方法。
  3. 請求項１または２に記載の不揮発性記憶素子の制御方法において、前記（ｂ）工程において、前記低電圧を印加した前記不純物拡散領域側の前記第１のコントロールゲート群、または前記第２のコントロールゲート群において、前記低電圧を印加した前記不純物拡散領域に隣接して設けられた前記コントロールゲートに、他の前記コントロールゲートよりも低電圧を印加する不揮発性記憶素子の制御方法。
  4. 請求項１乃至３いずれかに記載の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記ｎ個のコントロールゲートは、それぞれ、絶縁膜を介して隣接配置された不揮発性記憶素子の制御方法。
  5. 請求項１乃至４いずれかに記載の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記ｎ個のコントロールゲートは、ゲート長方向の断面において、対称配置された不揮発性記憶素子の制御方法。
  6. 請求項１乃至５いずれかに記載の不揮発性記憶素子の制御方法において、
    （ｃ）前記メモリセルに記憶させるデータコードに応じて、複数の前記メモリ領域への電子の注入が必要な場合に、前記複数のメモリ領域への電子の注入手順を決定する工程、
    （ｄ）前記注入手順を決定する工程で決定された順に従い、電子を注入する対象のメモリ領域を順次選択する工程、
    をさらに含み、
    前記（ｄ）工程で選択された前記メモリ領域に対して、前記（ａ）工程および前記（ｂ）工程を実行する不揮発性記憶素子の制御方法。
  7. 請求項６に記載の不揮発性記憶素子の制御方法において、
    （ｅ）前記（ｃ）工程で決定された前記注入手順に応じて、前記（ｄ）工程で選択された前記メモリ領域に電子を注入する前に、同一メモリセル中の他の前記メモリ領域に既に電子が注入されているか否かを考慮して、前記工程（ｂ）で前記ｎ個のコントロールゲートに印加する電圧値を決定する工程をさらに含み、
    前記工程（ｂ）において、前記ｎ個のコントロールゲートに前記工程（ｅ）で決定された電圧を印加する不揮発性記憶素子の制御方法。
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