JP4562602B2 - メモリーセル及び関連操作方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 93
- 238000000034 method Methods 0.000 title claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 33
- 238000002347 injection Methods 0.000 claims description 27
- 239000007924 injection Substances 0.000 claims description 27
- 235000012239 silicon dioxide Nutrition 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 23
- 108091006146 Channels Proteins 0.000 claims description 10
- 230000005684 electric field Effects 0.000 claims description 10
- 239000002784 hot electron Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Description
この発明は不揮発性メモリーセル及びそれに関連する書き込み、消去並びに読み出しの方法に関し、特に２個のトランジスターを有する不揮発性メモリーセル及びそれに関連する書き込み、消去並びに読み出しの方法に関する。
不揮発性メモリーは電源が切断されてもデータを保存する特長をもち、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ＵＳＢメモリーなどの携帯型電子製品で幅広く利用されている。これら電子製品の要求に応じ、不揮発性メモリーはＣＭＯＳ工程対応、低電力消費、高書き込み効率、低コスト、高密度などを目標として開発されつつある。
図１を参照する。図１は従来のメモリーセル１０を表す説明図である。メモリーセル１０はＮＭＯＳトランジスター２８とＰＭＯＳトランジスター３０を含み、両トランジスターは絶縁フィールド酸化膜２４によって分けられる。ＮＭＯＳトランジスター２８はＰ型基板１２に形成され、第一フローティングゲート３２と、Ｎ＋ソースドープ領域１４と、Ｎ＋ドレインドープ領域１６とを含む。ＰＭＯＳトランジスター３０はＮ型ウェル１８に形成され、第二フローティングゲート３４と、Ｐ＋ソースドープ領域２０と、Ｐ＋ドレインドープ領域２２とを含む。そのうちＰＭＯＳトランジスターは、Ｐ＋ソースドープ領域２０と隣接した側にヘビードープされたＮ型チャンネルストップ領域３８が形成され、該領域３８は第二フローティングゲート３４の下方にある。第一フローティングゲート３２と第二フローティングゲート３４はフローティングゲート３６導線３６で接続されることによって等電位を維持する。データをメモリーセル１０に書き込むとき、第一フローティングゲート３２にはコントロールゲート電圧に対応する電位が発生し、第二フローティングゲート３４はフローティングゲート導線３６の接続を通して第一フローティングゲート３２と等電位になる。この電位はＰ＋ソースドープ領域２０とＮ型チャンネルストップ領域３８との間の空乏領域の電子を加速させ、それを第二フローティングゲート３４に注入する。
しかし従来のメモリーセル１０は以下の欠点を有する。まず、従来のメモリーセル１０はＰＭＯＳトランジスター３０とＮＭＯＳトランジスター２８からなり、より大きいチップ面積を要する。次に、従来のメモリーセル１０はＮ型チャンネルストップ領域３８を必要とする。更に、従来のメモリーセル１０は第一フローティングゲート３２と第二フローティングゲート３４を接続するフローティングゲート導線３６を必要とする。なお、ＮＭＯＳトランジスター２８とＰＭＯＳトランジスター３０は更にフィールド酸化膜２４で分けなければならない。したがって、従来のメモリーセル１０は不必要に大きいチップ面積を占めるのみならず、その複雑な構造は生産コストと困難性を高めるだけである。
この発明は前述の問題を解決するためのメモリーセル及びそれに関連する書き込み、消去並びに読み出しの方法を提供することを課題とする。
この発明によるメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成される電荷保存ユニットと、電荷保存ユニットの上に形成される第二ゲートとを含む。
この発明は更にメモリーセルの書き込み方法を提供する。該方法は、メモリーセルを提供し、第一電圧を第一ゲートに、第二電圧を第二ゲートにそれぞれ印加することによって第一ドープ領域と第二ドープ領域を導通し、第三電圧をＮ型ウェルに、第四電圧を第一ドープ領域にそれぞれ印加し、第五電圧を第三ドープ領域に印加することによって、第二ドープ領域と第三ドープ領域の間のＰ型チャンネルのホットホールがスタック誘電膜へのホットエレクトロン注入を誘発するようにさせるなどのステップを含む。そのうちメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成されるスタック誘電膜と、スタック誘電膜の上に形成される第二ゲートとを含む。
この発明は更にメモリーセルの書き込み方法を提供する。該方法は、メモリーセルを提供し、第一電圧を第一ゲートに、第二電圧を第二ゲートにそれぞれ印加し、Ｎ型ウェルに電圧を印加し、第一ドープ領域に電圧を印加することによって、第一電圧が第一ドープ領域と第二ドープ領域のＰ型チャンネルをオフにするようにさせるか、または第一ドープ領域をフローティングにさせ（このバイアス電圧において第一ドープ領域と第二ドープ領域のＰ型チャンネルでは導通電流が流れていない）、第二電圧より小さい電圧を第三ドープ領域に印加することによって、バンド間トンネル効果により発生した第三ドープ領域の電子が水平方向の電場によって加速されエネルギーを得て、第二ドープ領域と第三ドープ領域のＰ型チャンネルに入って衝撃により電子正孔対を発生して電子をスタック誘電膜に注入するようにさせるなどのステップを含む。そのうちメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成されるスタック誘電膜と、スタック誘電膜の上に形成される第二ゲートとを含む。
この発明は更にメモリーセルの書き込み方法を提供する。該方法は、メモリーセルを提供し、Ｎ型ウェルと、第一ドープ領域と、第三ドープ領域にそれぞれ電圧を印加し、第一電圧を第一ゲートに印加することによって第一ドープ領域と第二ドープ領域のＰ型チャンネルをオフにし、Ｎ型ウェルの電圧より大きい第二電圧を第二ゲートに印加することによって、スタック誘電膜に十分な電場を提供し、もって第二ドープ領域と第三ドープ領域のＰ型チャンネルの電子を吸引し、該電子をＦＮトンネルでスタック誘電膜に注入するなどのステップを含む。そのうちメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成されるスタック誘電膜と、スタック誘電膜の上に形成される第二ゲートとを含む。
この発明は更にメモリーセルの消去方法を提供する。該方法は、メモリーセルを提供し、Ｎ型ウェルと、第一ドープ領域と、第三ドープ領域にそれぞれ電圧を印加し、第一電圧を第一ゲートに印加し、Ｎ型ウェルの電圧より小さい第二電圧を第二ゲートに印加することによって、第二ドープ領域と第三ドープ領域のＰ型チャンネルをオンにし、更にＮ型ウェル間の電圧差を利用してスタック誘電膜の中の電子をＦＮトンネルでスタック誘電膜から消去するなどのステップを含む。そのうちメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成されるスタック誘電膜と、スタック誘電膜の上に形成される第二ゲートとを含む。
この発明は更にメモリーセルの読み出し方法を提供する。該方法は、メモリーセルを提供し、Ｎ型ウェルと、第一ドープ領域と、第三ドープ領域にそれぞれ電圧を印加し（そのうち第一ドープ領域と第三ドープ領域の電位は同じではない）、第一電圧を第一ゲートに印加することによって、第一ドープ領域と第二ドープ領域のＰ型チャンネルをオンにし、第二電圧を第二ゲートに印加する（そのうち第二電圧は、スタック誘電膜に電子が保存されているか否かを区別するため、読み出し時に第三ドープ領域を流れる電流に設定される）などのステップを含む。そのうちメモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成されるスタック誘電膜と、スタック誘電膜の上に形成される第二ゲートとを含む。
この発明によるメモリーセルは、保存トランジスターとそれに直列接続される選択トランジスターを有し、そのいずれもＰＭＯＳトランジスターである。このようなメモリーセルの構造は簡単であり、その必要チップ面積は従来の技術と比べて小さくなるのみならず、一般のＣＭＯＳ製作工程で製作することができる。なお、この発明による編集可能なはめ込み式不揮発性メモリーは低コストの利点を有するのみならず、高圧、低出力その他の製作工程と整合することも可能である。
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する
図２と図３を参照する。図２はこの発明の実施例１によるメモリーセル４０を表す説明図であり、図３は図２におけるメモリーセル４０で構成されるメモリーモジュール６０を表す説明図である。メモリーセル４０はＰ型基板４２と、Ｎ型ウェル４４と、３つのＰ型ドープ領域４６、４８、５０と、誘電膜５２と、第一ゲート５４と、スタック誘電膜５６と、第二ゲート５８とを含む。そのうちＮ型ウェル４４はＰ型基板４２の上に形成され、３つのＰ型ドープ領域４６、４８、５０はＮ型ウェル４４の上に形成され、誘電膜５２はＮ型ウェル４４及び３つのＰ型ドープ領域のうち第一領域４６と第二領域４８との間に形成され、第一ゲート５４は誘電膜５２の上に形成され、スタック誘電膜５６はＮ型ウェル４４及び３つのＰ型ドープ領域のうち第二領域４８と第三領域５０との間に形成され、第二ゲート５８はスタック誘電膜５６の上に形成される。第一ゲート５４と第二ゲート５８はポリシリコン膜、ポリシリコン化金属膜または金属からなるものである。スタック誘電膜５６は二酸化珪素膜５６２と、電荷保存膜５６４と、二酸化珪素膜５６６とを含み、そのうち電荷保存膜５６４は窒化珪素（Ｓｉ３Ｎ４）または窒酸化珪素（ＳｉｘＮｙＯｚ）からなる。誘電膜５２は二酸化珪素膜からなる単層構造である。第一ゲート５４と、誘電膜５２と、第一ドープ領域４６と、第二ドープ領域４８は、メモリーセル４０を開閉するための選択トランジスター６２を形成し、第二ゲート５８と、スタック誘電膜５６と、第二ドープ領域４８と、第三ドープ領域５０は、データを保存するための保存トランジスター６４を形成する。実際の応用では、メモリーセル４０はメモリーモジュール６０として配列される。図３によれば、メモリーモジュール６０は複数のメモリーセル４０からなり、複数のメモリーセル４０はＮＯＲアレイとして配列され、同じ行のメモリーセルの第一ゲート５４は同一の選択ライン（ＳＧ０、ＳＧ１、ＳＧ２）に接続され、同じ行のメモリーセルの第二ゲート５８は同一のワードライン（ＷＬ０、ＷＬ１、ＷＬ２）に接続され、同じ列のメモリーセルの第三ドープ領域５０は同一のビットライン（ＢＬ０、ＢＬ１、ＢＬ２）に接続され、すべてのメモリーセルの第一ドープ領域４６は同一のソースラインに接続される。
図４を参照する。図４はこの発明の実施例１を表す説明図である。実施例１によれば、メモリーセル４０の書き込みは、チャンネルホットホール誘発型ホットエレクトロン注入方式で電子を保存トランジスター６４の電荷保存膜５６４に注入することによって行われる。データをメモリーセル４０に書き込む前に、メモリーセル４０の選択トランジスター６２をオンにし、即ち０Ｖ電圧をＮ型ウェル４４に印加し、−５Ｖ電圧を第一ゲート５４に印加する。こうして第一ドープ領域４６と第二ドープ領域４８の間のＰ型チャンネルは導通される。データをメモリーセル４０の保存トランジスター６４に書き込むとき、−１Ｖ電圧を第二ゲート５８に印加し、０Ｖ電圧を第一ドープ領域４６に印加し、−５Ｖ電圧を第三ドープ領域５０に印加する。第一ドープ領域４６と第二ドープ領域４８の間のＰ型チャンネルが導通されているので、第二ドープ領域４８と第一ドープ領域４６は等電圧となり、第二ドープ領域４８と第三ドープ領域５０の間のＰ型チャンネルは電場によって加速されてＮ型ウェル４４に衝撃して電子正孔対を発生する。衝撃により発生された電子はＰ型チャンネルの表面において、第二ゲート５８に印加される電圧によって吸引され、スタック誘電膜５６の電荷保存膜５６４に注入される。
図５を参照する。図５はこの発明の実施例２を表す説明図である。実施例２によれば、メモリーモジュール４０の書き込みは実施例１におけるメモリーセル４０の書き込みと同じく、チャンネルホットホール誘発型ホットエレクトロン注入方式で電子を保存トランジスター６４の電荷保存膜５６４に注入することによって行われる。実施例１と異なるのは、実施例２ではすべての操作電圧を５Ｖシフトして正電圧にすることである。図５によれば、データをメモリーセル４０に書き込む前に、５Ｖ電圧と０Ｖ電圧をそれぞれＮ型ウェル４４と第一ゲート５４に印加することによってメモリーセル４０の選択トランジスター６２をオンにする。こうして第一ドープ領域４６と第二ドープ領域４８の間のＰ型チャンネルは導通される。データをメモリーセル４０の保存トランジスター６４に書き込むとき、４Ｖ電圧を第二ゲート５８に、５Ｖ電圧を第一ドープ領域４６に、０Ｖ電圧を第三ドープ領域５０にそれぞれ印加する。第一ドープ領域４６と第二ドープ領域４８の間のＰ型チャンネルが導通されているので、第二ドープ領域４８と第一ドープ領域４６は等電圧となり、第二ドープ領域４８と第三ドープ領域５０の間のＰ型チャンネルは電場によって加速されてＮ型ウェル４４に衝撃して電子正孔対を発生する。衝撃により発生された電子はＰ型チャンネルの表面において、第二ゲート５８に印加される電圧によって吸引され、スタック誘電膜５６の電荷保存膜５６４に注入される。
図６を参照する。図６はこの発明の実施例１と実施例２の操作方法を示す表である。実施例１と実施例２はいずれもチャンネルホットホール誘発型ホットエレクトロン注入を利用している。
図７を参照する。図７はこの発明の実施例３を表す説明図である。実施例３によれば、メモリーモジュール６０の書き込みは実施例２におけるメモリーセル４０の書き込みと類似している。というのは、メモリーセル４０に書き込むときに第一ゲート５４、第二ゲート５８、第一ドープ領域４６と第三ドープ領域５０に印加する諸電圧をそれぞれメモリーモジュール６０の選択ライン（ＳＧ０、ＳＧ１、ＳＧ２）、ワードライン（ＷＬ０、ＷＬ１、ＷＬ２）、ソースライン（ＳＫ）とビットライン（ＢＬ０、ＢＬ１、ＢＬ２）に印加する。メモリーセル６０に書き込むとき、まず書き込み予定のメモリーセル７０を選び、５Ｖ電圧をＮ型ウェル４４に、０Ｖ電圧を書き込み予定メモリーセル７０と接続される選択ライン（ＳＧ１）に、５Ｖ電圧を書き込み予定メモリーセル７０と接続されていない選択ライン（ＳＧ０、ＳＧ２）に、４Ｖ電圧をすべてのワードライン（ＷＬ０、ＷＬ１、ＷＬ２）に、５Ｖ電圧をソースライン（ＳＬ）に、０Ｖ電圧を書き込み予定メモリーセル７０と接続されるビットライン（ＢＬ１）に、更に５Ｖ電圧を書き込み予定メモリーセル７０と接続されていないビットライン（ＢＬ０、ＢＬ３、ＢＬ３）にそれぞれ印加する。メモリーモジュール６０の書き込みにおいて、書き込む対象でないメモリーセル７２の選択トランジスター６２のゲート電位は５Ｖであるので、メモリーセル７２の選択トランジスター６２はオフにされている。したがって実施例３では、書き込む対象でないメモリーセル７２に対して書き込み妨害は発生しない。
図８を参照する。図８はこの発明の実施例４を表す説明図である。実施例４によれば、メモリーセル４０の書き込みは、バンド間トンネル効果誘発型エレクトロン注入方式で電子を保存トランジスター６４の電荷保存膜５６４に注入することによって行われる。データをメモリーセル４０に書き込む前に、まず５Ｖ電圧をＮ型ウェル４４、第一ゲート５４と第一ドープ領域４６に印加する。このとき選択トランジスター６２はオフにされ、第一ドープ領域４６と第二ドープ領域４８の間のＰ型チャンネルは導通されず、第二ドープ領域４８はフローティング状態にある。続いて７Ｖ電圧を第二ゲート５８に、０Ｖ電圧を第三ドープ領域５８にそれぞれ印加する。第二ゲート５８に正バイアス電圧を印加することによって垂直方向の電場が発生する。こうして第三ドープ領域５０と第二ゲート５８のオーバーラップ領域でエネルギー帯は曲げられ、オーバーラップ領域のドレイン導電位は価電子帯エネルギーに近づき、よって価電子帯の電子は伝導帯に透過して電子正孔対を発生する。電子は第三ドープ領域５０に印加されるバイアス電圧によって保存トランジスター６４のチャンネル領域にまで排斥され、Ｎ型ウェル４４を衝撃してより多くの電子正孔対を発生する。そのうち一部の電子はスタック誘電膜５６の電荷保存膜５６４に注入され、書き込みを完成する。
図９を参照する。図９はこの発明の実施例４によるバンド間トンネル効果誘発型エレクトロン注入を示す表である。図９によれば、実施例４では第一ゲート電圧（方法１と方法２）または第一ドープ領域をフローティングにする（方法３）ことによって、第一及び第二ドープ領域のＰ型チャンネルを導通しないようにすることができる。そのうち方法２は方法１におけるすべての操作電圧を５Ｖシフトして正電圧にするものである。実施例４では、第二ゲートと第三ドープ領域の電圧差はチャンネルホットホール誘発型ホットエレクトロン注入方式よりも大きいため、エネルギー帯を曲げ、バンド間トンネル効果で電子正孔対を発生することができる。
なお、このような物理的操作（チャンネルホットホール誘発型ホットエレクトロン注入及びバンド間トンネル効果誘発型エレクトロン注入）ははっきりと分かれているのではなく、両者が同時または順次に発生することも可能である。例えば実施例１と実施例２においても以下の状況が可能である。まずバンド間トンネル効果誘発型エレクトロン注入が発生し、その後一部の電子はスタック誘電膜に注入され、エネルギー帯は曲げられなくなり、バンド間トンネル効果により発生する電子正孔対が少なくなる。一方、第二及び第三ドープ領域のＰ型チャンネルはスタック誘電膜への電子注入により更に導通され、それにつれてチャンネルホットホール誘発型ホットエレクトロン注入が占める割合は高くなる。実施例４のその他の特徴は、第一及び第二ドープ領域のＰ型チャンネルの導通を必要としない（第一電圧でＰ型チャンネルをオフにするか、または第一ドープ領域をフローティングにする）ことである。それと比べて実施例１と実施例２では、第一及び第二ドープ領域のＰ型チャンネルを導通するための第一電圧を要する。
図１０を参照する。図１０はこの発明の実施例５を表す説明図である。実施例５によれば、メモリーセル４０の書き込みは、ファウラー・ノルドハイム（ＦＮ）トンネル方式で電子を保存トランジスター６４の電荷保存膜５６４に注入することによって行われる。実施例５では、０Ｖ電圧をＮ型ウェル４４、第一ドープ領域４６、第二ドープ領域４８と第一ゲート５４に、１０Ｖ電圧を第二ゲート５８にそれぞれ印加することによって、保存トランジスター６４のスタック誘電膜５６に１０Ｖの電圧をもたせ、垂直方向の電場を生じさせる。この場合、電子は電場によりエネルギーを得て、スタック誘電膜５６の電荷保存膜５６４に注入され、書き込みを完成する。
図１１を参照する。図１１はこの発明の実施例５によるＦＮトンネル注入を示す表である。実施例５の特徴は、第二ゲートとＮ型ウェルの間に充分な電圧を印加することによって、Ｎ型ウェルにある電子をＦＮトンネルでスタック誘電膜に注入することにある。第一ゲート、第一ドープ領域または第三ドープ領域の電位に関しては、電子注入の過程においてその電流の発生を抑制できれば十分である。それにつき図１１における方法１から方法４を参照する。
実施例５と実施例４（バンド間トンネル効果誘発型エレクトロン注入）の相違点は以下の通りである。実施例４は、バンド間トンネル効果を発生させて電子をスタック誘電膜に注入するため、第三ドープ領域とＮ型ウェルの間の十分な電場を必要とする。それと比べて実施例５は第三ドープ領域とＮ型ウェルの間の電圧を０としても可能である。
図１２を参照する。図１２はこの発明の実施例６を表す説明図である。実施例６はメモリーセル４０の保存トランジスター６４の電荷消去を内容とする。図１２によれば、メモリーセル４０において消去はＦＮトンネルによって行われる。実施例６では、５Ｖ電圧をＮ型ウェル４４、第一ドープ領域４６、第三ドープ領域５０と第一ゲート５４に、−５Ｖ電圧を第二ゲート５８にそれぞれ印加することによって、保存トランジスター６４のスタック誘電膜５６に１０Ｖの電圧をもたせ、スタック誘電膜５６の電荷保存膜５６４に保存される電子を消去する。
図１３を参照する。図１３はこの発明の実施例６によるＦＮトンネル消去を示す表である。実施例６の特徴は、第二ゲートとＮ型ウェルの間に充分な電圧を印加することによって、スタック誘電膜にある電子をＦＮトンネルでＮ型ウェルに注入することにある。第一ゲート、第一ドープ領域または第三ドープ領域の電位に関しては、電子注入の過程においてその電流の発生を抑制できれば十分である。それにつき図１３における方法１から方法３を参照する。
図１４を参照する。図１４はこの発明の実施例７を表す説明図である。実施例７はメモリーセル４０の読み出しを内容とする。実施例７では、３．３Ｖ電圧をＮ型ウェル４４と第一ドープ領域４６に、１．８Ｖ電圧を第三ドープ領域５０に、０Ｖ電圧を第一ゲート５４に、３．３Ｖ電圧を第二ゲート５８にそれぞれ印加する。保存トランジスター６４のスタック誘電膜５６で電子が保存されていれば、第二及び第三ドープ領域のＰ型チャンネルは導通され、この場合、第一ドープ領域４６と第三ドープ領域５０との電位差によって電流が発生する。もし保存トランジスター６４のスタック誘電膜５６で電子が保存されていなければ、第二及び第三ドープ領域のＰ型チャンネルは導通されず、この場合、第一ドープ領域４６と第三ドープ領域５０には電流が発生しない。
図１５を参照する。図１５はこの発明の実施例７を示す表である。実施例７の特徴は、第一及び第二ドープ領域のＰ型チャンネルを導通することにある。第二ゲートの電圧設定に関しては、スタック誘電膜で電子が保存されているか否かを区別できれば十分である。
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
この発明によるメモリーセルは、チャンネルホットホール誘発型ホットエレクトロン注入、バンド間チャンネル効果誘発型エレクトロン注入及びＦＮトンネルによってデータを保存トランジスターの電荷保存膜に保存することができる。なお、この発明によるメモリーセルはＦＮトンネルで消去操作を行い、電荷保存膜に保存される電子を消去する。更に、この発明は当該メモリーセルの読み出し方法をも内容とする。この発明は、不揮発性メモリーの必要操作をすべて含む。
１０、４０ メモリーセル
１２、４２ Ｐ型基板
１４ Ｎ＋ソースドープ領域
１６ Ｎ＋ドレインドープ領域
１８、４４ Ｎ型ウェル
２０ Ｐ＋ソースドープ領域
２２ Ｐ＋ドレインドープ領域
２４ フィールド酸化膜
２８ ＮＭＯＳトランジスター
３０ ＰＭＯＳトランジスター
３２ 第一フローティングゲート
３４ 第二フローティングゲート
３６ フローティングゲート導線
３８ Ｎ型チャンネルストップ領域
４６、４８、５０ Ｐ型ドープ領域
５２ 誘電膜
５４ 第一ゲート
５６ スタック誘電膜
５８ 第二ゲート
６０ メモリーモジュール
６２ 選択トランジスター
６４ 保存トランジスター
７０ 書き込み予定メモリーセル
８２ ゲート誘電膜
５２２、５６２ 第一二酸化珪素膜
５２４，５６４ 電荷保存膜
５２６、５６６ 第二二酸化珪素膜
１２、４２ Ｐ型基板
１４ Ｎ＋ソースドープ領域
１６ Ｎ＋ドレインドープ領域
１８、４４ Ｎ型ウェル
２０ Ｐ＋ソースドープ領域
２２ Ｐ＋ドレインドープ領域
２４ フィールド酸化膜
２８ ＮＭＯＳトランジスター
３０ ＰＭＯＳトランジスター
３２ 第一フローティングゲート
３４ 第二フローティングゲート
３６ フローティングゲート導線
３８ Ｎ型チャンネルストップ領域
４６、４８、５０ Ｐ型ドープ領域
５２ 誘電膜
５４ 第一ゲート
５６ スタック誘電膜
５８ 第二ゲート
６０ メモリーモジュール
６２ 選択トランジスター
６４ 保存トランジスター
７０ 書き込み予定メモリーセル
８２ ゲート誘電膜
５２２、５６２ 第一二酸化珪素膜
５２４，５６４ 電荷保存膜
５２６、５６６ 第二二酸化珪素膜
Claims (3)
- メモリーセルの書き込み方法であって、
前記メモリーセルは、
Ｎ型ウェルと、
Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、
誘電膜の上に形成される第一ゲートと、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成される電荷保存ユニットと、
電荷保存ユニットの上に形成される第二ゲートと、
を含み、
前記電荷保存ユニットは、
Ｎ型ウェルの上に形成される第一二酸化珪素膜と、
第一二酸化珪素膜の上に形成される電荷保存膜と、
電荷保存膜の上に形成される第二二酸化珪素膜と、
を含み、
前記電荷保存ユニットは電荷注入により、第一ドープ領域及び第二ドープ領域の間のＰ型チャンネルを導通する閾値電圧を変更し、
前記電荷保存膜は窒化珪素（Ｓｉ３Ｎ４）または窒酸化珪素（ＳｉｘＮｙＯｚ）であり、
前記方法は、
第一電圧を第一ゲートに、第二電圧を第二ゲートにそれぞれ印加することによって第一ドープ領域と第二ドープ領域を導通し、
第三電圧をＮ型ウェルに、第四電圧を第一ドープ領域にそれぞれ印加し、
第五電圧を第三ドープ領域に印加することによって、第二ドープ領域と第三ドープ領域の間のＰ型チャンネルのホットホールがスタック誘電膜へのホットエレクトロン注入を誘発するようにさせるステップを含み、
前記第一電圧が第二電圧と同じかまたはそれより小さく、
前記第三電圧が第四電圧と同じであり、
前記第三電圧が第二電圧より大きく、
前記第五電圧が第二電圧より小さく、
前記書き込み時に印加電圧はバンド間トンネル誘発型エレクトロン注入とチャンネルホットホール誘発型ホットエレクトロン注入を伴う、
ことを特徴とする方法。 - メモリーセルの書き込み方法であって、
前記メモリーセルは、
Ｎ型ウェルと、
Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、
誘電膜の上に形成される第一ゲートと、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成される電荷保存ユニットと、
電荷保存ユニットの上に形成される第二ゲートと、
を含み、
前記電荷保存ユニットは、
Ｎ型ウェルの上に形成される第一二酸化珪素膜と、
第一二酸化珪素膜の上に形成される電荷保存膜と、
電荷保存膜の上に形成される第二二酸化珪素膜と、
を含み、
前記電荷保存ユニットは電荷注入により、第一ドープ領域及び第二ドープ領域の間のＰ型チャンネルを導通する閾値電圧を変更し、
前記電荷保存膜は窒化珪素（Ｓｉ３Ｎ４）または窒酸化珪素（ＳｉｘＮｙＯｚ）であり、
前記方法は、
Ｎ型ウェルと、第一ドープ領域と、第三ドープ領域にそれぞれ電圧を印加し、
第一電圧を第一ゲートに印加することによって第一ドープ領域と第二ドープ領域のＰ型チャンネルをオフにし、
Ｎ型ウェルの電圧より大きい第二電圧を第二ゲートに印加することによって、スタック誘電膜に十分な電場を提供し、もって第二ドープ領域と第三ドープ領域のＰ型チャンネルの電子を吸引し、該電子をＦＮトンネルでスタック誘電膜に注入するステップを含み、
前記第一電圧が第二電圧より小さく、
前記第一電圧は、Ｎ型ウェル、第一ドープ領域及び第三ドープ領域に印加される電圧と同じであるか、または第三ドープ領域をフローティングにする、
ことを特徴とする方法。 - メモリーセルの書き込み方法であって、
前記メモリーセルは、
Ｎ型ウェルと、
Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、
誘電膜の上に形成される第一ゲートと、
Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成される電荷保存ユニットと、
電荷保存ユニットの上に形成される第二ゲートと、
を含み、
前記電荷保存ユニットは、
Ｎ型ウェルの上に形成される第一二酸化珪素膜と、
第一二酸化珪素膜の上に形成される電荷保存膜と、
電荷保存膜の上に形成される第二二酸化珪素膜と、
を含み、
前記電荷保存ユニットは電荷注入により、第一ドープ領域及び第二ドープ領域の間のＰ型チャンネルを導通する閾値電圧を変更し、
前記電荷保存膜は窒化珪素（Ｓｉ３Ｎ４）または窒酸化珪素（ＳｉｘＮｙＯｚ）であり、
前記方法は、
第一電圧を第一ゲートに、第二電圧を第二ゲートにそれぞれ印加し、
Ｎ型ウェルに電圧を印加し、
第一ドープ領域に電圧を印加することによって、第一電圧が第一ドープ領域と第二ドープ領域のＰ型チャンネルをオフにするようにさせるか、または第一ドープ領域をフローティングにさせ、このバイアス電圧において第一ドープ領域と第二ドープ領域のＰ型チャンネルでは導通電流が流れておらず、
第二電圧より小さい電圧を第三ドープ領域に印加することによって、バンド間トンネル効果により発生した第三ドープ領域の電子が水平方向の電場によって加速されエネルギーを得て、第二ドープ領域と第三ドープ領域のＰ型チャンネルに入って衝撃により電子正孔対を発生して電子をスタック誘電膜に注入するようにさせるステップを含み、
前記第一電圧が第二電圧より小さく、
前記第一ドープ領域電位をフローティングとし、第一電圧と第二電圧はＮ型ウェルと第一ドープ領域に印加される電圧より小さくない、
ことを特徴とする方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/905,056 US7262457B2 (en) | 2004-01-05 | 2004-12-13 | Non-volatile memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006173565A JP2006173565A (ja) | 2006-06-29 |
| JP4562602B2 true JP4562602B2 (ja) | 2010-10-13 |
Family
ID=36673935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005206978A Active JP4562602B2 (ja) | 2004-12-13 | 2005-07-15 | メモリーセル及び関連操作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7262457B2 (ja) |
| JP (1) | JP4562602B2 (ja) |
| CN (1) | CN100490152C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643124B2 (en) | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8093128B2 (en) * | 2007-05-25 | 2012-01-10 | Cypress Semiconductor Corporation | Integration of non-volatile charge trap memory devices and logic CMOS devices |
| US8063434B1 (en) | 2007-05-25 | 2011-11-22 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US8871595B2 (en) | 2007-05-25 | 2014-10-28 | Cypress Semiconductor Corporation | Integration of non-volatile charge trap memory devices and logic CMOS devices |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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- 2004-12-13 US US10/905,056 patent/US7262457B2/en not_active Expired - Lifetime
-
2005
- 2005-06-29 CN CNB2005100821042A patent/CN100490152C/zh active Active
- 2005-07-15 JP JP2005206978A patent/JP4562602B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US7262457B2 (en) | 2007-08-28 |
| US20050145927A1 (en) | 2005-07-07 |
| CN100490152C (zh) | 2009-05-20 |
| JP2006173565A (ja) | 2006-06-29 |
| CN1790717A (zh) | 2006-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090302 |
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