CN1222041C - 可电擦除可编程逻辑元件 - Google Patents
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Abstract
本发明提供一种可电擦除可编程逻辑元件，包含有一N型阱，形成于P型半导体衬底上；一第一PMOS晶体管，形成于该N型阱上，其中该第一PMOS晶体管包含有一浮置栅、一第一P+掺杂区作为该第一PMOS晶体管的漏极，以及一P-掺杂区包围一N+掺杂区用以擦除该第一PMOS晶体管；一第二PMOS晶体管，形成于该N型半导体衬底上且经由共用该第一P+掺杂区串接于该第一PMOS晶体管，其中该第一P+掺杂区亦作为该第二POMS晶体管的源极，且该第二PMOS晶体管包含有一选择栅极以及一第二P+掺杂区作为该第二PMOS晶体管的漏极。本发明可电擦除可编程逻辑元件利用沟道热电子写入，而以价带对导带穿隧空穴进行擦除动作。
Description
技术领域
本发明涉及一种半导体存储装置及其操作方法，尤其涉及一种单层多晶硅(single-poly)可电擦除可编程逻辑元件，其具有低耗电、高密度、高写入/擦除效率、可重复写入等诸多优点。本发明的单层多晶硅EEPLD尤其可相容于标准CMOS工艺及逻辑工艺，而适用于整合单一芯片(system-on-a-chip，SOC)领域。
背景技术
可电擦除可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)或快闪EEPROM(flash EEPROM)，其具有切断电源仍能保有存储器内容的优点，以及具有可重复读入数据的功能，加上传输快速，所以应用层面非常广泛。在许多的信息、通讯及消费性电子产品中均已将非易失性存储器当成必要元件。而随着小体积便携式电子产品例如个人数字助理(personal digital assistant，PDA)或移动电话的需求日益增加，同时包含有EEPROM及逻辑电路的嵌入式芯片(embedded chip)或系统整合芯片(system-on-a-chip，SOC)的需求也随之提升。为此，EEPROM将来势必朝着CMOS工艺相容、低耗电、高写入效率、低成本以及高密度的方向发展，才能符合日后产品的需求。
图1为现有EEPROM单元10的剖面示意图。如图1所示，现有EEPROM单元10包含有一NMOS结构28以及一PMOS结构30，两者藉由一绝缘场氧化层24隔开。NMOS结构28形成于一P型衬底12上，包含有一第一浮置栅(floating gate)32、一N+源极掺杂区14及一N+漏极掺杂区16。PMOS结构30形成于一N型离子阱18上，包含有一第二浮置栅34、一P+源极掺杂区20及一P+漏极掺杂区22。此外，在紧邻P+源极掺杂区20一侧注入有一重掺杂(heavily doped)N型沟道阻挡区(channel stop region)38，此N型沟道阻挡区38位于第二浮置栅34的下方。第一浮置栅极32及第二浮置栅极34并藉由一浮置栅导线36相连接，使第一浮置栅32及第二浮置栅34维持相同电位。当第一浮置栅32相应于一控制栅电压而产生相对应的电位时，第二浮置栅34将由于浮置栅导线36的连接而具有与第一浮置栅32相同的电位，并藉以吸引经由P+源极掺杂区20及N型沟道阻挡区38的耗尽区所产生的加速电子而将电子约束于第二浮置栅34中。
现有EEPROM单元10具有如下的缺点。首先，现有EEPROM单元10由一PMOS晶体管30及一NMOS晶体管28所构成，所占芯片单位面积较大；其次，现有EEPROM单元10需要额外的N型沟道阻挡区38；再者，现有EEPROM单元10须以浮置栅导线36将第一浮置栅32及第二浮置栅34电连接；此外，在NMOS结构28以及PMOS结构30之间需要有场氧化层24隔离。由上可知，现有EEPROM单元10占用芯片面积过大，加上结构复杂，增加工艺成本及困难度。
发明内容
据此，本发明的主要目的在于提供一种高密度且低耗电的单层多晶硅EEPLD结构。
本发明的另一目的在于提供一种省电高密度单层多晶硅EEPLD结构及其操作方法，同时其制作方法可与传统CMOS逻辑工艺相容。
在本发明的优选实施例中，公开了一种可电擦除可编程逻辑元件，包含有一N型阱，形成于一P型半导体衬底上；一第一PMOS晶体管，形成于该N型阱上，其中该第一PMOS晶体管包含有一浮置栅、一第一P+掺杂区作为该第一PMOS晶体管的漏极，以及一P-掺杂区包围一N+掺杂区用以擦除该第一PMOS晶体管；一第二PMOS晶体管，形成于该N型半导体衬底上且经由共用该第一P+掺杂区串接于该第一PMOS晶体管，其中该第一P+掺杂区亦作为该第二PMOS晶体管的源极，且该第二PMOS晶体管包含有一选择栅极以及一第二P+掺杂区作为该第二PMOS晶体管的漏极。本发明可电擦除可编程逻辑元件利用沟道热电子写入，而以价带对导带穿隧空穴进行擦除动作。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1为现有EEPROM单元的剖面示意图；
图2(a)为本发明可电擦除可编程逻辑元件的部分上视示意图；
图2(b)为图2(a)可电擦除可编程逻辑元件沿着切线AA′的剖面示意图；
图3为本发明可电擦除可编程逻辑元件进行写入操作的示意图；
图4为PMOS晶体管在不同漏极对N型阱偏压(Vd＝V1-V5)条件下浮置栅电压对栅电流的曲线图；
图5为本发明可电擦除可编程逻辑元件进行擦除操作的示意图；以及
图6为本发明可电擦除可编程逻辑元件进行读取操作的示意图。
附图中的附图标记说明如下：
10 EEPROM单元 12 P型衬底
14 N+源极掺杂区 16 N+漏极掺杂区
18 N型离子阱 20 P+源极掺杂区
22 P+漏极掺杂区 24 场氧化层
28 NMOS晶体管 30 PMOS晶体管
32 第一浮置栅 34 第二浮置栅
36 浮置栅导线 38 N型沟道阻挡区
100 可电擦除可编程逻辑元件 101 PMOS晶体管
102 PMOS晶体管 110 N型阱
122 浮置栅 124 选择栅极
132 P+掺杂区 134 N+掺杂区
136 P+掺杂区 162 介电层
122a 浮置栅氧化层 124a 栅氧化层
140 P-掺杂区 142 P+掺杂区
144 N+掺杂区
具体实施方式
请参阅图2(a)以及图2(b)，其中图2(a)为本发明可电擦除可编程逻辑元件(EEPLD)100的部分上视示意图，图2(b)为图2(a)可电擦除可编程逻辑元件100沿着切线AA′的剖面示意图。如图2(a)所示，可电擦除可编程逻辑元件100包含有一PMOS晶体管101及一PMOS晶体管102经由一共用掺杂区串接于PMOS晶体管101。PMOS晶体管101及PMOS晶体管102形成于一N型阱110上。PMOS晶体管101是一浮置栅晶体管，其包含有一浮置栅122、一P+掺杂区132及一N+掺杂区134。N+掺杂区134用以擦除存于浮置栅122的信息，其形成于一P-掺杂区140中。P-掺杂区140与浮置栅122部分重叠，其形成可以采用倾斜角度离子注入法或以热扩散驱入法等方式。本发明的浮置栅122由单层多晶硅所形成，其上方并未，也不需要，形成有控制电极。此外，P-掺杂区140中尚有一P+掺杂区142，其与同样形成于P-掺杂区140中的N+掺杂区134以一场氧化层150或浅沟绝缘层隔开。如前所述，PMOS晶体管101与PMOS晶体管102共用P+掺杂区132，并藉以形成两串接的晶体管。PMOS晶体管102包含有一选择栅极124、与PMOS晶体管101共用的P+掺杂区132以及一P+掺杂区136。此外，在N+掺杂区134及P+掺杂区142上可选择形成一金属硅化物层(未显示)。
在图2(b)中，PMOS晶体管101另包含有一浮置栅氧化层122a设于浮置栅122下方。PMOS晶体管102另包含有栅氧化层124a。P+掺杂区136经由形成于一介电层162中的接触插塞与一位线电连接，藉以提供可电擦除可编程逻辑元件100一位线信号。由于本发明的可电擦除可编程逻辑元件100是操作在低电压下，浮置栅氧化层122a及栅氧化层124a可与逻辑电路中的栅极氧化层厚度相同，抑或视需要而增加厚度。不论何者，本发明的可电擦除可编程逻辑元件100结构均可相容于标准CMOS半导体工艺。
请参阅图3，图3为本发明可电擦除可编程逻辑元件100进行写入操作的示意图。如图3所示，在进行写入操作时，PMOS晶体管102的P+漏极掺杂区136施加一位线电压V1＝0V，选择栅极124施以一字线电压V2，其电压应低于位线电压V1至少一个启始电压值大小，例如V2＝-2V，使位于选择栅极124下方的P沟道开启，进而使P+掺杂区132与P+7漏极掺杂区136为相同电位，亦即0V。0000000N型阱110施加一阱电压V5＝5V。浮置栅晶体管101的浮置栅122为浮置状态，N+掺杂区134以及P+源极掺杂区142分别施加一擦除电压V3＝5V及源极线电压V4＝5V，使P-掺杂区140与N型阱110相同电位。在上述的操作条件下，由于浮置栅122可藉由电容耦合效应获得一低电压，例如3～4V，而将浮置栅122下方的P型沟道打开，热电子由沟道空穴的碰撞产生，并经耗尽区的电场加速越过浮置栅氧化层122a，被俘获于浮置栅122中。
请参阅图4，图4为PMOS晶体管101在不同漏极对N型阱110偏压(Vd＝V1-V5)条件下浮置栅电压对栅电流的曲线图。如图4所示，在偏压Vd为-5V条件下，浮置栅122藉由电容耦合效应获得约-1～-2V低电压，此时，PMOS晶体管101的沟道刚刚开启，而栅极电流已接近最大值。换句话说，在本发明的操作模式下，栅极电流对漏极电流的比值(Ig/Id)较大，因此在进行编程操作时可获优选的效能。
请参阅图5，图5为本发明可电擦除可编程逻辑元件100进行擦除操作的示意图。如图5所示，在进行擦除操作时，PMOS晶体管102的P+漏极掺杂区136施加一位线电压V1＝0V，选择栅极124施以一字线电压V2＝0V，使位于选择栅极124下方的P沟道不开启。N型阱110施加一阱电压V5＝0V。浮置栅晶体管101的浮置栅122为浮置状态，N+掺杂区134以及P+源极掺杂区142分别施加一擦除电压V3＝5V及源极线电压V4＝-3V，使N+掺杂区134与P+源极掺杂区142为偏压并产生一耗尽区。在上述的操作条件下，由于耗尽区中所产生的电子空穴对，其中空穴可经由价带对导带穿隧(Band-to-Band tunneling)机制，克服浮置栅氧化层122a的势垒，进入浮置栅122与被俘获于浮置栅122中的电子中和。
请参阅图6，图6为本发明可电擦除可编程逻辑元件100进行读取操作的示意图。如图6所示，在进行读取操作时，PMOS晶体管102的P+漏极掺杂区136施加一位线电压V1＝VDD-Vx，其中Vx为一大于0V的位线对源极线的跨压，选择栅极124施以一字线电压V2＝0V，使位于选择栅极124下方的P沟道开启。N型阱110施加一阱电压V5＝VDD。浮置栅晶体管101的浮置栅122为浮置状态，N+掺杂区134以及P+源极掺杂区142分别施加一电压V3＝VDD及源极线电压V4＝VDD。
据上所述，与现有技术相比，本发明可电擦除可编程逻辑元件可在低电压下操作，且由于本发明的设计使得PMOS晶体管101在沟道刚刚开启时，栅电流Ig已接近最大值，在本发明的操作模式下，栅电流对漏极电流的比值(Ig/Id)较大，因此具有省电省能的优点，并在编程时可获得优选的效能，而节省编程的时间。此外，利用擦除掺杂区134的设计，使得存储器可以有效地利用带对带穿隧空穴进行擦除操作。且，由于本发明运用两PMOS晶体管串接，大幅减少芯片的使用面积，使得本发明可运用于高密度存储器领域。再者，本发明结构简单，可与传统CMOS逻辑工艺相容，更降低了制作成本，因此适用于整合单一芯片(system-on-a-chip，SOC)领域。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所作的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (9)
1.一种可电擦除可编程逻辑元件，包括：
一P型半导体衬底；
一N型阱，形成于该P型半导体衬底上；
一第一PMOS晶体管，形成于该N型阱上，其中该第一PMOS晶体管包含有一浮置栅、一第一P+掺杂区作为该第一PMOS晶体管的漏极，以及一P-掺杂区包围一N+掺杂区用以擦除该第一PMOS晶体管；以及
一第二PMOS晶体管，形成于该N型阱上且经由共用该第一P+掺杂区串接于该第一PMOS晶体管，其中该第一P+掺杂区亦作为该第二PMOS晶体管的源极，且该第二PMOS晶体管包括一选择栅极以及一第二P+掺杂区作为该第二PMOS晶体管的漏极。
2.如权利要求1所述的可电擦除可编程逻辑元件，其中该第一PMOS晶体管另包含有一第三P+掺杂区，其与该N+掺杂区皆形成于该P-掺杂区内，且该第三P+掺杂区与该N+掺杂区不重叠。
3.如权利要求2所述的可电擦除可编程逻辑元件，其中该第三P+掺杂区与该N+掺杂区以一绝缘层互相隔离。
4.如权利要求1所述的可电擦除可编程逻辑元件，其中该N+掺杂区上覆有一金属硅化物层。
5.如权利要求1所述的可电擦除可编程逻辑元件，其中在一预定漏极偏压Vd下，该浮置栅可藉由一电容耦合效应获得一电压，导致该第一PMOS晶体管的P型沟道开启，而产生一接近最大值的栅极电流，以进行写入操作。
6.如权利要求5所述的可电擦除可编程逻辑元件，其中该预定偏压为5V。
7.如权利要求1所述的可电擦除可编程逻辑元件，其中该浮置栅上方并无设置一控制栅极。
8.如权利要求1所述的可电擦除可编程逻辑元件，其中该浮置栅为一单层多晶硅所构成。
9.如权利要求1所述的可电擦除可编程逻辑元件，其中该第二P+掺杂区电连接一位线，以提供该可电擦除可编程逻辑元件一位线信号。
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