CN1157793C - 嵌入式快闪存储器及其操作方法 - Google Patents
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Abstract
一种嵌入式快闪存储器及其操作方法，该存储器结构包括第一深离子掺杂区，位于半导体基底的表面，第一深离子掺杂区内植入有第二离子掺杂区；在第二离子掺杂区与第一深离子掺杂区内分设有第一浅离子掺杂区，作为其漏极及源极；在漏极与源极之间的第一深离子掺杂区上方叠设有一绝缘介电层及一多晶硅栅极；对应有相关的编程、擦除及读取的操作方法，以此达到了控制电压并降低存储单元的操作电压的目的，使得周边线路设计较为简单。
Description
技术领域
本发明涉及一种嵌入式快闪存储器及其操作方法，其为非挥发性存储器(Non-Volatile Memory)的结构，尤指一种具有低操作电压及高密度特性的快闪存储器(Flash Memory)的结构及其操作方法。
背景技术
快闪存储器广泛地被应用于诸如笔记型电脑、数字相机等小型化的电子产品上，并且随着电子产品更轻薄短小化的趋势，快闪存储器的尺寸亦需要越来越小。然而，在次微米的制造技术下制造小尺寸的快闪存储器时，其存储单元阵列区中的存储单元电晶体操作电压因短通道效应而被要求为约3伏特左右的低电压。
如图1所示，为现有快闪存储器的存储单元结构，其是在一P型半导体基底10中形成有作为源极12与漏极14的N型掺杂区域，并在二者间的基底内形成一通道，再该基底的表面上依序形成有氧化层(Silicon Dioxide)16、捕捉层(例如：氮化硅)18、氧化层20，以及一控制栅极22设在该氧化层20的表面。此存储单元在进行编程写入时，必须提供一足够大的电压给漏极和源极，由此高电压差所形成的通道，以完成上述的动作。因此，现有的快闪存储器无法轻易降低整个操作电压，使得操作电压偏高，且因其存储单元阵列结构需求越来越密集，通道长度将随之缩短，进而造成各存储单元间的操作相互影响，若无法相对降低其操作电压，即会衍生出短通道效应(short channel effects)，进而造成击穿(punch through)的现象。再者，较高的操作电压必须要求具备复杂的周边线路，上述的高电压的操作方法将使得周边线路的复杂度增高。
而解决上述短通道效应的方法中，最简单的方式就是降低存储器的操作电压或改变操作模式，以利存储单元的缩小。
发明内容
本发明的主要目的在于提供一种嵌入式快闪存储器及其操作方法，其在作为漏极的离子掺杂区下方增设一浅离子掺杂区，并利用此二相异的离子掺杂区各自分担电压，以此控制电压并降低存储单元的操作电压，进而使得周边线路设计较为简单。
本发明的另一目的在于提供一种一种嵌入式快闪存储器，其兼具低电压操作及高密度积集的特性。
本发明的目的是这样实现的：
一种嵌入式快闪存储器，其特征在于：其包括：
一半导体基底；
位于半导体基底的表面的第一深离子掺杂区；
一个以上第一浅离子掺杂区，其位于第一深离子掺杂区内，分别作为源极及漏极，且所述的第一深离子掺杂区及第一浅离子掺杂区掺杂第一同型的离子；
第二离子掺杂区，其在第一深离子掺杂区内且位于作为漏极的第一浅离子掺杂区的下方并将其包围，另第二离子掺杂区与基底掺杂了第二同型的离子，且第二同型的离子与第一同型的离子相异；
一绝缘介电层，叠设在第一深离子掺杂区上方，并连接第一浅离子掺杂区；
一多晶硅层，设在绝缘介电层的表面，为栅极区。
所述的半导体基底为P型半导体基底或N型半导体基底。
所述的半导体基底为P型半导体基底，则第一深离子掺杂区及第一浅离子掺杂区为N型掺杂区，第二离子掺杂区为相对应的P型掺杂区。
所述的半导体基底为N型半导体基底，则第一深离子掺杂区及第一浅离子掺杂区为P型掺杂区，第二离子掺杂区为相对应的N型掺杂区。
所述的第一深离子掺杂区的掺杂深度大于第一浅离子掺杂区的掺杂深度。
所述的绝缘介电层为一包含氧化层、捕捉层及氧化层的结构。
所述的绝缘介电层为接受并留住被射入绝缘介电层的电洞的电荷储存区域。
一种嵌入式快闪存储器的操作方法，该快闪存储器存储单元为在一P型半导体基底上设有一作为源极的第一深离子掺杂区、作为漏极的第一浅离子掺杂区、第二离子掺杂区以及一多晶硅栅极，并在该源极、漏极、第二离子掺杂区与栅极上分别施加一源极线电压、位线电压、掺杂井电压及字线电压；其特征在于：该操作方法包括：
编程过程，该字线电压为一大小介于-2～-7V间的负电压，该位线电压为一大小介于2～5V间的正电压，该掺杂井电压为一大小介于-2～-2.5V间的负电压，该源极线电压为接地状态；
擦除过程，该字线电压为一大小介于2～5V间的正电压，该位线电压为浮接状态，该掺杂井电压为一大小介于-3～-7V间的负电压，该源极线电压为接地状态；
读取过程，该字线电压为一大小介于2～5V间的正电压，该位线电压与该掺杂井电压为接地状态，该源极线电压为一较低的正电压。
在所述的编程、擦除及读取过程中，位线电压与掺杂井电压各自所分担的电压比例可控制。
一种嵌入式快闪存储器的操作方法，该快闪存储器存储单元在一N型半导体基底上设有：一作为源极的第一深离子掺杂区、作为漏极的第一浅离子掺杂区、第二离子掺杂区以及一多晶硅栅极，并在源极、漏极、第二离子掺杂区与栅极上分别加一源极线电压、位线电压、掺杂井电压及字线电压；其特征在于：该操作方法包括：
编程过程，该字线电压为一大小介于2～7V间的正电压，该位线电压位一大小介于-2～-5V间的负电压，该掺杂井电压为一大小介于2～2.5V间的正电压，该源极线电压为接地状态；
擦除过程，该字线电压为一大小介于-2～-5V间的负电压，该位线电压为浮接状态，该掺杂井电压为一大小介于3～7V间的正电压，该源极线电压为接地状态：
读取过程，该字线电压为一大小介于-2～-5V间的负电压，该位线电压与该掺杂井电压为接地状态，该源极线电压为一较低的负电压。
在所述的编程、擦除及读取过程中，该位线电压与该掺杂井电压各自所分担的电压比例可控制。
根据本发明，其在一P型半导体基底内形成一N型井；在N型井内形成有一浅P型井(shall P-well)，并在浅P型井与N型井内分别形成有较浅的N型离子掺杂的漏极与源极；在N型井的上方叠设一介电绝缘层及一多晶硅栅极，以将各漏极连接起来。其利用漏极的N型离子掺杂区与另一浅P型井的离子掺杂区的作用，以各自控制分担电压，并由此降低了快闪存储单元的操作电压，降低了周边线路设计的复杂度；且由于本发明的操作方法不会产生短通道效应或击穿效应，缩小了存储单元的空间，使其兼具有高密度积集的特性，故可有效克服现有快闪存储器的缺点。
附图说明
下面结合附图及实施例对本发明作进一步的详细说明。
图1为现有快闪存储器的存储单元结构示意图。
图2为本发明的快闪存储单元结构示意图。
图3为本发明的存储阵列示意图。
图4为本发明施行编程过程的实施例示意图。
图5为本发明施行擦除过程的实施例示意图。
图6为本发明施行读取过程的实施例示意图。
具体实施方式
本发明的主要特点在于增设一第二离子掺杂区来分担作为漏极的第一浅离子掺杂区的电压，以此降低存储单元的操作电压，使其能够同时兼具低电压及高密度的功效，而不互相冲突。
一种快闪存储单元30的结构如图2所示，在一P型半导体基底32内以离子植入法形成第一深离子掺杂区，其为一N型井34；在该N型井34内形成有一第二离子掺杂区，为一浅P型井35，分别在N型井34与浅P型井35的表面内植入N型掺杂离子以形成第一浅离子掺杂区，位于N型井34内的第一浅离子掺杂区作为源极38，位于浅P型井35内的第一浅离子掺杂区作为漏极36，其中该N型井34的掺杂深度远大于该作为漏极36第一浅离子掺杂区的掺杂深度；再在漏极36与源极38之间的N型井34上方叠设一介电绝缘层40，此介电绝缘层40包含一氧化层42、一捕捉层44(通常为氮化硅)及一氧化层46(oxide-Nitride-oxide film，简称0NO层)，另有一栅极48，如高掺杂的多晶硅，将各漏极36连接起来。由于上述N型离子掺杂的漏极36与其下方的浅P型井35的作用，将现有漏极原有的较高电压分为二部份，故可有效降低操作电压，在后将详述其操作电压。
如图3所示，该快闪存储单元30的多晶硅栅极48形成一字线(word line)50，漏极36则为一位线(bit line)52，并在每二相邻字线50之间的N型离子掺杂的漏极36下方布植有一浅P型井35，每二字线50共用一浅P型井35，由个别施加电压在该浅P型井35与位线52，以达到降低操作电压的目的。
其中，上述的绝缘介电层40内的捕捉层42为接受并留住被射入该绝缘介电层40的电子或电洞的电荷储存区域。
以下将详述与本发明的快闪存储单元结构相对应的操作方法，其利用图2所示的存储单元结构来进行的操作方法，如图2、3所示，该操作方法为：在快闪存储单元30的源极38、漏极36、栅极48上分别施加一源极线电压Vs、位线电压Vb1与字线电压Vw1，并在该浅P型井35处施以一浅P型井电压Vpw，以便进行存储单元30的编程、擦除及读取。
在此快闪存储单元30的编程(program)过程中，如图4所示，对漏极36施以一正电压的位线电压Vb1，大小为2～5V之间，例如Vb1＝2.5V，该源极线电压则为接地状态(Vs＝0)，并对P型井3 5施加一足够的负电压，其大小为-2～-2.5V，例如Vpw＝2.5V，并利用一负电压的字线电压，其大小为-2～-7V，例如Vw1＝-3.3V，以使其在栅极48与漏极36、浅P型井35介面间产生足够大的带间穿遂(Band-to-band tunneling，BTBT)电流，以此使感应热电洞穿过该绝缘层42，进而使电洞捕陷(trapped)在该捕捉层的的电荷储存区域内，以储存编程状态后的电荷状况，达到编程写入的功效。
在快闪存储单元30的擦除(erase)过程中，如图5所示，该位线电压Vb1为一浮接状态(Floating)且该源极线电压Vs为OV，栅极字线电压Vw1为一足够的正电压，其为2～5V，例如Vw1＝3.3V，如此，元件的通道形成，且P型井电压Vpw为-3～-7V的负电压，例如Vpw＝-5V，利用这足够大的负电压与漏极以及通道的0V电压，在通道区域产生带间穿遂，其部分的热电子便会经由字线电压Vw1为足够大的垂直电场吸引，穿越氧化层42能障，到达捕捉层44，进而使电子捕陷在该捕捉层44的电荷储存区域内与上述编程写入相同位置的地方，以补偿电荷储存区域内的电洞，完成擦除操作。
在此快闪存储单元30的读取(read)过程中，如图6所示，对栅极4 8施加一正电压(例如2～5V)的字线电压Vw1，Vw1＝3.3V，该位线电压为接地状态Vb1＝0V，且对源极线电压Vs加一较低的正电压Vs＝1V，P型井电压Vpw为0V(Vpw＝0V)，即可完成对此快闪存储器30的位的读取。
另外，本发明前述用具有P型半导体基底的快闪存储单元来说明本发明的结构特征及其操作方法，除此之外，本发明以N型半导体基底组成的存储单元结构也可达到相同的功效。其中，在具有N型半导体基底的快闪存储单元中，第一深离子掺杂区及第一浅离子掺杂区将改变为P型掺杂区，第二离子掺杂区则为相对应的N型掺杂区，其余的结构与其相关位置则与上述相同，故在此不再赘述；而此具有N型半导体基底的快闪存储单元的编程写入、擦除及读取的操作方法，仅需施加与上述具有P型半导体基底的快闪存储单元相反的操作电压即可，换言之，在操作过程中，将施加在具有P型半导体基底的快闪存储单元正、负电压分别转换成负、正电压，并将原有的零电压、接地状态与浮接状态保持不变，以由此反相操作电压完成具有N型半导体基底的快闪存储单元的编程写入、擦除及读取。
Claims (11)
1、一种嵌入式快闪存储器，其特征在于：其包括：
一半导体基底；
位于半体基底的表面的第一深离子掺杂区；
一个以上第一浅离子掺杂区，其位于第一深离子掺杂区内，分别作为源极及漏极，且所述的第一深离子掺杂区及第一浅离子掺杂区掺杂第一同型的离子；
第二离子掺杂区，其在第一深离子掺杂区内且位于作为漏极的第一浅离子掺杂区的下方并将其包围，另第二离子掺杂区与基底掺杂了第二同型的离子，且第二同型的离子与第一同型的离子相异；
一绝缘介电层，叠设在第一深离子掺杂区上方，并连接第一浅离子掺杂区；
一多晶硅层，设在绝缘介电层的表面，为栅极区。
2、如权利要求1所述的嵌入式快闪存储器，其特征在于：所述的半导体基底为P型半导体基底或N型半导体基底。
3、如权利要求1或2所述的嵌入式快闪存储器，其特征在于：所述的半导体基底为P型半导体基底，则第一深离子掺杂区及第一浅离子掺杂区为N型掺杂区，第二离子掺杂区为相对应的P型掺杂区。
4、如权利要求1或2所述的嵌入式快闪存储器，其特征在于：所述的半导体基底为N型半导体基底，则第一深离子掺杂区及第一浅离子掺杂区为P型掺杂区，第二离子掺杂区为相对应的N型掺杂区。
5、如权利要求1所述的嵌入式快闪存储器，其特征在于：所述的第一深离子掺杂区的掺杂深度大于第一浅离子掺杂区的掺杂深度。
6、如权利要求1所述的嵌入式快闪存储器，其特征在于：所述的绝缘介电层为一包含氧化层、捕捉层及氧化层的结构。
7、如权利要求1所述的嵌入式快闪存储器，其特征在于：所述的绝缘介电层为接受并留住被射入绝缘介电层的电洞的电荷储存区域。
8、一种嵌入式快闪存储器的操作方法，该快闪存储器存储单元为在一P型半导体基底上设有一作为源极的第一深离子掺杂区、作为漏极的第一浅离子掺杂区、第二离子掺杂区以及一多晶硅栅极，并在该源极、漏极、第二离子掺杂区与栅极上分别施加一源极线电压、位线电压、掺杂井电压及字线电压；其特征在于：该操作方法包括：
编程过程，该字线电压为一大小介于-2～-7V间的负电压，该位线电压为一大小介于2～5V间的正电压，该掺杂井电压为一大小介于-2～-2.5V间的负电压，该源极线电压为接地状态；
擦除过程，该字线电压为一大小介于2～5V间的正电压，该位线电压为浮接状态，该掺杂井电压为一大小介于-3～-7V间的负电压，该源极线电压为接地状态；
读取过程，该字线电压为一大小介于2～5V间的正电压，该位线电压与该掺杂井电压为接地状态，该源极线电压为一较低的正电压。
9、如权利要求8所述的嵌入式快闪存储器的操作方法，其特征在于：在所述的编程、擦除及读取过程中，位线电压与掺杂井电压各自所分担的电压比例可控制。
10、一种嵌入式快闪存储器的操作方法，该快闪存储器存储单元在一N型半导体基底上设有：一作为源极的第一深离子掺杂区、作为漏极的第一浅离子掺杂区、第二离子掺杂区以及一多晶硅栅极，并在源极、漏极、第二离子掺杂区与栅极上分别加一源极线电压、位线电压、掺杂井电压及字线电压；其特征在于：该操作方法包括：
编程过程，该字线电压为一大小介于2～7V间的正电压，该位线电压位一大小介于-2～-5V间的负电压，该掺杂井电压为一大小介于2～2.5V间的正电压，该源极线电压为接地状态；
擦除过程，该字线电压为一大小介于2～-5V间的负电压，该位线电压为浮接状态，该掺杂井电压为一大小介于3～7V间的正电压，该源极线电压为接地状态：
读取过程，该字线电压为一大小介于-2～-5V间的负电压，该位线电压与该掺杂井电压为接地状态，该源极线电压为一较低的负电压。
11、如权利要求10所述的嵌入式快闪存储器的操作方法，其特征在于：在所述的编程、擦除及读取过程中，该位线电压与该掺杂井电压各自所分担的电压比例可控制。
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