CN101859776B - 一种非挥发性存储器以及其制造、编程和读取方法 - Google Patents
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Abstract
本发明提供了一种浮栅结构的非挥发性存储器及其制造方法、编程读取方法，所述非挥发性存储器中的存储单元包括：源极、漏极和浮栅；所述漏极包括用于在漏极内部形成PN结的反型离子区；所述源极与位线相连，所述漏极的反型离子区与字线相连。本发明既不需要额外形成控制栅，也不需要额外形成选通管，即实际上本发明的存储单元只等效为一晶体管和一个二极管的结构，其面积较小，符合现代半导体器件的发展需求。并且，存储单元能够完全基于逻辑工艺实现，不需要增加额外的特殊工艺，不会增加工艺工序的复杂度。
Description
技术领域
本发明涉及半导体存储器技术领域，特别是涉及一种具有浮栅结构的非挥发性存储器，以及其制造、编程和读取方法。
背景技术
随着集成密度的提高，越来越多的功能模块被集成到一个芯片中，SOC(system-on-chip)的概念得到集成电路设计者的广泛认同。目前，SOC已经成为ASIC芯片中的主流设计方法。SOC中通常含有处理器，存储器，接口，总线控制等模块，其中存储器是SOC中必不可少的模块。存储器根据掉电后数据是否丢失可分为非挥发性(Non-Volatile)存储器和挥发性存储器。在SOC中一般需要非挥发性存储器来存储程序信息和配置信息，以保证在掉电后这些数据不会丢失。非挥发性存储器是指即使电源供应中断，存储器所储存的资料也不会消失，重新供电后，仍能够读取存储资料的存储器。
目前，主要存在两类非挥发性存储器，一种是具有浮栅结构的非挥发存储器，参照图1a和图1b，其浮栅结构包括控制栅和浮栅，主要是利用控制栅和浮栅之间的耦合电容，其原理与堆叠栅结构的非挥发存储单元是非常相似的。
但是上述方案存在较大的工艺缺陷，如果采用特殊工艺实现，参照图1a的结构示意图，上述方案需要进行的双层POLY(多晶硅栅)工艺，一层是控制栅CG，一层是浮栅FG，其主要的缺陷是在生产工艺中增加了光刻工序，增加存储器的制造复杂性，同时由于特殊工艺的采用还可能带来可靠性的问题。
如果基于逻辑工艺来制作，参照图1b，其虽然在工艺工序上没有增加难度，但是对于逻辑工艺，则控制栅CG和浮栅FG之间的耦合电容必须是额外制作的一个电容器，由于额外栅电容的存在，导致版图结构不紧凑，使得这种结构的非挥发存储器单元的面积较大，另外编程擦除时所需的电压很高，不利于在逻辑工艺中实现。
目前还有一种非挥发性存储器，参照图1c，是一种基于逻辑工艺的2T(2晶体管)结构的非挥发存储器单元结构，其中一个管子作为选通管，另外一个浮栅的管子作为存储单元，这种结构的存储单元具有版图结构简单，编程电压低等优点，然而，由于存在两个管子，存储单元的面积也比较大，另外由于编程时浮栅的电位取决于寄生电容之间的比值，难于控制，编程的效率也不高。
总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何能够在基于逻辑工艺的情况下，制作面积较小的非挥发性存储器。
发明内容
本发明所要解决的技术问题是提供一种非挥发性存储器，其具有单位面积小，与逻辑工艺兼容，编程速度快，编程效率高等优点。
相应的，本发明还提供了一种针对上述非挥发性存储器的制造方法、以及非挥发性存储器的编程方法和读取方法。
为了解决上述问题，本发明公开了一种浮栅结构的非挥发性存储器，其中的存储单元包括：源极、漏极和浮栅；所述漏极包括用于在漏极内部形成PN结的反型离子区；所述源极与位线相连，所述漏极的反型离子区与字线相连；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容。
优选的，所述浮栅和漏极之间的耦合电容大于所述浮栅和源极之间的耦合电容。
优选的，所述漏极包括离子注入区，以及位于所述离子注入区中的反型离子区；所述漏极的离子注入区部分的延伸至所述浮栅的下方，形成部分重叠。
优选的，所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区为N阱。
依据本发明的另一实施例，还公开了一种浮栅结构的非挥发性存储器，其中的存储单元包括：源极、漏极和浮栅；所述漏极包括P阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述源极与字线相连，所述 漏极的反型离子区与位线相连；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容。
依据本发明的另一实施例，还公开了一种浮栅结构的非挥发性存储器的制造方法，包括：形成基材，所述基材包括衬底；在所述衬底的上部，形成作为漏极的离子注入区；形成作为源极的离子注入区；所述漏极的离子注入区大于源极的离子注入区；在所述漏极中注入反型离子，以在漏极内部形成PN结；形成浮栅及位于所述漏极和浮栅之间用于改变浮栅电压的耦合电容。
优选的，所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区为N阱；则所述方法还包括：将所述源极与位线相连，将所述漏极的反型离子区与字线相连。
优选的，所述N阱有部分延伸至所述浮栅的下方，形成部分重叠。
优选的，所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述漏极的离子注入区为P阱；则所述方法还包括：将所述源极与字线相连，将所述漏极的反型离子区与位线相连。
依据本发明的另一实施例，还公开了一种浮栅结构的非挥发性存储器的编程读取方法，所述非挥发性存储器包括源极、漏极和浮栅；所述漏极包括用于在漏极内部形成PN结的反型离子区；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容；所述浮栅和漏极之间的耦合电容大于所述浮栅和源极之间的耦合电容；所述源极与位线相连，所述漏极的反型离子区与字线相连；
针对待编程/读取单元，所述编程读取方法包括：在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压。
优选的，所述漏极包括N阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区部分的延伸至所述浮栅的下方，形成部分重叠。
依据本发明的另一实施例，还公开了一种浮栅结构的非挥发性存储器的编程读取方法，所述非挥发性存储器包括源极、漏极和浮栅；所述漏极包括 P阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述源极与字线相连，所述漏极的反型离子区与位线相连；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容；
针对待编程/读取单元，所述编程读取方法包括：在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压。
与现有技术相比，本发明具有以下优点：
本发明存储单元的结构非常简单，通过在漏极中注入反型离子，在漏极内部形成等效的二极管，以实现读取和编程时的选通。这样可以保证在编程或者读取操作时，在漏极上施加能够导通二极管的编程电压或者读取电压，可以完成编程或者读取；而当施加反向电压时，由于二极管反向关闭的特性，因而不会对非目标单元执行编程或者读取操作。
另外，由于本发明的漏极比较大，并有一部分与浮栅重合，因此栅漏耦合效率比现有存储单元的高；从而浮栅上的耦合电压比较高，有利于编程时的热电子注入，可以在二极管导通的时候实现编程操作，并可以在一定程度上提高编程效率；并且，在读取时检测是否有沟道电流来判断存储状态即可，简单方便。
总之，本发明既不需要额外形成控制栅，也不需要额外形成选通管，即实际上本发明的存储单元只等效为一晶体管和一个二极管的结构，其面积较小，符合现代半导体器件的发展需求。并且，存储单元能够完全基于逻辑工艺实现，不需要增加额外的特殊工艺，不会增加工艺工序的复杂度。
附图说明
图1a和图1b是现有技术一种非挥发存储器的结构示意图；
图1c是现有技术另一种非挥发存储器的结构示意图；
图2是本发明一种N型浮栅结构的非挥发性存储器的第一实施例示意图；
图3是现有浮栅结构晶体管的一个示意图；
图4是本发明的N型非挥发性存储器的优选实施例二的示意图；
图5是本发明的P型非挥发性存储器的优选实施例三的示意图；
图6是本发明浮栅结构的非挥发性存储器的制造方法流程示意图；
图7是本发明一个实施例中读取操作下的“0”、“1”状态示意图；
图8是本发明另一实施例中读取操作下的“0”、“1”状态示意图；
图9是本发明N型存储单元的存储阵列的布局示意图；
图10是本发明P型存储单元的存储阵列的布局示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图2，示出了本发明一种N型浮栅结构的非挥发性存储器实施例1，其中的一个存储单元可以包括：
源极201、漏极202和浮栅203；
所述漏极202包括用于在漏极202内部形成PN结的反型离子区2021；
所述源极201与位线BL相连，所述漏极的反型离子区2021与字线WL相连。
由图2可以看出，本发明存储单元中的漏极区要大于源极区，即图2实施例中存储单元采用的并非标准的源漏对称的晶体管结构；并且在漏极区中还包括一个反型离子区。这个反型离子区可以在漏极内部形成等效为二极管的PN结，在字线上施加编程电压时，该二极管导通，进而由于栅漏两极的电容CD的耦合效率比较大，使浮栅的电压随之升高，形成沟道电流。加在漏极上的高电压，使得沟道中的电子在VD建立的横向电场加速下获得很高的能量。这些热电子在栅极电场的吸引下，形成热电子注入浮栅，完成编程操作。
在本发明的实施例中，所述浮栅和漏极之间的耦合电容大于所述浮栅和源极之间的耦合电容。该特征，可以提高浮栅电容的耦合效率，提高浮栅上的耦合电压，有利于编程时的热电子注入，利于编程操作的实现。
具体分析如下：
参照图3，是现有浮栅结构晶体管的一个示意图，其包括衬底301、源极302、漏极303以及浮栅304，以及上述结构之间形成的各个耦合电容CD、CF、CB、CS。对该结构进行仔细分析，可以得知：
电容的耦合效率αD＝CD/(CD+CS+CF+CB)，浮栅FG上的电压大小部分的取决于该电容耦合效率，如下：
其中，αD、αF、αB、αS分别为各个耦合电容CD、CF、CB、CS的耦合效率；CT为各个耦合电容CD、CF、CB、CS的总和。
从上面的公式就可以看出，增大CD，是可以在一定程度上提高浮栅电压的，即利于编程操作的完成。
在本发明的另一优选实施例中，采用了另一个实现栅漏电容大于栅源电容的方式：扩大漏极，并使得栅漏极之间存在一定的重合，从而进一步增加栅漏之间的耦合电容。该方式非常简单易行，并且由于进一步增加了栅漏之间的耦合电容，可以在一定程度上提高编程效率。参照图4，所述漏极402包括离子注入区4021，以及位于所述离子注入区4021中的反型离子区4022；所述漏极402的离子注入区4021部分的延伸至所述浮栅403的下方，形成部分重叠。
图4所示的实施例，在具体实现时，可以采用阱的方式形成漏极的离子注入区。例如，先以N阱的方式形成漏极的离子注入区，然后在N阱内注入反型离子形成P型重掺杂区；源极的N型重掺杂区也同时产生。需要说明的是，在实际应用中，所述漏极N阱内的P型重掺杂区和源极的N型重掺杂区的位置和大小可以是对称的，也可以是不对称的；本发明虽然在图示中采用了对称的情况，但是本发明并不以此为限。
上面给出的具体实现方式，是以N管为例进行说明的，而在实际应用中，也可以采用P管的方式实现。具体的，参照图5，给出了一种基于P管的实 施例，其中的存储单元可以包括：
源极502、漏极501和浮栅503；
所述漏极501包括P阱形式的离子注入区5011，以及位于所述离子注入区5011中的反型离子区5012；所述源极为P型重掺杂区，漏极的反型离子区5012为N型重掺杂区；
所述源极502与字线WL相连，所述漏极的反型离子区5012与位线BL相连。
由于P管是空穴注入，所以效率较低，因而一般Flash用的都是N管，在此对于P管例子本发明中仅给出描述，不再进一步探讨。但需要说明的是，P管的实施例相对于N管来说的一个区别在于：不能通过将漏极与浮栅部分重叠的方式，增大CD。但是在图5所示的实施例中，仍然可以将漏极做大，在一定程度上提高CD，提高编程效率。
需要说明的是，在本发明的另一优选实施例中，当相邻两个存储单元的漏极或者源极相邻较近时，还可以包括浅隔离沟槽，以将相邻的两个存储单元隔离开，防止互相干扰；如果相邻存储单元相隔距离较远，则互相影响较小，无需设置浅隔离沟槽了。例如，参照图5，分别在源漏极的两端设置有浅隔离沟槽504。浅隔离沟槽的设置可以使得相邻存储单元之间的间距很小，从而减小存储阵列占用的面积，是本领域技术人员的一个常用手段，在此不再赘述。
下面给出一种制造本发明所需存储器结构的方法实施例，参照图6，具体可以包括：
步骤601、形成基材，所述基材包括衬底；
步骤602、在所述衬底的上部，形成作为漏极的离子注入区；
步骤603、形成作为源极的离子注入区；所述漏极的离子注入区大于源极的离子注入区；
步骤604、在所述漏极中注入反型离子，以在漏极内部形成PN结；
步骤605、形成浮栅。
通过上述的制造步骤，得到的存储单元，可以具有较大的漏极，并且在漏极内部可以形成所需的PN结，获取二极管功能。
需要说明的是，对于上述方法实施例，为了简单描述，故将其表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序或者步骤标号的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。例如，步骤602-603-604就可能存在602-604-603的执行顺序。
当采用N管实现本发明时，步骤603形成的源极重掺杂区为N型重掺杂区，步骤604形成的漏极的反型离子区为P型重掺杂区；步骤603形成的漏极离子注入区为N阱；则图6所示的方法还可以包括以下步骤：将所述源极与位线BL相连，将所述漏极的反型离子区与字线WL相连。
一个优选的例子是，所述N阱的离子注入区有部分延伸至所述浮栅的下方，形成部分重叠，以增大CD。
当采用P管实现本发明时，步骤603形成的源极重掺杂区为P型重掺杂区，步骤604形成的漏极的反型离子区为N型重掺杂区；步骤603形成的漏极离子注入区为P阱；则图6所示的方法还可以包括以下步骤：将所述源极与字线WL相连，将所述漏极的反型离子区与位线BL相连。
在采用N管实现本发明的例子中，针对待编程/读取单元，在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压，即可完成编程操作或者读取操作。
下面的表1和表2，分别为本发明实施例中N管结构的非挥发性存储单元的编程过程和读取过程：
表1
| VWL | VBL | 是否进行编程 | ||
| PROGRAM | 选WL/选BL | Vpp | Vss | 是 |
| 选WL/不选BL | Vpp | Vpp | 否 | |
| 不选WL/选BL | Vss | Vss | 否 | |
| 不选WL/不选BL | Vss | Vpp | 否 |
表2
| VWL | VBL | 检测灵敏放大器电流 | ||
| READ | 选WL/选BL | Vdd | Vss | 检测 |
| 选WL/不选BL | Vdd | Vdd | 不检 | |
| 不选WL/选BL | Vss | Vss | 不检 | |
| 不选WL/不选BL | Vss | Vdd | 不检 |
上表中，编程电压Vpp≥2倍工作电压Vdd；Vss为接地电压。
一般的，读取电压Vread≤工作电压Vdd，但是随着深亚微米的工艺节点向下发展，Vread逐渐与Vdd大小差不多；因此，上表中在读取时直接采用了工作电压Vdd来表示。具体的：
编程过程：
对于待编程单元，字线WL上加Vpp，位线BL上Vss。此时的编程电压大于漏极内部所形成的二极管的导通电压，故此时的二极管是导通的，以及由于栅漏两极的电容CD的耦合效率较大，使浮栅的电压随之升高，形成沟道电流。在漏极上所施加的高电压，使得沟道中的电子在VD建立的横向电场加速下获得很高的能量。这些热电子在栅极电场的吸引下，形成热电子注入浮栅，完成编程操作。
对于“不选WL/不选BL”的非编程单元，字线WL上加VSS，位线BL上加Vpp’虽然在源极上施加了高电压，但是由于本发明的存储单元中，漏极内部具有二极管功能的PN结，而且其一般要求可以承受大于等于编程电 压的反向击穿电压；即此时虽然源漏极之间存在一定的电压差，但是由于二极管上加的是反向电压，由于二极管的反向关闭特性而未导通，无法形成沟道电流。并且，由于该PN结可以承受大于等于编程电压的反向击穿电压，不会出现反向击穿，确保不会出现沟道电流。如果没有该二极管的存在，当施加反向电压时，虽然栅漏两极的电容CD的耦合效率较大，使得CD＞Cs，导致浮栅FG的电势不容易被源极耦合抬高，但是仍然可能出现较小的电流产生；即本发明实施例中二极管的存在可以避免施加反向电压时微小沟道电流的产生。
对于“选WL/不选BL”的非编程单元，以及“不选WL/选BL”的非编程单元，由于源极和漏极之间没有电压差的存在(均为Vpp或者均为VSS)，因此，也无法抬高浮栅的电压，无法形成沟道热电子注入，即其不能被编程。
读取过程：
字线WL上加Vdd，位线BL上加Vss。
1、已编程单元programmed cell：沟道电流Id约等于0，虽然在读取电压下，漏极内部的二极管被导通，但是栅极(FG)上耦合的电压低于未编程时的电压(因为已经注入了电子，浮栅上的电势降低)，因此无法形成反型层，没有产生沟道电流——逻辑“0状态；
2、未编程单元un-programmed cell：由于在读取电压下，漏极内部的二极管被导通，以及栅漏之间的耦合效率，故形成了沟道电流Id——“1状态。由于本发明的漏极比较大，故浮栅上的CD比较大，因此耦合效率大，读取未编程的单元时，浮栅上的耦合电压比较大，即浮栅上的电势比较高，从而易于形成沟道，产生Id，提高读取效率。
对于“不选WL/不选BL”的非读取单元，字线WL上加VSS，位线BL上加Vdd，虽然在源极上施加了高电压，但是由于本发明漏极内部的PN结的存在，使得二极管没有导通，因此无法形成沟道热电子注入，即无法产生电流Id；也就不会对正在读取的存储单元产生干扰，不会影响读取结果，即可以获得较为准确的读取结果。
对于“选WL/不选BL”的非读取单元，以及“不选WL/选BL”的非读取单元，由于源极和漏极之间没有电压差的存在(均为Vdd或者均为VSS)，因此，也无法抬高浮栅的电压，无法形成沟道热电子注入，即无法产生电流Id；不会对正在读取的存储单元产生干扰。
参照图7，给出了读取操作下的“0”，“1”状态示意图。其横坐标为加在字线上的电压VWL，纵坐标为沟通电流Id，斜线701为存储单元为“1”状态时的电流电压趋势图，斜线702为存储单元为“0”状态时的电流电压趋势图。例如，采用图7中虚线点的VWL，则对于“0”状态的存储单元而言，其属于截止状态，没有沟通电流Id产生；而对于“1”状态的存储单元，其属于导通状态，有沟通电流Id产生。即通过施加适当的VWL，就可以准确的读取存储单元中的“0”、“1”信息。
但是本发明不限于完全没有电流时才是“0状态，当电流很小或者编程/未编程单元的阈值的差异足以被分辨的时候，仍然可以视为存储了“0”。换言之，电流差也可以反映编程前后存储状态的信息，只要选取的参考电流能够区分两种存储状态即可。参照图8，给出了另一种读取操作下的“0”，“1”状态示意图，其中斜线801为存储单元为“1”状态时的电流电压趋势图，斜线802为存储单元为“0”状态时的电流电压趋势图。当采用图8中虚线点的VWL时，对于“0”状态的存储单元而言，其虽然不属于截止状态，产生了沟通电流Id1，但是其小于参考电流Iref，而对于“1”状态的存储单元，其属于导通状态，有沟通电流Id0产生，并且其大于参考电流Iref，即虽然并非绝对的截止和导通状态，也可以通过与参考电流的比较而区分两种存储状态。
需要说明的是，当采用N管实现本发明时，其漏极可以包括N阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区部分的延伸至所述浮栅的下方，形成部分重叠。这样的话，可以得到大于普通值的CD，更容易将靠近漏极一侧的浮栅FG电压抬高，增大了编程效 率。而对于非编程单元，即使源漏两端施加了反向的高电压差，由于耦合电容CD的增大，使得CD＞Cs，因为Cs较小，靠近源极一侧的浮栅FG的电势不容易被源极耦合抬高，因此更加无法形成沟道热电子注入，确保非编程单元不会被误操作。
参照图9，示出了采用N管实现本发明时的一种存储阵列的布局示意图。其包括了4个存储单元，两条字线WL1和WL2，两条位线BL1和BL2。
在采用P管实现本发明的例子中，由于其漏极包括P阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述源极与字线相连，所述漏极的反型离子区与位线相连；所以在编程或者读取操作时，在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压，即可完成编程操作或者读取操作。具体的编程或读取操作过程与N管实施例基本相似，本发明在此不再赘述。
参照图10，示出了采用P管实现本发明时的一种存储阵列的布局示意图。其包括了4个存储单元，两条字线WL1和WL2，两条位线BL1和BL2。由于P管结构的影响，字线、位线和存储单元的连接关系与图9所示布局示意图有所不同。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明所提供的一种具有浮栅结构的非挥发性存储器，以及其制造、编程和读取方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (12)
1.一种浮栅结构的非挥发性存储器，其特征在于，其中的存储单元包括：
源极、漏极和浮栅；
所述漏极包括用于在漏极内部形成PN结的反型离子区；
所述源极与位线相连，所述漏极的反型离子区与字线相连；
所述漏极与浮栅之间具有用于改变浮栅电压的耦合电容。
2.如权利要求1所述的非挥发性存储器，其特征在于，
所述浮栅和漏极之间的耦合电容大于所述浮栅和源极之间的耦合电容。
3.如权利要求2所述的非挥发性存储器，其特征在于，
所述漏极包括离子注入区，以及位于所述离子注入区中的反型离子区；
所述漏极的离子注入区部分的延伸至所述浮栅的下方，形成部分重叠。
4.如权利要求3所述的非挥发性存储器，其特征在于，
所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区为N阱。
5.一种浮栅结构的非挥发性存储器，其特征在于，其中的存储单元包括：
源极、漏极和浮栅；
所述漏极包括P阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；
所述源极与字线相连，所述漏极的反型离子区与位线相连；
所述漏极与浮栅之间具有用于改变浮栅电压的耦合电容。
6.一种浮栅结构的非挥发性存储器的制造方法，其特征在于，包括：
形成基材，所述基材包括衬底；
在所述衬底的上部，形成作为漏极的离子注入区；
形成作为源极的离子注入区；所述漏极的离子注入区大于源极的离子注入区；
在所述漏极中注入反型离子，以在漏极内部形成PN结；
形成浮栅及位于漏极与浮栅之间用于改变浮栅电压的耦合电容。
7.如权利要求6所述的方法，其特征在于，
所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；所述漏极的离子注入区为N阱；
则所述方法还包括：将所述源极与位线相连，将所述漏极的反型离子区与字线相连。
8.如权利要求7所述的方法，其特征在于，
所述N阱有部分延伸至所述浮栅的下方，形成部分重叠。
9.如权利要求6所述的方法，其特征在于，
所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述漏极的离子注入区为P阱；
则所述方法还包括：将所述源极与字线相连，将所述漏极的反型离子区与位线相连。
10.一种浮栅结构的非挥发性存储器的编程读取方法，其特征在于，
所述非挥发性存储器包括源极、漏极和浮栅；所述漏极包括用于在漏极内部形成PN结的反型离子区；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容；所述浮栅和漏极之间的耦合电容大于所述浮栅和源极之间的耦合电容；所述源极与位线相连，所述漏极的反型离子区与字线相连；
针对待编程/读取单元，所述编程读取方法包括：
在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压。
11.如权利要求10所述的方法，其特征在于，
所述漏极包括N阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为N型重掺杂区，漏极的反型离子区为P型重掺杂区；
所述漏极的离子注入区部分的延伸至所述浮栅的下方，形成部分重叠。
12.一种浮栅结构的非挥发性存储器的编程读取方法，其特征在于，
所述非挥发性存储器包括源极、漏极和浮栅；
所述漏极包括P阱形式的离子注入区，以及位于所述离子注入区中的反型离子区；所述源极重掺杂区为P型重掺杂区，漏极的反型离子区为N型重掺杂区；所述源极与字线相连，所述漏极的反型离子区与位线相连；所述漏极和浮栅之间具有用于改变浮栅电压的耦合电容；
针对待编程/读取单元，所述编程读取方法包括：
在所述位线上施加接地电压，在所述字线上施加编程电压或者读取电压。
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Citations (3)
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|---|---|---|---|---|
| US6418060B1 (en) * | 2002-01-03 | 2002-07-09 | Ememory Technology Inc. | Method of programming and erasing non-volatile memory cells |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1373517A (zh) * | 2001-03-06 | 2002-10-09 | 力旺电子股份有限公司 | 嵌入式快闪存储器及其操作方法 |
| US6418060B1 (en) * | 2002-01-03 | 2002-07-09 | Ememory Technology Inc. | Method of programming and erasing non-volatile memory cells |
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