KR20010060559A - 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 - Google Patents

멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 Download PDF

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Abstract

본 발명은 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법에 관한 것으로, 종래 멀티 비트 플래쉬 메모리 셀의 경우 단위 셀의 크기가 증가하고 동작 전압이 높아 소자의 신뢰성이 저하되며, 셀의 동작에 필요한 회로가 복잡해지는 문제점을 해결하기 위하여, 플래쉬 메모리 셀의 플로팅 게이트를 N 타입과 P 타입의 두 영역으로 도핑하여 문턱전압이 다른 두 종류의 셀이 직렬로 연결된 것과 같은 구조를 갖도록 하고, 가상 접지형의 셀 어레이에서 소오스와 드레인을 스위치시키면서 프로그램하므로써, 여러 가지 상태의 정보를 저장할 수 있는 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법이 개시된다.

Description

멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법{Structure of a multi-bit flash memory cell and program method of using the same}
본 발명은 플래쉬 메모리 셀에 관한 것으로, 특히 하나의 플래쉬 메모리 셀에 2상태(state) 이상의 정보를 저장할 수 있는 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법에 관한 것이다.
종래의 일반적인 메모리 셀에서는 하나의 메모리 셀에 대해 1비트 즉, 2상태만을 저장할 수 있었다. 따라서, 칩의 사이즈를 감소시키기 위해서는 단위 셀의 크기를 줄여야 한다. 그러나 단위 셀의 크기를 줄이기 위해서는 여러 가지 공정상의 어려움이 수반되고 비용도 많이 들게 된다. 따라서, 한 개의 셀에 2비트 이상의 데이터를 저장할 수 있다면 셀 사이즈를 2배 이상으로 줄이는 효과를 얻을 수 있다.
플래쉬 메모리 셀에서는 이러한 멀티 비트 셀을 제조하려는 연구가 계속되고 있으며 몇가지 방식으로 구현된 셀이 발표되어 있다. 기존에 발표된 방식 중 하나로, 플로팅 게이트를 두 개 이상으로 분할하고 프로그램 조건에 따라 플로팅 게이트의 전자 개수를 조절하여 멀티 비트를 구현하는 방법이 있다. 그러나 이 방식은 공정이 매우 어려우며 단위 셀의 크기가 오히려 증가하여 멀티 비트를 구현하는 장점이 없어진다. 그리고 프로그램할 때 높은 전압이 필요하여 회로를 구성하는데 어려움이 있으며 회로 내부에서 고전압을 사용하게 되어 소자의 신뢰성을 저하시킬 우려가 있다.
멀티 비트 셀을 구현하기 위한 또 다른 방법으로 프로그램 바이어스나 펄스를 조절하면서 4상태에 해당하는 프로그램 확인(verify) 조건을 규정하여 셀을 제조하는 방식이 있다. 이 방식은 다양한 프로그램 조건을 구현하기 위한 회로가 복잡해지게 되며, 이와 같이 확인 조건을 세분화하여 프로그램을 수행하면 프로그램 확인에 소요되는 시간이 길어지는 단점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 플로팅 게이트를 N 타입과 P 타입의두 영역으로 도핑하여 문턱전압이 다른 두 종류의 셀이 직렬로 연결된 것과 같은 구조를 갖도록 하고, 가상 접지형의 셀 어레이에서 소오스와 드레인을 바꾸어 가며 프로그램하므로써 여러 가지 상태를 저장할 수 있는 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 멀티 비트 플래쉬 메모리 셀은 게이트 산화막에 의해 반도체 기판과 전기적으로 분리되어 형성되며, 일측은 제 1 도핑 영역을 갖고, 다른 일측은 제 2 도핑 영역을 갖도록 형성되는 플로팅 게이트; 상기 플로팅 게이트와 유전체막에 의해 전기적으로 분리되어 형성되며, 상기 플로팅 게이트와 자기정렬방식으로 중첩되어 형성되는 콘트롤 게이트; 상기 플로팅 게이트의 제 1 도핑 영역 외측의 반도체 기판에 형성되는 제 1 접합 영역; 및 상기 플로팅 게이트의 제 2 도핑 영역 외측의 반도체 기판에 형성되는 제 2 접합 영역을 포함하여 구성되는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 프로그램 방법은 N 타입 도핑 영역 및 P 타입 도핑 영역을 갖춘 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 콘트롤 게이트로 이루어진 게이트 전극과, 상기 게이트 전극 양측에 제 1 및 제 2 접합 영역이 형성된 구조에서, 프로그램을 실시하지 않은 초기 상태를 '00' 상태라 할 때, 상기 제 1 접합 영역 및 제 2 접합 영역 각각에 인가되는 소오스 및 드레인 전압을 스위치함에 따라 '01' 및 '10' 상태로 프로그램되고, 상기 '10' 상태를 프로그램하는 시간보다 긴 시간동안 프로그램 전압을 인가하여 '11' 상태로 프로그램되는 것을 특징으로 한다.
도 1은 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 단면도.
도 2는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 등가 회로도.
도 3은 본 발명에 따른 멀티 비트 플래쉬 메모리 셀 어레이의 구조도.
도 4a 내지 4d는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 각 상태에 따른 프로그램 조건 및 이때의 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프.
본 발명은 플로팅 게이트로 사용하는 폴리실리콘을 형성할 때 N-형 도핑 영역과 P-형 도핑 영역의 두 부분으로 나누어 플로팅 게이트를 형성한다. 게이트 물질로 N-형을 사용할 경우는 기판과의 일함수(Work function) 차이로 인하여 문턱전압을 다르게 조절할 수 있다. 이러한 경우 N-형 도핑측과 P-형 도핑측의 프로그램 효율(efficiency)이 차이가 나서 같은 조건으로 프로그램할 경우 도달하는 문턱전압이 다르게 된다. 이처럼 다르게 구현되는 문턱전압의 차이를 중간단계의 문턱전압으로 사용할 수 있으며, 소거 상태와 완전 프로그램 상태는 각각 일반적인 소거 상태와 일반적인 프로그램 상태를 사용한다. 일반적인 프로그램 상태는 프로그램 효율이 우월한 접합을 드레인 측으로 하여 프로그램하며, 이때의 검증 조건은 완전 프로그램 상태인 경우와 동일하다. 이처럼 구현된 셀은 단위 셀의 입장에서 보았을 때 소오스와 드레인이 스위치되면서 프로그램 동작을 수행하므로 어레이를 구현할 때 가상 그라운드 타입으로 구성하여 프로그램 조건에 따라 소오스와 드레인을 선택할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 단면도로서, 스택 게이트형 플래쉬 메모리 셀인 경우를 나타낸다.
도시된 것과 같이, 본 발명에 따른 멀티 비트 플래쉬 메모리 셀은 게이트 산화막(도시되지 않음)에 의해 반도체 기판(11)과 전기적으로 분리되어 형성되며, 일측은 제 1 도핑 영역(12A)을 갖고, 다른 일측은 제 2 도핑 영역(12B)을 갖도록 형성되는 플로팅 게이트(12)와, 플로팅 게이트(12) 상에 플로팅 게이트(12)와 유전체막(도시되지 않음)에 의해 전기적으로 분리되어 형성되며, 플로팅 게이트(12)와 자기정렬방식으로 중첩되어 형성되는 콘트롤 게이트(13)와, 플로팅 게이트(12)의 제 1 도핑 영역(12A) 외측의 반도체 기판(11)에 형성되는 제 1 접합 영역(14)과, 플로팅 게이트(12)의 제 2 도핑 영역(12B) 외측의 반도체 기판(11)에 형성되는 제 2 접합 영역(15)으로 구성된다. 여기에서, 제 1 도핑 영역(12A)과 제 2 도핑 영역(12B)은 동일한 길이를 갖는다. 즉, 플로팅 게이트(12)의 길이를 L이라 할 때 제 1 도핑 영역(12A)과 제 2 도핑 영역(12B)의 길이가 각각 L/2가 되도록 플로팅 게이트(12)를 도핑한다. 제 1 도핑 영역(12A)은 예를 들어 N 타입이며, 제 2 도핑 영역(12B)은 예를 들어 P 타입이다.
이와 같은 구조를 갖는 멀티 비트 플래쉬 메모리 셀의 프로그램시에는 핫 캐리어 인젝션(Hot Carrier Enjection)을 이용하며 소거시에는 F-N 터널링을 이용한 채널 소거를 이용한다. 소거의 경우는 전형적인 플래쉬 메모리 셀의 소거 방식과 거의 같으며 프로그램 방식 자체도 같은 원리를 이용한다. 그러나 제 1 접합 영역(14)을 드레인으로 사용하는 경우와 제 2 접합 영역(15)을 드레인으로 사용하는 경우에 따라 프로그램 효율이 다르므로 두 경우에 대하여 같은 프로그램 바이어스로 같은 시간 동안 프로그램을 수행하면 도달하는 문턱전압이 다르게 될 것이다. 이처럼 다른 두 개의 문턱전압을 중간 단계의 두 상태로 이용하여 2비트 셀을 구현한다. 이러한 프로그램 방식에서 접합을 서로 바꾸어서 프로그램할 때 프로그램 효율이 다른 이유를 도 2를 참조하여 설명한다.
도 2는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 등가 회로도이다.
본 발명에 따른 플래쉬 메모리 셀은 도 2에 도시된 것과 같이, 문턱전압 차이가 나는 두 개의 셀(C1, C2)이 비트라인 1(BL1) 및 비트라인 2(BL2) 간에 직렬로 연결된 것과 같은 구조를 가진다. 제 1 및 제 2 셀(C1, C2)의 콘트롤 게이트는 서로 접속되어 워드라인(WL)에 연결된다. 예를 들어, N 타입의 불순물이 도핑된 제 1 도핑 영역(12A)에 의해 형성되는 제 1 셀(C1)은 낮은 문턱전압을 가지며, P 타입의 불순물이 도핑된 제 2 도핑 영역(12B)에 의해 형성되는 제 2 셀(C2)은 높은 문턱전압을 갖는다. 이 제 1 셀(C1) 및 제 2 셀(C2) 간의 문턱전압 차이로 인하여, 프로그램 조건에서 채널 농도와 핫 캐리어 인젝션이 발생하는 접합 에지 부분의 캐리어 농도가 다르게 된다. 따라서 핫 캐리어 인젝션이 발생할 확률과 플로팅 게이트로 장벽을 넘어가는 확률이 서로 달라 최종적인 프로그램 효율이 달라지게 되는 것이다. 이러한 원리를 이용하여 단위 셀의 접합 구조를 변화시켜 프로그램 효율을 차이나게 하는 경우도 생각할 수 있으나, 이런 경우는 양쪽의 접합이 비대칭(Asymmetric)하게 되므로 셀 크기가 커질 소자가 있으므로 이 점에 유의해야 한다.
도 3은 본 발명에 따른 멀티 비트 플래쉬 메모리 셀 어레이의 구조도이다.
이상에서 설명한 것과 같이 소오스와 드레인을 바꾸면서 프로그램을 하려면 단위 셀 어레이는 도 3과 같은 가상 접지형 어래이 구조(Virtual Ground Array Structure)를 가져야만 접지라인을 변경하면서 프로그램을 실시할 수 있다. 가상 접지형 어래이 구조란 동일한 라인(비트라인)을 인접한 셀들이 소오스 또는 드레인으로 활용하는 구조를 말하며, 이러한 셀 어레이 구조를 사용하면 소형의 셀 어레이를 구현할 수 있다.
도 4a 내지 4d는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 각 상태에 따른 프로그램 조건 및 이때의 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
도 4a 내지 4c에 도시된 바와 같이, 본 발명에 따른 플래쉬 메모리 셀은 반도체 기판(41) 상에 제 1 및 제 2 도핑 영역(41A, 41B)을 갖춘 플로팅 게이트(42)가 형성되고, 플로팅 게이트(42) 상에 콘트롤 게이트(43)가 형성되어 스택 게이트를 이루며, 게이트 전극의 양측에는 제 1 및 제 2 접합 영역(44, 45)이 형성된 구조를 갖는다.
프로그램을 실시하지 않은 초기 상태를 '00' 상태라 할 때, 도 4a 내지 4c는 각각 '01', '10', '11' 상태를 나타낸다. 본 발명에 따른 멀티 비트 플래쉬 메모리 셀이 '01' 상태를 갖도록 하기 위해서는 플로팅 게이트(42)의 문턱전압이 높은 제 2 도핑 영역(P 타입 도핑 영역 ;42B) 외측의 반도체 기판에 형성된 접합 영역(45)을 드레인으로 하고, 다른 접합 영역(44)은 소오스로 하여, 소오스측에 0V, 드레인측에 3 내지 8V, 콘트롤 게이트에 5 내지 15V를 인가하여 프로그램한다. 또한, '10' 상태를 갖도록 하기 위해서는 플로팅 게이트(42)의 문턱전압이 낮은 제 1 도핑 영역(N 타입 도핑 영역; 42A) 외측의 반도체 기판에 형성된 접합 영역(44)을 드레인으로 하고, 다른 접합 영역(45)은 소오스로 하여, 소오스측에 0V, 드레인측에 3 내지 8V, 콘트롤 게이트에 5 내지 15V를 인가하여 프로그램한다. 마지막으로, '11' 상태를 갖도록 하기 위해서는 플로팅 게이트(42)의 문턱전압이 낮은 제 1 도핑 영역(N 타입 도핑 영역 ; 42A) 외측의 반도체 기판에 형성된 접합 영역(44)을 드레인으로 하고, 다른 접합 영역(45)은 소오스로 하여, 소오스측에 0V, 드레인측에 3 내지 8V, 콘트롤 게이트에 5 내지 5V를 인가하여 프로그램하되 완전 프로그램 상태가 되도록 '10'상태를 프로그램하는 경우 보다 긴 시간동안 프로그램한다. 이러한 프로그램 조건에서, '10'과 '01' 상태의 조건은 서로 바꿀 수 있다.
도 4d는 각 상태에 따른 콘트롤 게이트 전압(Vcg)과 드레인 전류(Id)와의 관계를 나타낸다.
하나의 플래쉬 메모리 셀이 1비트 이상의 정보를 저장할 수 있도록 하기 위한 본 발명은 기본적으로 소오스측과 드레인측의 프로그램 효율의 차이를 이용하는 것이므로, 이상에서 설명한 실시 예에 국한되되지 않고 접합의 구조를 변경하여 프로그램 효율의 차이를 일으키는 방법도 고려할 수 있다. 즉, 소오스와 드레인의 접합 구조를 다르게 하여(한 쪽은 애이브럽트 접합(Abrupt Junction), 다른 한 쪽은 그래이디드 접합(Graded Junction)) 프로그램 효율이 차이가 나도록 하는 것이다.또한, 상술한 예에서는 스택 게이트형 플래쉬 메모리 셀을 예로 들어 설명하였는데, 이러한 개념을 스플릿트 게이트 셀에 이용하는 것도 가능하다.
상술한 바와 같이 본 발명은 셀당 2비트의 정보를 저장할 수 있으므로 같은 셀 사이즈에 대하여 셀 어레이의 면적을 1/2로 줄일 수 있고, 기존의 NOR 타입 셀의 제조 방식을 그대로 채용하여 멀티 레벨 셀을 제조할 수 있기 때문에 공정과정이 용이하다. 또한, 프로그램 바이어스를 한 종류로 하여 멀티 레벨 셀을 구현할 수 있고, P형 불순물이 도핑된 폴리실리콘을 게이트로 사용하여 셀의 일부 채널 영역의 문턱전압을 높여주므로써 셀의 누설전류를 막을 수 있다. 그리고 셀의 채널 길이가 줄어들면서 드레인 턴온 현상이나 소오스/드레인 특성 등이 취약해져 셀의 누설 전류가 증가하는 문제가 있는데, 본 발명에서와 같이 플로팅 게이트의 일부를 P형 불순물이 도핑된 폴리실리콘으로 사용하면 같은 채널 농도에서 누설전류를 감소시킬 수 있다.

Claims (5)

  1. 게이트 산화막에 의해 반도체 기판과 전기적으로 분리되어 형성되며, 일측은 제 1 도핑 영역을 갖고, 다른 일측은 제 2 도핑 영역을 갖도록 형성되는 플로팅 게이트;
    상기 플로팅 게이트와 유전체막에 의해 전기적으로 분리되어 형성되며, 상기 플로팅 게이트와 자기정렬방식으로 중첩되어 형성되는 콘트롤 게이트;
    상기 플로팅 게이트의 제 1 도핑 영역 외측의 반도체 기판에 형성되는 제 1 접합 영역; 및
    상기 플로팅 게이트의 제 2 도핑 영역 외측의 반도체 기판에 형성되는 제 2 접합 영역을 포함하여 구성되는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀.
  2. 제 1 항에 있어서, 상기 제 1 도핑 영역과 제 2 도핑 영역은 동일한 길이를 갖는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀.
  3. 제 1 항에 있어서, 제 1 도핑 영역과 제 2 도핑 영역은 서로 반대 타입의 불순물을 주입하여 형성된 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀.
  4. N 타입 도핑 영역 및 P 타입 도핑 영역을 갖춘 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 콘트롤 게이트로 이루어진 게이트 전극과, 상기 게이트 전극 양측에 제 1 및 제 2 접합 영역이 형성된 구조에서,
    프로그램을 실시하지 않은 초기 상태를 '00' 상태라 할 때, 상기 제 1 접합 영역 및 제 2 접합 영역 각각에 인가되는 소오스 및 드레인 전압을 스위치함에 따라 '01' 및 '10' 상태로 프로그램되고, 상기 '10' 상태를 프로그램하는 시간보다 긴 시간동안 프로그램 전압을 인가하여 '11' 상태로 프로그램되는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀의 프로그램 방법.
  5. 제 4 항에 있어서, 상기 프로그램 동작은 상기 소오스에는 0V, 드레인에는 3 내지 8V, 상기 콘트롤 게이트에는 5 내지 15V를 인가하여 실시하는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀의 프로그램 방법.
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