JPH06204490A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH06204490A JPH06204490A JP4348460A JP34846092A JPH06204490A JP H06204490 A JPH06204490 A JP H06204490A JP 4348460 A JP4348460 A JP 4348460A JP 34846092 A JP34846092 A JP 34846092A JP H06204490 A JPH06204490 A JP H06204490A
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Abstract
(57)【要約】
【目的】 半導体不揮発性メモリのデータ書込特性を劣
化させることなく、それぞれのメモリセルのデータ消去
特性を均一にすること。 【構成】 本発明の半導体不揮発性メモリは、ｐ型シリ
コン基板(10)に形成したゲート絶縁膜(14)、このゲート
絶縁膜(14)上にスタック形成したフローティングゲート
(16)、カップリング絶縁膜(20)、コントロールゲート(2
2)、そしてこのコントロールゲート(22)と、フィールド
酸化膜(12)をマスクとするイオン注入により形成したド
レイン領域(22)および、ソース領域(26)から構成され
る。フローティングゲート(16)のソース領域側のリン
（ｐ）濃度を１×１０20／ｃｍ3 以下とすることによ
り、シリコン粒径増大が抑制され、これにより実効ゲー
ト絶縁膜厚変動およびシリコン粒径変動が抑制される。
化させることなく、それぞれのメモリセルのデータ消去
特性を均一にすること。 【構成】 本発明の半導体不揮発性メモリは、ｐ型シリ
コン基板(10)に形成したゲート絶縁膜(14)、このゲート
絶縁膜(14)上にスタック形成したフローティングゲート
(16)、カップリング絶縁膜(20)、コントロールゲート(2
2)、そしてこのコントロールゲート(22)と、フィールド
酸化膜(12)をマスクとするイオン注入により形成したド
レイン領域(22)および、ソース領域(26)から構成され
る。フローティングゲート(16)のソース領域側のリン
（ｐ）濃度を１×１０20／ｃｍ3 以下とすることによ
り、シリコン粒径増大が抑制され、これにより実効ゲー
ト絶縁膜厚変動およびシリコン粒径変動が抑制される。
Description
【０００１】
【産業上の利用分野】本発明はスタックゲート構造の半
導体不揮発性メモリに関し、詳細には、それぞれのメモ
リセルのデータ消去特性を均一にする技術に関する。
導体不揮発性メモリに関し、詳細には、それぞれのメモ
リセルのデータ消去特性を均一にする技術に関する。
【０００２】
【従来の技術】実施例の説明のために添付した図４を参
照して、従来の半導体不揮発性メモリを説明する。従来
の半導体不揮発性メモリはｐ型のシリコン基板(10)表面
に形成したゲート絶縁膜（図示されない）上に、フロー
ティングゲート(16)、このフローティングゲート(16)上
にスタック形成したカップリング絶縁膜（図示されな
い）およびコントロールゲート(22)、このコントロール
ゲート(22)とフィールド酸化膜(14)をマスクとするドナ
ーイオン注入により形成したｎ+ 型のドレイン領域(24)
およびソース領域(26)から構成される。ドレイン領域(2
4)はコンタクト(28)を介してビット線に接続され、コン
トロールゲート(22)はワード線に接続される。
照して、従来の半導体不揮発性メモリを説明する。従来
の半導体不揮発性メモリはｐ型のシリコン基板(10)表面
に形成したゲート絶縁膜（図示されない）上に、フロー
ティングゲート(16)、このフローティングゲート(16)上
にスタック形成したカップリング絶縁膜（図示されな
い）およびコントロールゲート(22)、このコントロール
ゲート(22)とフィールド酸化膜(14)をマスクとするドナ
ーイオン注入により形成したｎ+ 型のドレイン領域(24)
およびソース領域(26)から構成される。ドレイン領域(2
4)はコンタクト(28)を介してビット線に接続され、コン
トロールゲート(22)はワード線に接続される。
【０００３】フローティングゲート(16)は、減圧気相成
長法（ＬＰＣＶＤ法）により、ゲート絶縁膜上に第１層
ポリシリコン層(16)を全面形成し、これをチャネル幅方
向にパターニングした後、カップリング絶縁膜および第
２層ポリシリコン層(22)を全面形成し、第１層および第
２層ポリシリコン層(16)(22)のチャネル長方向のパター
ニングを同時に行って形成される。従って、第１層およ
び第２層ポリシリコン層(16)(22)によりそれぞれ形成さ
れるフローティングゲート(16)とコントロールゲート(2
2)のチャネル長方向はセルフアラインされる。
長法（ＬＰＣＶＤ法）により、ゲート絶縁膜上に第１層
ポリシリコン層(16)を全面形成し、これをチャネル幅方
向にパターニングした後、カップリング絶縁膜および第
２層ポリシリコン層(22)を全面形成し、第１層および第
２層ポリシリコン層(16)(22)のチャネル長方向のパター
ニングを同時に行って形成される。従って、第１層およ
び第２層ポリシリコン層(16)(22)によりそれぞれ形成さ
れるフローティングゲート(16)とコントロールゲート(2
2)のチャネル長方向はセルフアラインされる。
【０００４】フィールド酸化膜(14)は、アクティブ領域
をマスクするようにパターニングされたシリコンナイト
ライドをマスクとしてシリコン基板表面を熱酸化して約
４００ｎｍ厚に形成され、このシリコンナイトライド・
マスク剥離後にシリコン基板(10)を熱酸化する等して約
１０ｎｍ厚のゲート絶縁膜が形成される。ドレイン領域
(24)およびソース領域(26)はコントロールゲート(22)お
よびフィールド酸化膜(14)をマスクとしてシリコン基板
(10)にリン（Ｐ）等のドナーイオンを高濃度に注入して
ｎ+ 型に形成される。このドレイン領域(24)およびソー
ス領域(26)は後の熱処理により、約０．２μｍ横方向拡
散してフローティングゲートと重畳し、それぞれ後述す
るデータ書込領域およびデータ消去領域となる。
をマスクするようにパターニングされたシリコンナイト
ライドをマスクとしてシリコン基板表面を熱酸化して約
４００ｎｍ厚に形成され、このシリコンナイトライド・
マスク剥離後にシリコン基板(10)を熱酸化する等して約
１０ｎｍ厚のゲート絶縁膜が形成される。ドレイン領域
(24)およびソース領域(26)はコントロールゲート(22)お
よびフィールド酸化膜(14)をマスクとしてシリコン基板
(10)にリン（Ｐ）等のドナーイオンを高濃度に注入して
ｎ+ 型に形成される。このドレイン領域(24)およびソー
ス領域(26)は後の熱処理により、約０．２μｍ横方向拡
散してフローティングゲートと重畳し、それぞれ後述す
るデータ書込領域およびデータ消去領域となる。
【０００５】この半導体不揮発性メモリのデータ書込
は、コントロールゲート(22)とドレイン領域(24)間に５
０ｍｓ幅の所定電圧の単一パルスを印加するか、プログ
ラムベリファイで書き込み状態をモニタし、データ書込
が完了するまで１ｍｓ幅のパルスを繰り返し印加するこ
とによりワード単位、あるいはページ単位で行われる。
このデータ書込パルスにより、ドレイン領域(24)端部の
データ書込領域にホットエレクトロンが発生し、このホ
ットエレクトロンが前記高電界によってフローティング
ゲート(16)に注入されてデータ書込が行われる。
は、コントロールゲート(22)とドレイン領域(24)間に５
０ｍｓ幅の所定電圧の単一パルスを印加するか、プログ
ラムベリファイで書き込み状態をモニタし、データ書込
が完了するまで１ｍｓ幅のパルスを繰り返し印加するこ
とによりワード単位、あるいはページ単位で行われる。
このデータ書込パルスにより、ドレイン領域(24)端部の
データ書込領域にホットエレクトロンが発生し、このホ
ットエレクトロンが前記高電界によってフローティング
ゲート(16)に注入されてデータ書込が行われる。
【０００６】また、データ消去は、コントロールゲート
(22)とソース領域(26)間に所定の電圧のパルスを印加し
てソース領域(26)端部のデータ消去領域にトンネル電流
を流し、このトンネル電流により、フローティングゲー
ト(16)の電荷をソース領域(26)に放出することによりワ
ード単位、ページ単位、あるいはチップ単位で行われ
る。
(22)とソース領域(26)間に所定の電圧のパルスを印加し
てソース領域(26)端部のデータ消去領域にトンネル電流
を流し、このトンネル電流により、フローティングゲー
ト(16)の電荷をソース領域(26)に放出することによりワ
ード単位、ページ単位、あるいはチップ単位で行われ
る。
【０００７】
【発明が解決しようとする課題】それぞれのメモリセル
のデータ消去特性が不均一な半導体不揮発性メモリ（フ
ラッシュＥＥＰＲＯＭ）を一括データ消去すると、デー
タ消去が遅いメモリセルのデータ消去が完了するとき、
データ消去が早いメモリセルの電荷が過剰に放出される
ことによってそのチャネルがデプレション化し、ワード
線による選択に係わらず、デプレション化したメモリセ
ルの状態がビット線に出力される。
のデータ消去特性が不均一な半導体不揮発性メモリ（フ
ラッシュＥＥＰＲＯＭ）を一括データ消去すると、デー
タ消去が遅いメモリセルのデータ消去が完了するとき、
データ消去が早いメモリセルの電荷が過剰に放出される
ことによってそのチャネルがデプレション化し、ワード
線による選択に係わらず、デプレション化したメモリセ
ルの状態がビット線に出力される。
【０００８】そこで、この問題の解決のため、従来の半
導体不揮発性メモリでは過剰電荷放出を防止する回路が
不可欠であった。また、この回路により、データ消去が
早いメモリセルの過剰電荷放出を防止するため、データ
消去が遅いメモリセルに電荷が残存して、出力ダイナミ
ックレンジが低下する問題を有する。また、フローティ
ングゲートの不純物濃度を低くすることによって、それ
ぞれのメモリセルのデータ消去特性を均一にする方法が
提案されているが、この方法によればデータ書込特性が
劣化する問題を有する。
導体不揮発性メモリでは過剰電荷放出を防止する回路が
不可欠であった。また、この回路により、データ消去が
早いメモリセルの過剰電荷放出を防止するため、データ
消去が遅いメモリセルに電荷が残存して、出力ダイナミ
ックレンジが低下する問題を有する。また、フローティ
ングゲートの不純物濃度を低くすることによって、それ
ぞれのメモリセルのデータ消去特性を均一にする方法が
提案されているが、この方法によればデータ書込特性が
劣化する問題を有する。
【０００９】本発明は、メモリセルのデータ消去特性が
不均一となる原因解明のための本件発明者等による研究
の成果であって、フローティングゲートのソース領域側
の不純物濃度のみを低下させることによって、データ書
込特性を劣化させることなく、メモリセルのデータ消去
特性を均一化するものであり、それにより、前記過剰電
荷放出防止回路を不要とするものである。
不均一となる原因解明のための本件発明者等による研究
の成果であって、フローティングゲートのソース領域側
の不純物濃度のみを低下させることによって、データ書
込特性を劣化させることなく、メモリセルのデータ消去
特性を均一化するものであり、それにより、前記過剰電
荷放出防止回路を不要とするものである。
【００１０】
【課題を解決するための手段】請求項１の発明は、フロ
ーティングゲートのシリコン粒径を、フローティングゲ
ートとソース領域の重畳部の短サイズ以下としたことを
主要な特徴とする。請求項２の発明は、フローティング
ゲートのシリコン粒径を１μｍ以下としたことを主要な
特徴とする。請求項３の発明は、フローティングゲート
のソース領域側のリン（Ｐ）濃度を１×１０20／ｃｍ3
以下としたことを主要な特徴とする。請求項４の発明
は、フローティングゲートに砒素（Ａｓ）イオンを注入
したことを主要な特徴とする。
ーティングゲートのシリコン粒径を、フローティングゲ
ートとソース領域の重畳部の短サイズ以下としたことを
主要な特徴とする。請求項２の発明は、フローティング
ゲートのシリコン粒径を１μｍ以下としたことを主要な
特徴とする。請求項３の発明は、フローティングゲート
のソース領域側のリン（Ｐ）濃度を１×１０20／ｃｍ3
以下としたことを主要な特徴とする。請求項４の発明
は、フローティングゲートに砒素（Ａｓ）イオンを注入
したことを主要な特徴とする。
【００１１】
【作用】フローティングゲートのシリコン粒径を、フロ
ーティングゲートとソース領域の重畳部の短サイズ以下
とした請求項１の構成はシリコン粒配列による実効ゲー
ト絶縁膜厚変動を防止する。フローティングゲートのシ
リコン粒径を１μｍ以下とした請求項２の構成は、シリ
コン粒配列およびシリコン粒径変動による実効ゲート絶
縁膜厚変動を防止する。
ーティングゲートとソース領域の重畳部の短サイズ以下
とした請求項１の構成はシリコン粒配列による実効ゲー
ト絶縁膜厚変動を防止する。フローティングゲートのシ
リコン粒径を１μｍ以下とした請求項２の構成は、シリ
コン粒配列およびシリコン粒径変動による実効ゲート絶
縁膜厚変動を防止する。
【００１２】フローティングゲートのソース領域側のリ
ン（Ｐ）濃度を１×１０20／ｃｍ3以下とした請求項３
の構成は、ソース領域側のシリコン粒径のみを微小化
し、実効ゲート絶縁膜厚変動を防止すると共にドレイン
領域側のデータ書込特性を保証する。フローティングゲ
ートに砒素（Ａｓ）イオンを注入した請求項４の構成
は、データ書込特性を保証する不純物濃度において、ソ
ース領域側のシリコン粒径を充分に微小化して実効ゲー
ト絶縁膜厚変動を防止する。
ン（Ｐ）濃度を１×１０20／ｃｍ3以下とした請求項３
の構成は、ソース領域側のシリコン粒径のみを微小化
し、実効ゲート絶縁膜厚変動を防止すると共にドレイン
領域側のデータ書込特性を保証する。フローティングゲ
ートに砒素（Ａｓ）イオンを注入した請求項４の構成
は、データ書込特性を保証する不純物濃度において、ソ
ース領域側のシリコン粒径を充分に微小化して実効ゲー
ト絶縁膜厚変動を防止する。
【００１３】
【実施例】発明者等の研究により、フローティングゲー
トのソース領域側の不純物濃度を比較的低濃度とする
か、フローティングゲートのドーパントとして砒素（Ａ
ｓ）を使用することにより、データ書込特性を劣化させ
ることなくそれぞれのメモリセルのデータ消去特性を均
一化できることが判明した。
トのソース領域側の不純物濃度を比較的低濃度とする
か、フローティングゲートのドーパントとして砒素（Ａ
ｓ）を使用することにより、データ書込特性を劣化させ
ることなくそれぞれのメモリセルのデータ消去特性を均
一化できることが判明した。
【００１４】初めに、図１乃至図３を参照して、今日考
えられる本発明原理の説明を行う。従来プロセスにより
ＣＶＤ形成したポリシリコン層には粒径が０．２μｍ〜
０．４μｍ程度のシリコン粒(SG)がランダムに配列され
ている。フローティングゲート(FG)はこのポリシリコン
層をパターニングして形成されるため、フローティング
ゲート(FG)とソース領域(S) が重畳する０．２μｍ（図
中に符号ａで示すゲート長方向のサイズ）×１μｍ（ゲ
ート幅）程度の微小な領域（以下、データ消去領域と称
する）にシリコン粒(SG)の平坦と見做せる球面が配列さ
れたメモリセル、データ消去領域にシリコン粒(SG)の境
界が配列されたメモリセル、さらには、データ消去領域
に特に微小粒径のシリコン粒(SG)が配列されたメモリセ
ル等が出現する（図１および図２参照）。
えられる本発明原理の説明を行う。従来プロセスにより
ＣＶＤ形成したポリシリコン層には粒径が０．２μｍ〜
０．４μｍ程度のシリコン粒(SG)がランダムに配列され
ている。フローティングゲート(FG)はこのポリシリコン
層をパターニングして形成されるため、フローティング
ゲート(FG)とソース領域(S) が重畳する０．２μｍ（図
中に符号ａで示すゲート長方向のサイズ）×１μｍ（ゲ
ート幅）程度の微小な領域（以下、データ消去領域と称
する）にシリコン粒(SG)の平坦と見做せる球面が配列さ
れたメモリセル、データ消去領域にシリコン粒(SG)の境
界が配列されたメモリセル、さらには、データ消去領域
に特に微小粒径のシリコン粒(SG)が配列されたメモリセ
ル等が出現する（図１および図２参照）。
【００１５】半導体不揮発性メモリ（ＥＥＰＲＯＭ）の
データ消去は、フローティングゲート(FG)とソース領域
(S) 間のゲート絶縁膜(OX)の電界Ｅに基づくトンネル電
流Ｊ＝α・Ｅ2 ｅｘｐ（−β／Ｅ）により、フローティ
ングゲート(FG)の電荷をソース領域(S) に放出すること
により行われるため、ゲート絶縁膜(OX)厚が５０ｎｍ以
下の半導体不揮発性メモリのトンネル電流は上記したよ
うなシリコン粒配列およびシリコン粒径変動に基づく実
効ゲート絶縁膜厚変動に大きく影響され、メモリセル間
のデータ消去特性を変動させる。なお、上式においてα
およびβは定数である。
データ消去は、フローティングゲート(FG)とソース領域
(S) 間のゲート絶縁膜(OX)の電界Ｅに基づくトンネル電
流Ｊ＝α・Ｅ2 ｅｘｐ（−β／Ｅ）により、フローティ
ングゲート(FG)の電荷をソース領域(S) に放出すること
により行われるため、ゲート絶縁膜(OX)厚が５０ｎｍ以
下の半導体不揮発性メモリのトンネル電流は上記したよ
うなシリコン粒配列およびシリコン粒径変動に基づく実
効ゲート絶縁膜厚変動に大きく影響され、メモリセル間
のデータ消去特性を変動させる。なお、上式においてα
およびβは定数である。
【００１６】また、ＭＯＳダイオードのスレショールド
電圧ＶthはＶth＝ΦGS−ＱSS／Ｃ0−ＱSC／Ｃ0 ＋２Φ
F で与えられる。ここに、ΦGSはゲート電極材料と基板
半導体との仕事関数差、ＱSSは表面状態電荷、ＱSCは表
面の空乏層の空間電荷、ΦFはエネルギーギャップの中
心から測ったフェルミレベル、Ｃ0 は単位面積当りのゲ
ート絶縁膜の静電容量である。そこで、シリコン粒(SG)
の界面に集中分布する傾向がある不純物の影響およびゲ
ート絶縁膜(OX)の静電容量の変動によってもメモリセル
間のスレショールド電圧Ｖthが変動し、データ消去特性
が不均一となる。
電圧ＶthはＶth＝ΦGS−ＱSS／Ｃ0−ＱSC／Ｃ0 ＋２Φ
F で与えられる。ここに、ΦGSはゲート電極材料と基板
半導体との仕事関数差、ＱSSは表面状態電荷、ＱSCは表
面の空乏層の空間電荷、ΦFはエネルギーギャップの中
心から測ったフェルミレベル、Ｃ0 は単位面積当りのゲ
ート絶縁膜の静電容量である。そこで、シリコン粒(SG)
の界面に集中分布する傾向がある不純物の影響およびゲ
ート絶縁膜(OX)の静電容量の変動によってもメモリセル
間のスレショールド電圧Ｖthが変動し、データ消去特性
が不均一となる。
【００１７】これに対して、ポリシリコン層のシリコン
粒(SG)径をデータ消去領域の短サイズａ以下とする場合
には、全てのシリコン粒(SG)が粒径が等しく形成される
と仮定すれば、シリコン粒配列に基づく実効ゲート絶縁
膜厚変動がなくなり、従って、前記トンネル電流Ｊ＝α
・Ｅ2 ｅｘｐ（−β／Ｅ）が一定となって、それぞれの
メモリセルのデータ消去特性が均一化される。また、ポ
リシリコン層のシリコン粒(SG)をデータ消去領域の短サ
イズａに比較してさらに微小に、例えば０．１μｍ以下
とする場合には、シリコン粒(SG)径変動による実効ゲー
ト絶縁膜厚変動も無視できる値とすることができる。
粒(SG)径をデータ消去領域の短サイズａ以下とする場合
には、全てのシリコン粒(SG)が粒径が等しく形成される
と仮定すれば、シリコン粒配列に基づく実効ゲート絶縁
膜厚変動がなくなり、従って、前記トンネル電流Ｊ＝α
・Ｅ2 ｅｘｐ（−β／Ｅ）が一定となって、それぞれの
メモリセルのデータ消去特性が均一化される。また、ポ
リシリコン層のシリコン粒(SG)をデータ消去領域の短サ
イズａに比較してさらに微小に、例えば０．１μｍ以下
とする場合には、シリコン粒(SG)径変動による実効ゲー
ト絶縁膜厚変動も無視できる値とすることができる。
【００１８】本発明はフローティングゲートのソース領
域側の不純物濃度を比較的低濃度とするか、フローティ
ングゲートのドーパントとして砒素（Ａｓ）を使用する
等により、ポリシリコン層のシリコン粒をデータ消去領
域の短サイズａに比較して微小に形成する点を特徴と
し、これにより、それぞれのメモリセルのトンネル電流
変動およびＭＯＳダイオードのスレショールド電圧変動
を抑制し、もってデータ書込特性を劣化させることなく
データ消去特性を均一化するものである。図４乃至図９
を参照して本発明の第一実施例を説明する。なお、図４
は実施例により製造された半導体不揮発性メモリの要部
平面図であり、図５は図４のｂ−ｂ線断面図、図６乃至
図８は図４のａ−ａ線断面図およびｂ−ｂ線断面図であ
る。
域側の不純物濃度を比較的低濃度とするか、フローティ
ングゲートのドーパントとして砒素（Ａｓ）を使用する
等により、ポリシリコン層のシリコン粒をデータ消去領
域の短サイズａに比較して微小に形成する点を特徴と
し、これにより、それぞれのメモリセルのトンネル電流
変動およびＭＯＳダイオードのスレショールド電圧変動
を抑制し、もってデータ書込特性を劣化させることなく
データ消去特性を均一化するものである。図４乃至図９
を参照して本発明の第一実施例を説明する。なお、図４
は実施例により製造された半導体不揮発性メモリの要部
平面図であり、図５は図４のｂ−ｂ線断面図、図６乃至
図８は図４のａ−ａ線断面図およびｂ−ｂ線断面図であ
る。
【００１９】図４および図５を参照すると、本発明の半
導体不揮発性メモリは第１の導電型（以下、第１の導電
型をｐ型、第２の導電型をｎ型として説明する）のシリ
コン基板(10)表面に形成したゲート絶縁膜(14)上に、前
記したデータ消去領域の短サイズａ以下の粒径、好まし
くは０．１μｍ以下の粒径のシリコン粒により形成した
フローティングゲート(16)、このフローティングゲート
(16)上にスタック形成したカップリング絶縁膜(20)およ
びコントロールゲート(22)、このコントロールゲート(2
2)とフィールド酸化膜(12)をマスクとする第２の導電型
のイオン注入により形成したｎ+ 型のドレイン領域(24)
およびソース領域(26)から構成される。コントロールゲ
ート(22)は図示しないワード線に接続され、ドレイン領
域(24)はコンタンタクト(26)を介して図示しないビット
線に接続される。
導体不揮発性メモリは第１の導電型（以下、第１の導電
型をｐ型、第２の導電型をｎ型として説明する）のシリ
コン基板(10)表面に形成したゲート絶縁膜(14)上に、前
記したデータ消去領域の短サイズａ以下の粒径、好まし
くは０．１μｍ以下の粒径のシリコン粒により形成した
フローティングゲート(16)、このフローティングゲート
(16)上にスタック形成したカップリング絶縁膜(20)およ
びコントロールゲート(22)、このコントロールゲート(2
2)とフィールド酸化膜(12)をマスクとする第２の導電型
のイオン注入により形成したｎ+ 型のドレイン領域(24)
およびソース領域(26)から構成される。コントロールゲ
ート(22)は図示しないワード線に接続され、ドレイン領
域(24)はコンタンタクト(26)を介して図示しないビット
線に接続される。
【００２０】フローティングゲート(16)は第１層ポリシ
リコン層をパターニングして形成される。この第１層ポ
リシリコン層のドレイン領域(24)側は、データ書込特性
を考慮して、リン（Ｐ）イオンが高濃度にイオン注入さ
れ、ソース領域(26)側は、データ消去特性を考慮して、
そのシリコン粒径が前記データ消去領域の短サイズａ以
下、好ましくは粒径を０．１μｍ以下となるように、ポ
リシリコン層厚１００ｎｍ当りドース量１×１０15／ｃ
ｍ2 （不純物濃度換算値１×１０20／ｃｍ3 ）以下でリ
ン（Ｐ）イオンが注入される。
リコン層をパターニングして形成される。この第１層ポ
リシリコン層のドレイン領域(24)側は、データ書込特性
を考慮して、リン（Ｐ）イオンが高濃度にイオン注入さ
れ、ソース領域(26)側は、データ消去特性を考慮して、
そのシリコン粒径が前記データ消去領域の短サイズａ以
下、好ましくは粒径を０．１μｍ以下となるように、ポ
リシリコン層厚１００ｎｍ当りドース量１×１０15／ｃ
ｍ2 （不純物濃度換算値１×１０20／ｃｍ3 ）以下でリ
ン（Ｐ）イオンが注入される。
【００２１】なお、ドーパントとして砒素（Ａｓ）を使
用する場合には、リン（Ｐ）イオンを使用する場合の約
１／２のシリコン粒径のポリシリコン層が得られるた
め、フローティングゲート(16)の全面に、データ書込動
作のみを考慮した高濃度のイオン注入をすることがで
き、イオン注入プロセスが簡素化される。次に、製造プ
ロセス例により本発明の半導体不揮発性メモリをより詳
細に説明する。上記構成される本発明の半導体不揮発性
メモリは以下のプロセスにより製造される。
用する場合には、リン（Ｐ）イオンを使用する場合の約
１／２のシリコン粒径のポリシリコン層が得られるた
め、フローティングゲート(16)の全面に、データ書込動
作のみを考慮した高濃度のイオン注入をすることがで
き、イオン注入プロセスが簡素化される。次に、製造プ
ロセス例により本発明の半導体不揮発性メモリをより詳
細に説明する。上記構成される本発明の半導体不揮発性
メモリは以下のプロセスにより製造される。
【００２２】(1) 減圧気相成長法（ＬＰＣＶＤ法）によ
り、ｐ型のシリコン基板(10)あるいはｐウェル（以下、
シリコン基板に統一する）表面に約１００ｎｍ厚のシリ
コンナイトライド（Ｓｉ3 Ｎ4 ）を全面形成し、ホトリ
ソグラフィとＳｉ3 Ｎ4 エッチングによりフィールド領
域のＳｉ3 Ｎ4 を除去する。そして、このＳｉ3 Ｎ4を
マスクとしてシリコン基板表面を熱酸化して約４００ｎ
ｍ厚のフィールド酸化膜(12)を形成する。このフィール
ド酸化膜(12)はメモリセルを分離するものであり、全プ
ロセス終了後に約２５０ｎｍ厚となる。この後、シリコ
ン基板(10)表面を熱酸化する等して、アクティブ領域上
部に約１０ｎｍ厚のゲート絶縁膜(14)を形成する。
り、ｐ型のシリコン基板(10)あるいはｐウェル（以下、
シリコン基板に統一する）表面に約１００ｎｍ厚のシリ
コンナイトライド（Ｓｉ3 Ｎ4 ）を全面形成し、ホトリ
ソグラフィとＳｉ3 Ｎ4 エッチングによりフィールド領
域のＳｉ3 Ｎ4 を除去する。そして、このＳｉ3 Ｎ4を
マスクとしてシリコン基板表面を熱酸化して約４００ｎ
ｍ厚のフィールド酸化膜(12)を形成する。このフィール
ド酸化膜(12)はメモリセルを分離するものであり、全プ
ロセス終了後に約２５０ｎｍ厚となる。この後、シリコ
ン基板(10)表面を熱酸化する等して、アクティブ領域上
部に約１０ｎｍ厚のゲート絶縁膜(14)を形成する。
【００２３】次に、シランン（ＳｉＨ4 ）あるいはジシ
ラン（Ｓｉ2 Ｈ6 ）をソースガスとする減圧気相成長法
により約１００ｎｍ厚の第１層ポリシリコン層(16)を全
面形成し、これに約４０ｋｅＶのエネルギーで、ポリシ
リコン層厚１００ｎｍ当りのドーズ量１×１０15／ｃｍ
2 以下のリン（Ｐ）イオンを全面注入する。フローティ
ングゲート(16)のソース領域側（図面中央左側）のイオ
ン注入は本プロセスにより完了し、フローティングゲー
ト(16)のソース領域(26)側のリン濃度は１×１０20／ｃ
ｍ3 以下となる。（図６参照）。
ラン（Ｓｉ2 Ｈ6 ）をソースガスとする減圧気相成長法
により約１００ｎｍ厚の第１層ポリシリコン層(16)を全
面形成し、これに約４０ｋｅＶのエネルギーで、ポリシ
リコン層厚１００ｎｍ当りのドーズ量１×１０15／ｃｍ
2 以下のリン（Ｐ）イオンを全面注入する。フローティ
ングゲート(16)のソース領域側（図面中央左側）のイオ
ン注入は本プロセスにより完了し、フローティングゲー
ト(16)のソース領域(26)側のリン濃度は１×１０20／ｃ
ｍ3 以下となる。（図６参照）。
【００２４】(2) 少なくともフローティングゲート(16)
とソース領域（図面中央左）の重畳部のデータ消去領域
をマスクするパターン（図４参照）のレジスト(18)をマ
スクとして、第１層ポリシリコン層(16)に再度リン
（Ｐ）イオンを注入する（図７参照）。このイオン注入
プロセスにより、第１層ポリシリコン層(16)のドレイン
領域側（図面中央右側）は先に注入されたイオンと合わ
せて高濃度にイオン注入されることになり、データ書込
特性が保証される。
とソース領域（図面中央左）の重畳部のデータ消去領域
をマスクするパターン（図４参照）のレジスト(18)をマ
スクとして、第１層ポリシリコン層(16)に再度リン
（Ｐ）イオンを注入する（図７参照）。このイオン注入
プロセスにより、第１層ポリシリコン層(16)のドレイン
領域側（図面中央右側）は先に注入されたイオンと合わ
せて高濃度にイオン注入されることになり、データ書込
特性が保証される。
【００２５】(3) 第１層ポリシリコン層(16)を熱酸化す
る等して約２５ｎｍ厚のカップリング絶縁膜(20)を形成
し、図４の一点鎖線で示すパターンのレジスト(32)をマ
スクとして、カップリング絶縁膜(20)および第１層ポリ
シリコン層(16)のチャネル幅方向のパターニングを順次
行う（図８参照）。
る等して約２５ｎｍ厚のカップリング絶縁膜(20)を形成
し、図４の一点鎖線で示すパターンのレジスト(32)をマ
スクとして、カップリング絶縁膜(20)および第１層ポリ
シリコン層(16)のチャネル幅方向のパターニングを順次
行う（図８参照）。
【００２６】(4) 減圧気相成長法により第２層ポリシリ
コン層(22)を全面形成し、第２層ポリシリコン層(22)、
カップリング絶縁膜(20)および第１層ポリシリコン層(1
6)のチャネル長方向のパターニングを順次行って、セル
フアラインされたスタック形状のフローティングゲート
(16)、コントロールゲート(22)を形成する。次に、コン
トロールゲート(22)およびフィールド酸化膜(12)をマス
クとしてシリコン基板(10)にリン（Ｐ）等のドナーイオ
ンを高濃度に注入して、コントロールゲート(22)とセル
フアラインするｎ+ 型のドレイン領域(24)およびソース
領域(26)を形成する。ドレイン領域(24)およびソース領
域(26)はこの後の熱処理により、約０．２μｍ横方向拡
散してフローティングゲートと重畳し、前述のデータ消
去領域となる（図９参照）。
コン層(22)を全面形成し、第２層ポリシリコン層(22)、
カップリング絶縁膜(20)および第１層ポリシリコン層(1
6)のチャネル長方向のパターニングを順次行って、セル
フアラインされたスタック形状のフローティングゲート
(16)、コントロールゲート(22)を形成する。次に、コン
トロールゲート(22)およびフィールド酸化膜(12)をマス
クとしてシリコン基板(10)にリン（Ｐ）等のドナーイオ
ンを高濃度に注入して、コントロールゲート(22)とセル
フアラインするｎ+ 型のドレイン領域(24)およびソース
領域(26)を形成する。ドレイン領域(24)およびソース領
域(26)はこの後の熱処理により、約０．２μｍ横方向拡
散してフローティングゲートと重畳し、前述のデータ消
去領域となる（図９参照）。
【００２７】フローティングゲート(16)のソース領域(2
6)側のみに比較的低濃度にリン（Ｐ）をイオン注入する
か、フローティングゲート(16)の全面に砒素（Ａｓ）イ
オンを注入する本実施例によれば、データ消去領域の短
サイズに比較して微小シリコン粒のポリシリコン層が得
られ、シリコン粒配列、シリコン粒径変動に起因するメ
モリセル毎の実効ゲート絶縁膜厚変動を抑制することが
できる。この結果、それぞれのメモリセルのデータ消去
特性を均一化することができ、フローティングゲートの
電荷の過剰消去を防止する回路が不要となり、回路が簡
素化される。また、データ書込特性の劣化もない。
6)側のみに比較的低濃度にリン（Ｐ）をイオン注入する
か、フローティングゲート(16)の全面に砒素（Ａｓ）イ
オンを注入する本実施例によれば、データ消去領域の短
サイズに比較して微小シリコン粒のポリシリコン層が得
られ、シリコン粒配列、シリコン粒径変動に起因するメ
モリセル毎の実効ゲート絶縁膜厚変動を抑制することが
できる。この結果、それぞれのメモリセルのデータ消去
特性を均一化することができ、フローティングゲートの
電荷の過剰消去を防止する回路が不要となり、回路が簡
素化される。また、データ書込特性の劣化もない。
【００２８】以上、本発明の実施例を説明したが、本発
明の半導体不揮発性メモリは第２層ポリシリコン層(20)
上にタングステンシリサイド（Ｗ／Ｓｉ）のような高融
点金属シリサイド膜を重ねたポリサイド構造を採用する
ことができる。また、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造も採用することもできる。
明の半導体不揮発性メモリは第２層ポリシリコン層(20)
上にタングステンシリサイド（Ｗ／Ｓｉ）のような高融
点金属シリサイド膜を重ねたポリサイド構造を採用する
ことができる。また、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造も採用することもできる。
【００２９】
【発明の効果】以上述べたように本発明の半導体不揮発
性メモリは、フローティングゲートのソース領域側のみ
に比較的低濃度にリン（Ｐ）をイオン注入するか、フロ
ーティングゲート全面に砒素（Ａｓ）イオンを注入する
ことにより、フローティングゲートのシリコン粒径をデ
ータ消去領域の短サイズに比較して微小とするため、シ
リコン粒配列、シリコン粒径変動に起因するメモリセル
毎の実効ゲート絶縁膜厚変動を抑制することができる。
この結果、それぞれのメモリセルのデータ消去特性を均
一化することができ、フローティングゲートの電荷の過
剰消去を防止する回路が不要となり、回路が簡素化され
る。また、データ書込特性の劣化もない。
性メモリは、フローティングゲートのソース領域側のみ
に比較的低濃度にリン（Ｐ）をイオン注入するか、フロ
ーティングゲート全面に砒素（Ａｓ）イオンを注入する
ことにより、フローティングゲートのシリコン粒径をデ
ータ消去領域の短サイズに比較して微小とするため、シ
リコン粒配列、シリコン粒径変動に起因するメモリセル
毎の実効ゲート絶縁膜厚変動を抑制することができる。
この結果、それぞれのメモリセルのデータ消去特性を均
一化することができ、フローティングゲートの電荷の過
剰消去を防止する回路が不要となり、回路が簡素化され
る。また、データ書込特性の劣化もない。
【図１】本発明の原理を説明するための半導体不揮発性
メモリの要部拡大断面図。
メモリの要部拡大断面図。
【図２】本発明の原理を説明するための半導体不揮発性
メモリの要部拡大断面図。
メモリの要部拡大断面図。
【図３】本発明の原理を説明するための半導体不揮発性
メモリの要部拡大断面図。
メモリの要部拡大断面図。
【図４】本発明の一実施例の要部平面図。
【図５】図４のｂ−ｂ線断面図。
【図６】実施例の製造プロセスを説明するための半導体
不揮発性メモリの要部断面図。
不揮発性メモリの要部断面図。
【図７】実施例の製造プロセスを説明するための半導体
不揮発性メモリの要部断面図。
不揮発性メモリの要部断面図。
【図８】実施例の製造プロセスを説明するための半導体
不揮発性メモリの要部断面図。
不揮発性メモリの要部断面図。
【図９】実施例の製造プロセスを説明するための半導体
不揮発性メモリの要部断面図。
不揮発性メモリの要部断面図。
１０ シリコン基板 １２ フィールド絶縁膜 １４ ゲート酸化膜 １６ 第１層ポリシリコン層、フローティングゲート １８ レジスト ２０ カップリング絶縁膜 ２２ 第２層ポリシリコン層、コントロールゲート ２４ ドレイン領域 ２６ ソース領域 ２８ コンタクト ３０ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (4)
- 【請求項１】 第１の導電型のシリコン基板上に形成し
たゲート絶縁膜と、 このゲート絶縁膜上にスタック形成したフローティング
ゲート、カップリング絶縁膜およびコントロールゲート
と、 コントロールゲートをマスクとする第２の導電型の不純
物のイオン注入によりシリコン基板に形成したドレイン
領域およびソース領域から構成され、 フローティングゲートのソース領域側のシリコン粒径
を、フローティングゲートとソース領域の重畳部の短サ
イズ以下としたことを特徴とする半導体不揮発性メモ
リ。 - 【請求項２】 フローティングゲートのソース領域側の
シリコン粒径を１μｍ以下としたことを特徴とする請求
項１の半導体不揮発性メモリ。 - 【請求項３】 第１の導電型のシリコン基板上に形成し
たゲート絶縁膜と、 このゲート絶縁膜上にスタック形成したフローティング
ゲート、カップリング絶縁膜およびコントロールゲート
と、 コントロールゲートをマスクとする第２の導電型の不純
物のイオン注入によりシリコン基板に形成したドレイン
領域およびソース領域から構成され、 フローティングゲートのソース領域側のリン（Ｐ）濃度
を１×１０20／ｃｍ3以下としたことを特徴とする半導
体不揮発性メモリ。 - 【請求項４】 第１の導電型のシリコン基板上に形成し
たゲート絶縁膜と、 このゲート絶縁膜上にスタック形成したフローティング
ゲート、カップリング絶縁膜およびコントロールゲート
と、 コントロールゲートをマスクとする第２の導電型の不純
物のイオン注入によりシリコン基板に形成したドレイン
領域およびソース領域から構成され、 フローティングゲートに砒素（Ａｓ）イオンを注入した
ことを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348460A JPH06204490A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348460A JPH06204490A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204490A true JPH06204490A (ja) | 1994-07-22 |
Family
ID=18397158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348460A Pending JPH06204490A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358070B1 (ko) * | 1999-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 |
-
1992
- 1992-12-28 JP JP4348460A patent/JPH06204490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358070B1 (ko) * | 1999-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 |
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