KR100647482B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

플래시 메모리 장치 및 그 제조 방법에 있어, 반도체 기판의 셀 영역 상에는 터널 산화막과 플로팅 게이트 및 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막이 형성되어 있다. 상기 유전막 상에는 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트가 형성되어 있다. 반도체 기판의 주변 회로 영역 상에는 터널 산화막과 플로팅 게이트와 동일한 물질로 이루어지는 폴리 실리콘막 패턴 및 상기 도전막과 동일한 도전막 패턴이 형성되어 있다. 따라서, 불량의 발생없이 충분하게 간략한 공정을 수행하여도 커플링 비가 향상된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and Method of Manufacturing the same}
도 1은 종래의 방법에 따라 반도체 장치를 제조할 때 발생하는 문제점을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 3은 도 2의 유전막을 구체적으로 나타내는 단면도이다.
도 4는 도 2의 도전막을 구체적으로 나타내는 단면도이다.
도 5a 내지 도 5c는 도 2의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 7a 내지 도 7d는 도 6의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지하면서 전기적으로 데이터의 입력과 출력이 가능한 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 장치들 중에서 플래시 메모리 장치는 셀 트랜지스터로서 터널 산화막, 제1 게이트 패턴인 플로팅 게이트, 유전막 및 제2 게이트 패턴인 콘트롤 게이트가 순차적으로 적층되는 구조를 갖는다. 상기 플래시 메모리 장치는 상기 콘트롤 게이트에 적절한 전압을 인가하여 상기 플로팅 게이트에 전자를 집어넣거나 빼냄으로서 프로그래밍이 이루어진다.
그러므로, 상기 플래시 메로리 장치는 상기 플로팅 게이트로 전달되는 전압의 손실을 충분하게 줄임으로서 전기적 특성을 확보한다. 여기서, 상기 플로팅 게이트로 전달되는 전압은 커플링 비(coupling ratio)를 향상시킴으로서 그 손실을 줄일 수 있다.
그렇지만, 상기 플래시 메모리 장치의 디자인 룰이 계속적으로 감소함에 따라 상기 유전막이 차지하는 면적도 감소하고 있는 추세이다. 이와 같이, 상기 유전막이 차지하는 면적의 감소는 상기 커플링 비의 감소를 초래한다. 따라서, 상기 유전막이 차지하는 면적의 감소에 따른 커플링 비의 감소를 보완하기 위하여 상기 유전막의 두께를 계속적으로 감소시키고 있다.
그러나, 상기 유전막이 두께를 계속적으로 감소시킬 경우에는 상기 콘트롤 게이트와 플로팅 게이트 사이에서의 누설 전류의 증가를 초래하고, 그 결과 상기 커플링 비의 감소 뿐만 아니라 플래시 메모리 장치의 전기적 신뢰성을 저하시킨다.
따라서, 최근에는 상기 유전막의 두께 감소에 따른 커플링 비를 보완하고, 누설 전류을 줄이기 위하여 고유전율(high-k dielectric)을 갖는 물질을 사용하여 상기 유전막을 형성하고 있다. 상기 고유전율을 갖는 물질을 사용하여 유전막을 형성하는 방법에 대한 일 예는 미합중국 특허 6,642,573호(issued to Halliyal et al.), 미합중국 특허 6,617,639호(issued to Wang et al.) 등에 개시되어 있다.
그러나, 상기 고유전율을 갖는 물질로 이루어지는 유전막을 n형 불순물이 도핑된 폴리 실리콘막으로 이루어지는 콘트롤 게이트와 함께 사용할 경우, 낮은 일함수(work function)에 기인한 터널링 전류의 증가가 빈번하게 발생한다. 이에, 최근에는 상기 n형 불순물이 도핑된 폴리 실리콘막 대신에 일함수가 큰 금속 물질로 이루어지는 박막을 콘트롤 게이트로 형성하여 상기 터널링 전류를 감소시키고 있다.
그렇지만, 상기 고유전율을 갖는 물질로 이루어지는 유전막 상에 금속 물질로 이루어지는 박막을 콘트롤 게이트로 형성할 경우 몇 가지 문제점이 발생한다.
도 1은 종래의 방법에 따라 반도체 장치를 제조할 때 발생하는 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 셀 영역과 주변 회로 영역을 갖는 기판(10) 상에 터널 산화막(12)과 폴리 실리콘막(14)을 형성한다. 여기서, 상기 폴리 실리콘막(14)은 후속되는 공정을 수행하여 플로팅 게이트로 형성된다. 그리고, 상기 폴리 실리콘막(14) 상에 고유전율을 갖는 물질로 이루어지는 박막과 금속 물질로 이루어지는 박막을 형성한 후, 패터닝을 수행하여 상기 고유전율을 갖는 물질로 이루어지는 박막은 유전막(16)으로 형성하고, 상기 금속 물질로 이루어지는 박막은 예비-콘트롤 게 이트(18)로 형성한다. 특히, 상기 금속 물질로 이루어지는 박막을 형성하는 것은 상기 유전막(16)이 주변 회로 영역에는 생략되고, 상기 셀 영역에만 형성되기 때문이다. 따라서, 상기 유전막(16)의 형성에서는 하드 마스크를 필요로 한다. 만약, 상기 하드 마스크로서 실리콘 질화막 또는 실리콘 산화막을 형성할 경우 상기 고유전율을 갖는 유전막(16)과 용이하게 반응하여 상기 유전막(16)의 특성을 저하시키기 때문에 바람직하지 않다. 따라서, 상기 금속 물질로 이루어지는 박막을 하드 마스크로 형성한다.
그러나, 상기 예비-콘트롤 게이트(18)로 형성하기 위한 패터닝에서 식각 마스크로 사용한 포토레지스트 패턴을 애싱할 때 상기 금속 물질로 이루어지는 박막이 산화되는 상황이 빈번하게 발생한다. 이와 같이, 상기 금속 물질로 이루어지는 박막에서 산화가 발생할 경우 계면 저항의 증가를 유발하고, 후속 공정에서 리프팅을 유발시키는 원인으로 작용하는 문제점이 있다.
그리고, 상기 패터닝을 수행한 후, 상기 금속 물질로 이루어지는 박막을 다시 형성해야 한다. 이는, 상기 주변 회로 영역에 형성한 상기 박막이 상기 유전막의 형성을 위한 패터닝을 수행할 때 완전히 제거되기 때문이다. 이와 같이, 상기 금속 물질로 이루어지는 박막을 두 차례에 걸쳐서 형성해야만 완성된 콘트롤 게이트를 형성할 수 있기 때문에 공정이 다소 복잡해지는 문제점이 있다.
본 발명의 제1 목적은 고유전율을 갖는 물질로 이루어지는 유전막과 큰 일함수를 갖는 게이트 구조물을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기 반도체 장치를 제조하기 위한 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 형성되는 제1 폴리 실리콘막과 상기 제1 폴리 실리콘막 상에 형성되고, 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막을 구비한다. 그리고, 상기 유전막 상에 형성되고, p형 불순물이 도핑된 제2 폴리 실리콘막 및 상기 제2 폴리 실리콘막 상에 형성되고, 금속 물질로 이루어지는 도전막을 구비한다.
상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판의 셀 영역 상에 형성되는 터널 산화막과 상기 터널 산화막 상에 형성되는 플로팅 게이트 및 상기 플로팅 게이트 상에 형성되고, 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막을 구비한다. 그리고, 상기 유전막 상에 형성되고, p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 구비한다.
상기 제1 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 주-셀 영역과 외곽-셀 영역을 포함하는 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 구비한다. 그리고, 상기 주-셀 영역 상에 순차적으로 형성되고, 제1 터널 산화막, 플로팅 게이트, 고유전율을 갖는 물질로 이루어지는 제1 박막을 포함하는 제1 유전막 및 p형 불순물이 도핑된 제1 폴리 실리콘막과 금속 물질로 이루어 지는 제1 도전막을 포함하는 콘트롤 게이트로 이루어지는 제1 게이트 구조물을 구비한다. 또한, 상기 주변 회로 영역과 상기 외곽-셀 영역 상에 순차적으로 형성되고, 제2 터널 산화막, 제2 폴리 실리콘막 및 금속 물질로 이루어지는 제2 도전막을 포함하는 제2 게이트 구조물을 구비한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 기판 상에 제1 폴리 실리콘막을 형성한 후, 상기 제1 폴리 실리콘막 상에 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막을 형성한다. 이어서, 상기 유전막 상에 p형 불순물이 도핑된 제2 폴리 실리콘막을 형성한 후, 상기 제2 폴리 실리콘막 상에 금속 물질로 이루어지는 도전막을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 셀 영역 상에 터널 산화막을 형성하고, 상기 터널 산화막 상에 플로팅 게이트를 형성한 후, 상기 플로팅 게이트 상에 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막을 형성한다. 그리고, 상기 유전막 상에 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트를 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에서는, 주-셀 영역과 외곽-셀 영역을 포함하는 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 마련한다. 이어서, 상기 반도체 기판의 주-셀 영역 상에 제1 터널 산화막, 플로팅 게이트, 고유전율을 갖는 물질로 이루어지는 제1 박 막을 포함하는 제1 유전막 및 p형 불순물이 도핑된 제1 폴리 실리콘막과 금속 물질로 이루어지는 제1 도전막을 포함하는 콘트롤 게이트를 순차적으로 적층하여 제1 게이트 구조물을 형성한다. 아울러, 상기 주변 회로 영역과 상기 외곽-셀 영역 상에 제2 터널 산화막, 제2 폴리 실리콘막 및 금속 물질로 이루어지는 제2 도전막을 순차적으로 적층하여 제2 게이트 구조물을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에서는, 주-셀 영역과 외곽-셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 마련한 후, 상기 반도체 기판 상에 예비-터널 산화막과 제1 폴리 실리콘막을 순차적으로 형성한다. 그리고, 상기 제1 폴리 실리콘막 상에 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 예비-유전막과 p형 불순물이 도핑된 제2 폴리 실리콘막을 순차적으로 형성한다. 이어서, 상기 제2 폴리 실리콘막과 예비-유전막을 패터닝하여 상기 셀 영역과 일부의 상기 외곽-셀 영역의 제1 폴리 실리콘막 상에 예비-제2 폴리 실리콘막 패턴과 예비-유전막 패턴을 형성한다. 계속해서, 상기 예비-제2 폴리 실리콘막 패턴과 예비-유전막 패턴 및 노출된 제1 폴리 실리콘막 상에 금속 물질로 이루어지는 도전막을 형성한다. 그리고, 상기 결과물을 패터닝한다. 이에 따라, 상기 주-셀 영역 상에는 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제1 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 플로팅 게이트, 상기 예비-유전막 패턴의 패터닝에 의해 형성되는 제1 유전막 및 상기 예비-제2 폴리 실리콘막 패턴의 패터닝에 의해 형성되는 제2 폴리 실리콘막 패턴과 상기 도전막의 패터닝에 의해 형성되는 제1 도전막 패턴으로 이루어지는 콘트 롤 게이트를 포함하는 제1 게이트 구조물이 형성된다. 그리고, 상기 주변 회로 영역 상에는 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제2 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 제3 폴리 실리콘막 패턴 및 상기 도전막의 패터닝에 의해 형성되는 제2 도전막 패턴을 포함하는 제2 게이트 구조물이 형성된다. 아울러, 상기 외곽-셀 영역 상에는 상기 제2 게이트 구조물과 동일한 제3 게이트 구조물이 형성되거나 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제3 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 제4 폴리 실리콘막 패턴, 상기 제4 폴리 실리콘막 패턴의 폭보다 좁은 폭을 갖는 제2 유전막과 상기 좁은 폭을 가지면서 상기 제2 폴리 실리콘막 패턴과 동일한 물질로 이루어지는 제5 폴리 실리콘막 패턴 및 상기 제4 폴리 실리콘막 패턴과 동일한 폭을 가지면서 상기 도전막의 패터닝에 의해 형성되는 제3 도전막 패턴을 포함하는 제4 게이트 구조물이 형성된다.
이와 같이, 본 발명에 의하면 고유전율을 갖는 물질로 이루어지는 유전막과 큰 일함수를 갖는 물질로 이루어지는 게이트 구조물을 용이하게 적용할 수 있다. 따라서, 본 발명을 플래시 메모리 장치에 적용할 경우 향상된 커플링 비의 구현이 가능하다.
이하, 본 발명의 실시예들에 따른 반도체 장치와 그 제조 방법을 첨부한 도면들을 참조하면 상세히 설명하기로 한다. 그리고, 도면들에서 동일한 참조 부호는 동일한 부재를 나타낸다.
실시예 1
도 2는 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 단면도이고, 도 3은 도 2의 유전막을 구체적으로 나타내는 단면도이고, 도 4는 도 2의 도전막을 구체적으로 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(20) 상에 제1 폴리 실리콘막(22)이 형성되어 있다. 상기 반도체 기판(20)의 예로서는 실리콘 기판 또는 실리콘-온-인슐레이터 기판 등을 들 수 있다. 그리고, 상기 제1 폴리 실리콘막(22)은 n형 불순물이 도핑된 폴리 실리콘막인 것이 바람직하다.
상기 제1 폴리 실리콘막(22) 상에는 유전막(24)이 형성되어 있다. 특히, 상기 유전막(24)은 커플링 비의 향상을 위하여 매우 얇게 형성하는 것이 바람직하다.
따라서, 상기 유전막(24)은 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지하면서 상기 유전막(24) 사이에서의 누설 전류를 충분하게 줄일 수 있는 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 것이 바람직하다. 그리고, 상기 고유전율을 갖는 물질은 금속 산화물인 것이 바람직하다. 사용될 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2 O3, Nb2O5, Al2O3, TiO2, CeO 2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3 , Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 따라서, 상기 고유전율을 갖는 물질로서 금속 산화물을 사용함으로서 상기 유전막(24)은 금속 산화막을 포함한다. 그 리고, 상기 유전막(24)은 실리콘 산화막, 실리콘 질화막 등을 더 포함하는 것이 바람직하다. 특히, 상기 실리콘 산화막과 실리콘 질화막이 순차적으로 적층되는 구조물을 더 포함하는 것이 더욱 바람직하다. 따라서, 도 3에 도시된 바와 같이, 상기 유전막(24)은 실리콘 산화막(24a), 실리콘 질화막(24b) 및 고유전율을 갖는 물질로 이루어지는 박막(24c)이 순차적으로 적층되는 것이 가장 바람직하다.
상기 유전막(24) 상에는 p형 불순물이 도핑된 제2 폴리 실리콘막(26a)이 형성되어 있다. 또한, 상기 제2 폴리 실리콘막(26a) 상에는 금속 물질로 이루어지는 도전막(26b)이 형성되어 있다.
상기 제2 폴리 실리콘막(26a)은 상기 유전막(24)을 패터닝할 때 하드 마스크의 기능을 갖는다. 아울러, 상기 제2 폴리 실리콘막(26a)은 상기 유전막(24) 상에 상기 금속 물질로 이루어지는 도전막(26b)을 단독으로 형성할 때 발생하는 결함들을 충분하게 방지한다. 특히, 상기 제2 폴리 실리콘막(26a)으로서 p형 불순물이 도핑된 폴리 실리콘막을 형성하는 것은 상기 p형 불순물이 도핑된 폴리 실리콘막(26a)이 n형 불순물이 도핑된 폴리 실리콘막에 비해 일함수가 크기 때문이다. 아울러, 상기 p형 불순물이 경우에는 P+형 불순물인 것이 바람직하다.
상기 도전막(26b)은 금속 질화막, 금속막 등으로 이루어지는 것이 바람직하다. 따라서, 도 4에 도시된 바와 같이, 상기 도전막(26b)은 금속 질화막(26b1)과 금속막(26b2)이 순차적으로 적층되는 것이 가장 바람직하다.
여기서, 상기 금속 질화막(26b1)의 예로서는 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 등을 들 수 있다. 이들은 단일막 또는 둘 이상이 적층되어 형성된 다층막일 수 있다. 그렇지만, 상기 금속 질화막(26b1)은 단일막으로 형성하는 것이 바람직하다. 상기 금속막(26b2)의 예로서는 텅스텐막, 티타늄막, 탄탈륨막 등을 들 수 있다. 이들은 단일막 또는 둘 이상이 적층되어 형성된 다층막일 수 있다. 그렇지만, 상기 금속막(26b2)은 단일막으로 형성하는 것이 바람직하다.
이와 같이, 본 실시예에서는 제1 폴리 실리콘막, 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막, p형 불순물이 도핑된 제2 폴리 실리콘막 및 금속 물질을 포함하는 도전막이 순차적으로 적층되는 구조물을 갖는 반도체 장치를 제공한다. 특히, 상기 구조물을 갖는 반도체 장치는 스토리지 트랜지스터로서 커플링 비가 향상되고, 누설 전류가 감소된다.
도 5a 내지 도 5c는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 도 2에 도시된 반도체 장치를 제조하는 방법을 도시한 단면도들이다.
도 5a를 참조하면, 실리콘 기판과 같은 반도체 기판(20)을 마련한다. 그리고, 상기 반도체 기판(20) 상에 n형 불순물이 도핑된 제1 폴리 실리콘막(22)을 형성한다.
구체적으로, 상기 제1 폴리 실리콘막(22)은 적층이 이루어지는 제1 공정과 n형 불순물을 도핑시키는 제2 공정을 수행하여 형성한다. 상기 제1 공정은 퍼니스를 사용한 실란(SiH4) 가스의 열 분해를 수행하여 형성하는 것이 바람직하다. 상기 실란 가스의 예로서는 100% 실란 가스, 질소로 희석한 20 내지 30% 실란 가스 등을 들 수 있다. 그리고, 상기 제1 공정에서의 온도가 약 500℃ 미만일 경우에는 제1 폴리 실리콘막(22)이 적층되는 속도가 너무 느리기 때문에 바람직하지 않고, 약 650℃를 초과할 경우에는 실란 가스의 고갈이 발생하고, 제1 폴리 실리콘막(22)의 균일도가 나빠지기 때문에 바람직하지 않다. 따라서, 상기 제1 공정은 약 500 내지 650℃의 온도에서 수행하는 것이 바람직하다. 특히, 상기 온도 범위 내에서 제1 공정을 실시할 경우, 약 25 내지 150Pa의 압력에서 양호한 적층 속도를 나타낸다. 그리고, 상기 제2 공정의 예로서는 상기 제1 공정을 수행한 이후에 실시하는 확산, 이온 주입, 상기 제1 공정을 수행하는 도중에 n형 불순물을 도핑시키는 인-시튜 도핑 등을 들 수 있다. 특히, 상기 제2 공정의 수행에서는 n형 불순물로서 보론을 도핑시키는 것이 바람직하다.
도 5b를 참조하면, 상기 제1 폴리 실리콘막(22) 상에 유전막(24)을 형성한다. 상기 유전막(24)은 고유전물을 갖는 박막을 포함하는 것이 바람직하다. 본 실시예의 상기 고유전율을 갖는 물질은 금속 산화물로서 앞서 나열한 것과 동일하다. 특히, 본 실시예에서는 상기 금속 산화물로서 Al2O3를 선택한다. 아울러, 상기 유전막(24)은 실리콘 산화막, 실리콘 질화막을 더 포함하는 것이 바람직하다. 따라서, 본 실시예에서는 상기 제1 폴리 실리콘막(22) 상에 상기 실리콘 산화막과 실리콘 질화막 및 상기 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막(24)을 형성한다.
구체적으로, 화학 기상 증착 공정을 수행하여 상기 제1 폴리 실리콘막(22) 상에 실리콘 산화막과 실리콘 질화막을 순차적으로 형성한다. 이어서, 상기 실리콘 질화막 상에 상기 고유전율을 갖는 물질로 이루어지는 박막을 형성한다. 상기 고유전율을 갖는 물질로 이루어지는 박막은 스퍼터링, 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성할 수 있다.
상기 고유전율을 갖는 박막으로서 원자층 적층 공정을 수행하여 Al2O3막을 형성하는 방법을 예로 들면 다음과 같다.
먼저, Al2O3막을 형성하기 위한 대상물인 상기 실리콘 산화막과 실리콘 질화막을 갖는 기판(20)을 챔버 내에 위치시킨다. 그리고, 상기 챔버 내부의 온도와 압력을 적절하게 조정한다. 만약, 상기 온도가 너무 낮으면 반응 물질들의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 온도가 너무 높으면 결정화가 빠르게 진행되고, 화학 기상 증착의 특성을 나타내기 때문에 바람직하지 않다. 따라서, 상기 챔버 내부의 온도를 약 150 내지 400℃로 조절하는 것이 바람직하다. 특히, 상기 챔버 내의 온도를 약 300℃로 조절하는 것이 가장 바람직한데, 이는 약 300℃의 온도에서 원자층 적층의 특성이 가장 양호하게 나타나기 때문이다.
이어서, 상기 대상물의 상부로 제1 반응 물질인 알루미늄 소스 물질을 도입한다. 여기서, 상기 알루미늄 소스 물질의 예로서는 TMA(trimethylaluminum : Al(CH3)3)를 들 수 있다. 상기 제1 반응 물질은 약 2초 동안 상기 대상물의 상부로 도입되는 것이 바람직하다. 이와 같이, 상기 제1 반응 물질로서 알루미늄 소스 물질을 도입함으로서 상기 알루미늄 소스 물질의 제1 부분은 상기 대상물 상에 화학 흡착되고, 제2 부분은 물리 흡착된다. 구체적으로, 상기 알루미늄 소스 물질의 제1 부분은 상기 실리콘 질화막 상에 화학 흡착된다.
그리고, 상기 대상물의 상부로 아르곤 가스를 도입한다. 상기 아르곤 가스는 퍼지 가스로서, 약 3초 동안 상기 대상물의 상부로 도입되는 것이 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 대상물의 상부로 도입시켜 상기 대상물 상에 물리 흡착된 상기 알루미늄 소스 물질의 제2 부분을 제거시킨다.
다음으로, 상기 대상물의 상부로 산화제를 도입한다. 상기 산화제의 예로서는 O3, H2O, H2O2, CH3OH, C2H5 OH 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예서는 산화제로서 O3를 사용한다. 그리고, 상기 산화제로서 O3는 약 3초 동안 상기 대상물의 상부로 도입하는 것이 바람직하다. 이와 같이, 상기 산화제를 상기 대상물의 상부로 도입시킴으로서 상기 알루미늄 소스 물질의 제1 부분은 산화가 이루어진다. 그 결과, 상기 대상물 상에는 알루미늄-산화물을 함유하는 고상 물질이 형성된다.
이어서, 상기 고상 물질이 형성된 상기 대상물의 상부로 아르곤 가스를 도입한다. 상기 아르곤 가스는 언급한 바와 같이 약 3초 동안 상기 대상물의 상부로 도입시킨다. 이와 같이, 상기 아르곤 가스를 상기 대상물의 상부로 도입시킴으로서 상기 챔버 내에 남아 있는 산화제가 제거된다.
이에 따라, 상기 대상물 즉, 실리콘 질화막 상에는 알루미늄-산화물을 함유하는 고상 물질이 형성된다. 특히, 상기 알루미늄 소스 물질의 도입, 아르곤 가스 의 도입, 산화제의 도입 및 아르곤 가스의 도입을 반복하여 실시함으로서 상기 알루미늄-산화물을 함유하는 고상 물질을 원하는 두께를 갖는 Al2O3막으로 형성한다. 특히, 상기 Al2O3막은 얇은 등가 산화막 두께를 유지하면서 상기 유전막(24) 사이에서의 누설 전류를 충분하게 줄일 수 있기 때문에 매우 얇은 두께를 갖도록 형성할 수 있다.
이와 같이, 상기 공정들을 적절하게 수행함으로서 상기 제1 폴리 실리콘막(22) 상에 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막(24)이 형성된다.
도 5c를 참조하면, 상기 유전막(24) 상에 p형 불순물이 도핑된 제2 폴리 실리콘막(26a)을 형성한다. 상기 제2 폴리 실리콘막(26a)은 도핑되는 불순물의 종류를 제외하고는 상기 제1 폴리 실리콘막(22)을 형성하는 방법과 동일한 방법을 수행하여 형성한다. 상기 제2 폴리 실리콘막(26a)에 도핑되는 불순물의 예로서는 인(P)을 들 수 있다. 또한, 상기 제2 폴리 실리콘막(26a)은 불순물이 도핑되지 않은 폴리 실리콘막을 형성한 후, 상기 불순물이 도핑되지 않은 폴리 실리콘막에 p형 불순물을 도핑시키는 공정을 수행하여 형성할 수도 있다.
이어서, 상기 제2 폴리 실리콘막(26a) 상에 금속 물질로 이루어지는 도전막(26b)을 형성한다. 상기 도전막(26b)의 예로서는 금속 질화막, 금속막 등을 들 수 있다. 바람직하게는, 상기 금속 질화막과 금속막을 순차적으로 적층한다. 본 실시예에서의 상기 금속 질화막과 금속막 각각에 대한 예는 언급한 바와 동일하다. 따 라서, 본 실시예에서는 상기 금속 질화막으로서 텅스텐 질화막을 형성하고, 상기 금속막으로서 텅스텐막을 형성한다.
구체적으로, 상기 제2 폴리 실리콘막(26a)을 형성한 후, 제1 스퍼터링을 수행하여 상기 텅스텐 질화막을 형성한다. 상기 제1 스퍼터링은 주로 약 10 내지 20mTorr의 압력, 약 700 내지 800Watt의 직류 전류 및 약 120 내지 200℃의 온도를 갖는 조건으로 수행한다. 특히, 상기 스퍼터링에서는 질소 가스를 사용하는데, 장치적 구성을 고려할 경우 약 30 내지 50sccm의 유량 조건으로 사용한다. 이와 같이, 상기 제1 스퍼터링을 수행함으로서 상기 제2 폴리 실리콘막(26a) 상에 텅스텐 질화막을 형성한다. 상기 텅스텐 질화막은 상기 스퍼터링 이외에도 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성할 수도 있다.
그리고, 상기 텅스텐 질화막을 형성한 후, 제2 스퍼터링을 수행하여 상기 텅스텐막을 형성한다. 상기 제2 스퍼터링은 주로 약 10 내지 20mTorr의 압력, 약 1.8 내지 2.2Kwatt의 직류 전류 및 약 120 내지 200℃의 온도를 갖는 조건으로 수행한다. 이와 같이, 상기 제2 스퍼터링을 수행함으로서 상기 텅스텐 질화막 상에 텅스텐막을 형성한다. 상기 텅스텐막은 상기 스퍼터링 이외에도 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성할 수도 있다.
특히, 상기 텅스텐 질화막을 형성하기 위한 제1 스퍼터링과 상기 텅스텐막을 형성하기 위한 제2 스퍼터링은 단일 챔버 내에서 동일한 진공을 유지하면서 인-시튜로 수행할 수 있다.
이에 따라, 상기 제2 폴리 실리콘막(26a) 상에 금속 질화막과 금속막을 갖는 도전막(26b)을 형성한다.
이와 같이, 본 실시예에서는 제1 폴리 실리콘막, 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막, p형 불순물이 도핑된 제2 폴리 실리콘막 및 금속 물질을 포함하는 도전막이 순차적으로 적층되는 구조물을 갖는 반도체 장치의 제조 방법를 제공한다. 특히, 상기 제조 방법을 통하여 형성한 반도체 장치는 스토리지 트랜지스터로서 커플링 비가 향상되고, 누설 전류가 감소된다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 6을 참조하면, 반도체 기판(70)의 셀 영역 상에는 플래시 메모리 장치에서 데이터를 저장하는 스토리지 트랜지스터인 제1 게이트 구조물(81a)이 형성되어 있다. 상기 제1 게이트 구조물(81a)은 제1 터널 산화막(82a), 플로팅 게이트(84a), 제1 유전막(86a) 및 콘트롤 게이트(88a)를 구비한다.
특히, 상기 제1 게이트 구조물(81a)은 상기 반도체 기판(70)의 셀 영역 중에서 주-셀 영역 상에 형성되는 것으로서, 상기 제1 터널 산화막(82a), 플로팅 게이트(84a), 유전막(86a) 및 콘트롤 게이트(88a) 모두가 동일한 폭을 갖는다.
구체적으로, 상기 제1 게이트 구조물(81a)의 제1 터널 산화막(82a)은 실리콘 산화막인 것이 바람직하다. 아울러, 본 실시예의 상기 제1 게이트 구조물(81a)의 플로팅 게이트(84a)는 실시예 1의 폴리 실리콘막과 동일한 것으로서 n형 불순물이 도핑된 폴리 실리콘막인 것이 바람직하다.
상기 제1 게이트 구조물(81a)의 제1 유전막(84a)은 고유전물을 갖는 물질로 이루어지는 제1 박막을 포함하는 것이 바람직한데, 본 실시예의 상기 고유전율을 갖는 물질은 금속 산화물로서 실시예 1에서 나열한 것과 동일하다. 또한, 본 실시예의 상기 제1 유전막(84a)은, 실시예 1과 마찬가지로, 실리콘 산화막, 실리콘 질화막을 더 포함하는 것이 바람직하다. 따라서, 본 실시예의 상기 제1 게이트 구조물(81a)의 제1 유전막(84a)은 상기 실리콘 산화막과 실리콘 질화막 및 상기 고유전율을 갖는 물질로 이루어지는 제1 박막을 포함한다.
본 실시예의 상기 제1 게이트 구조물(81a)의 콘트롤 게이트(88a)는 폴리 실리콘막 패턴(88a1)과 금속 물질로 이루어지는 제1 도전막 패턴(88a2)을 포함하는데, 상기 폴리 실리콘막 패턴(88a1)은 실시예 1의 제2 폴리 실리콘막과 동일한 구성을 갖고, 상기 제1 도전막 패턴(88a2)은 실시예 1의 도전막과 동일한 구성을 갖는다. 따라서, 본 실시예에의 상기 제1 게이트 구조물(81a)의 콘트롤 게이트(88a)는 p형 불순물이 도핑된 폴리 실리콘막 패턴(88a1) 및 금속 질화막과 금속막으로 이루어지는 제1 도전막 패턴(88a2)을 포함한다.
본 실시예에 의하면, 셀 영역 중에서도 주-셀 영역 상에 형성되는 스토리지 트랜지스터로서의 제1 게이트 구조물(81a)은 향상된 커플링 비를 갖고, 감소된 누설 전류를 갖는다. 이는, 고유전율을 갖는 물질을 포함하는 박막을 유전막(84a)으 로 사용하고, 일함수가 큰 p형 불순물이 도핑된 폴리 실리콘막 패턴(88a1)과 도전막 패턴(88a2)을 콘트롤 게이트(88a)로 사용하기 때문이다.
그리고, 상기 p형 불순물이 도핑된 폴리 실리콘막을 포함하는 플래시 메모리 장치에 대한 예들은 대한민국 공개특허 1998-53432호, 대한민국 공개특허 1998-79362호, 일본국 공개특허 1993-243582호 등에 개시되어 있다. 하지만, 상기 특허들에는 도전막이 생략된 p형 불순물이 도핑된 폴리 실리콘막을 포함하는 콘트롤 게이트가 개시되어 있다. 특히, 상기 일본국 공개특허 1993-243582호에는 고유전율을 갖는 물질을 포함하는 박막 대신에 산화막-질화막-산화막(ONO)의 구조를 갖는 유전막이 개시되어 있다. 따라서, 상기 특허들에 개시된 플래시 메모리 장치는 본 발명에 개시하고 있는 플래시 메모리 장치와는 다르다.
상기 반도체 기판(70)의 주변 회로 영역 상에는 제2 터널 산화막(82c), 제3 폴리 실리콘막 패턴(84c) 및 제2 도전막 패턴(88c)을 구비하는 제2 게이트 구조물(81c)이 형성되어 있다. 특히, 상기 제2 게이트 구조물(81c)은 플래시 메모리 장치에서 스위칭, 증폭, 센싱 등과 같은 기능을 갖는다. 여기서, 상기 제2 터널 산화막(82c), 제3 폴리 실리콘막 패턴(84c) 및 제2 도전막 패턴(88c) 모두는 동일한 폭을 갖는다.
구체적으로, 상기 제2 게이트 구조물(81c)의 제2 터널 산화막(82c)는 상기 제1 게이트 구조물(81a)의 제1 터널 산화막(82a)과 동일하다. 상기 제2 게이트 구조물(81c)의 제3 폴리 실리콘막 패턴(84c)은 상기 제1 게이트 구조물(81a)의 플로 팅 게이트(84c)와 동일하다. 따라서, 상기 제2 게이트 구조물(81c)의 제3 폴리 실리콘막 패턴(84c)은 n형 불순물이 도핑된 폴리 실리콘막을 패터닝하여 형성하는 바람직하다. 또한, 상기 제2 게이트 구조물(81c)의 제2 도전막 패턴(88c)은 상기 제1 게이트 구조물(81a)의 콘트롤 게이트(88a)의 제1 도전막 패턴(88a2)과 동일하다.
그러므로, 본 실시예의 상기 제2 게이트 구조물(81c)은 제2 터널 산화막(82c), 제3 폴리 실리콘막 패턴(84c) 및 금속 질화막과 금속막으로 이루어지는 제2 도전막 패턴(88c)을 포함한다.
본 실시예에 의하면, 주변 회로 영역 상에 형성되는 제2 게이트 구조물은 제1 게이트 구조물에 비해 단순하다. 따라서, 본 실시예는 적합한 각각의 기능에 부합하는 구성을 갖는 게이트 구조물들이 제공이 가능하다.
상기 제2 게이트 구조물(81c)은 상기 주변 회로 영역 뿐만 아니라 상기 셀 영역 중에서도 주-셀 영역을 제외한 외곽-셀 영역 상에도 형성될 수 있다. 상기 외곽-셀 영역은 셀 영역 중에서 최외곽 영역으로서 상기 주변 회로 영역과 이웃하는 영역 또는 인접한 셀 영역과 이웃하는 영역으로 정의하는 것이 바람직하다. 특히, 상기 외곽-셀 영역은 소스 선택 라인(source select line : SSL) 또는 접지 선택 라인(ground select line : GSL)으로 이루어지기 때문에 상기 외곽-셀 영역 상에는 상기 제2 게이트 구조물(81c)과 동일한 구성을 갖는 제3 게이트 구조물(도시되지 않음)이 형성되어도 무방하다.
하지만, 상기 주-셀 영역에 제1 게이트 구조물(81a)을 형성할 때 충분한 공 정 마진을 확보하기 위하여 상기 외곽-셀 영역 상에 제4 게이트 구조물(81b)이 형성되기도 한다.
구체적으로, 상기 제4 게이트 구조물(81b)은 상기 제1 게이트 구조물(81a)의 제1 유전막(84a) 및 콘트롤 게이트(88a)의 제2 폴리 실리콘막 패턴(88a2)이 갖는 폭의 크기를 제외하고는 제1 게이트 구조물(81a)과 동일하다. 따라서, 상기 제4 게이트 구조물(81b)은 제1 게이트 구조물(81a)의 제1 터널 산화막(82a)과 동일한 제3 터널 산화막(82b), 제1 게이트 구조물(81a)의 플로팅 게이트(84a)와 동일한 구조를 갖는 제4 폴리 실리콘막 패턴(84b)을 구비한다. 그러나, 상기 제3 게이트 구조물(81b)은 상기 제4 폴리 실리콘막 패턴(84b)이 갖는 폭보다 좁은 폭을 갖는 제2 유전막(86b)을 구비한다. 여기서, 상기 제2 유전막(86b)은 제1 게이트 구조물(81a)의 제1 유전막(86a)과 동일한 물질로 이루어진다. 그리고, 상기 제3 게이트 구조물(81b)은 상기 제2 유전막(86b)과 동일한 폭을 갖는 제5 폴리 실리콘막 패턴(88b2)을 갖는다. 상기 제3 게이트 구조물(81b)의 제5 폴리 실리콘막 패턴(88b2)은 상기 제1 게이트 구조물(81a)의 제2 폴리 실리콘막 패턴(88a1)과 동일한 물질로 이루어진다. 그리고, 상기 제3 게이트 구조물(81b)은 상기 제1 게이트 구조물(81a)의 제1 도전막 패턴(88a2)과 동일한 폭을 갖고, 동일한 물질로 이루어지는 제3 도전막 패턴(88b2)을 구비한다
이에 따라, 상기 외곽-셀 영역 상에는 제3 터널 산화막(82b), 제4 폴리 실리 콘막 패턴(84b), 좁은 폭을 갖는 제2 유전막(86b), 좁은 폭을 갖는 제5 폴리 실리콘막 패턴(88b1) 및 제3 도전막 패턴(88b2)으로 이루어지는 제3 게이트 구조물(81b)이 구비될 수도 있다.
본 실시예에 의하면, 외곽-셀 영역 상에 상기 제3 게이트 구조물(81b)의 형성이 가능하기 때문에 충분한 공정 마진의 확보가 가능하다. 따라서, 미세 패턴을 요구하는 최근의 반도체 장치의 제조에 보다 적극적으로 응용할 수 있다.
도 7a 내지 도 7d는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 도 6에 도시된 반도체 장치를 제조하는 방법을 도시한 단면도들이다.
도 7a를 참조하면, 셀 영역과 주변 회로 영역을 갖는 반도체 기판(70)을 마련한다. 특히, 상기 셀 영역은 주-셀 영역과 외곽-셀 영역으로 더 구분된다.
이어서, 상기 기판(70) 상에 예비-터널 산화막(72)을 형성한다. 상기 예비-터널 산화막(72)은 실리콘 산화막으로서 열산화법 또는 라디칼 산화법 등을 수행하여 형성한다. 특히, 상기 예비-터널 산화막(72)은 약 10 내지 300Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 50 내지 150Å의 두께를 갖도록 형성하는 것이 더욱 바람직하고, 약 50 내지 70Å의 두께를 갖도록 형성하는 것이 보다 더 바람직하다.
그 다음에, 상기 예비-터널 산화막(72) 상에 제1 폴리 실리콘막(74)을 형성한다. 상기 제1 폴리 실리콘막(74)은 실시예 1의 제1 폴리 실리콘막을 형성하는 방법과 동일한 방법을 수행하여 형성한다. 따라서, 본 실시예의 제1 폴리 실리콘막 (74)은 n형 불순물이 도핑된 폴리 실리콘막이다. 특히, 상기 제1 폴리 실리콘막(74)은 약 300 내지 1,000Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 300 내지 700Å의 두께를 갖도록 형성하는 것이 더욱 바람직하다. 아울러, 상기 제1 폴리 실리콘막(74)은 보이드(void) 또는 심(seam) 등과 같은 결함이 발생하지 않도록 주의를 기울이면서 형성해야 한다.
이어서, 상기 제1 폴리 실리콘막(74) 상에 예비-유전막(76)을 형성한다. 특히, 상기 예비-유전막(76)은 고유전율을 갖는 물질로 이루어지는 박막을 포함하도록 형성한다. 상기 고유전율을 갖는 물질의 예는 실시예 1에서 언급한 것과 동일하다. 그리고, 상기 예비-유전막(76)은 실리콘 산화막과 실리콘 질화막을 더 형성하는 것이 바람직하다. 따라서, 상기 예비-유전막(76)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 박막을 순차적으로 적층하여 형성한다. 그리고, 상기 실리콘 산화막 실리콘 질화막 및 고유전율을 갖는 박막 각각은 실시예 1에서의 방법과 동일한 방법을 수행하여 형성한다. 특히, 상기 예비-유전막(76)은 약 150 내지 300Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 180 내지 300Å의 두께를 갖도록 형성하는 것이 더욱 바람직하다.
계속해서, 상기 예비-유전막(76) 상에 p형 불순물이 도핑된 제2 폴리 실리콘막(78)을 형성한다. 상기 제2 폴리 실리콘막(78)은 실시예 1의 제2 폴리 실리콘막을 형성하는 방법과 동일한 방법을 수행하여 형성한다. 특히, 본 실시예의 제2 폴리 실리콘막(78)은 약 300 내지 1,000Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 300 내지 700Å의 두께를 갖도록 형성하는 것이 더욱 바람직하다.
도 7b를 참조하면, 상기 제2 폴리 실리콘막(78)과 상기 예비-유전막(76)을 패터닝한다. 상기 패터닝에서는 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행한다. 이와 같이, 상기 패터닝을 수행함으로서 상기 제2 폴리 실리콘막(78)과 상기 예비-유전막(76)은 예비-제2 폴리 실리콘막 패턴(78a) 및 예비-유전막 패턴(76a)으로 형성된다. 특히, 상기 예비-제2 폴리 실리콘막 패턴(78a) 및 예비-유전막 패턴(76a)은 상기 주-셀 영역에 형성된다. 아울러, 상기 외곽-셀 영역 상에 상기 예비-제2 폴리 실리콘막 패턴(78a) 및 예비-유전막 패턴(76a)의 일부가 형성될 수도 있다. 만약, 상기 외곽-셀 영역 상에 상기 예비-제2 폴리 실리콘막 패턴(78a) 및 예비-유전막 패턴(76a)의 일부가 형성되지 않을 경우 후속되는 공정에서의 공정 마진이 충분하지 않다. 따라서, 상기 외곽-셀 영역 상에 상기 예비-제2 폴리 실리콘막 패턴(78a) 및 예비-유전막 패턴(76a)의 일부를 형성함으로서 충분한 공정 마진을 확보한다. 또한, 본 실시예에서는 상기 패터닝에서 식각 마스크로 사용한 포토레지스트 패턴을 제거하는 애싱 공정을 수행하여도 상기 예비-제2 폴리 실리콘막 패턴(78a)이 노출되기 때문에 산화가 거의 이루어지지 않는다. 그러므로, 본 실시예는 종래와는 달리 산화에 보다 적극적으로 대처할 수 있다.
도 7c를 참조하면, 상기 예비-제2 폴리 실리콘막 패턴(78a)과 예비-유전막 패턴(76a)을 갖는 결과물 상에 금속 물질을 포함하는 도전막(80)을 형성한다. 즉, 상기 예비-제2 폴리 실리콘막 패턴(78a)과 예비-유전막 패턴(76a) 및 노출된 폴리 실리콘막 패턴(74) 상에 상기 도전막(80)을 형성한다. 상기 도전막(80)은 실시예 1의 방법과 동일한 방법을 수행하여 형성한다. 따라서, 상기 도전막(80)은 금속 질 화막과 금속막으로 이루어진다. 특히, 상기 도전막(80)은 약 300 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 300 내지 400Å의 두께를 갖도록 형성하는 것이 더욱 바람직하다. 상기 도전막(80)은 상기 금속 질화막을 약 50Å의 두께를 갖도록 형성하고, 상기 금속막을 약 300Å의 두께를 갖도록 형성하는 것이 가장 바람직하다. 본 실시예에서는 상기 결과물 상에 도전막(80)을 한 차례만 형성한다. 따라서, 본 실시예는 종래와는 달리 공정의 단순화를 꾀할 수 있다.
이어서, 상기 도전막(80)을 형성한 후, 상기 도전막(80)의 표면을 평탄화시킨다. 상기 평탄화에서는 주로 화학기계적 연마를 수행한다. 이와 같이, 상기 도전막(80)의 표면을 평탄화시키는 것은 상기 도전막(80)이 상기 예비-제2 폴리 실리콘막 패턴(78a)과 예비-유전막 패턴(76a)에 의해 단차를 갖기 때문이다.
그리고, 상기 도전막(80)을 평탄화시킨 후, 상기 도전막(80) 상에 하드 마스크막(도시하지 않음)을 더 형성할 수도 있다. 이때, 상기 하드 마스크막은 주로 실리콘 질화막을 형성하고, 약 1,000 내지 1,200Å의 두께를 갖도록 형성한다.
도 7d를 참조하면, 상기 도전막(80)을 갖는 결과물을 기판(70)의 표면이 노출될 때까지 패터닝한다. 상기 패터닝에서는 주로 포토레지스트 패턴을 식각 마스크로 사용하는 사진 식각 공정을 수행한다. 이와 같이, 상기 패터닝을 수행함으로서 상기 주-셀 영역 상에는 제1 게이트 구조물(81a)이 형성되고, 상기 주변 회로 영역 상에는 제2 게이트 구조물(81c)이 형성되고, 상기 외곽-셀 영역 상에는 제3 게이트 구조물(도시되지 않음) 또는 제4 게이트 구조물(81b)이 형성된다.
구체적으로, 상기 제1 게이트 구조물(81a)은 상기 예비-터널 산화막(72)을 패터닝함으로서 형성되는 제1 터널 산화막(82a), 상기 제1 폴리 실리콘막(74)을 패터닝함으로서 형성되는 플로팅 게이트(84a), 상기 예비-유전막 패턴(76a)을 패터닝함으로서 형성되는 제1 유전막(86a) 및 상기 예비-제2 폴리 실리콘막 패턴(78a)을 패터닝함으로서 형성되는 제2 폴리 실리콘막 패턴(88a1)과 상기 도전막(80)을 패터닝함으로서 형성되는 제1 도전막 패턴(88a2)으로 이루어지는 콘트롤 게이트(88a)를 포함한다. 특히, 상기 제1 게이트 구조물(81a)은 데이터를 저장하는 스토로지 트랜지스터의 기능을 갖는다.
그리고, 상기 제2 게이트 구조물(81c)은 상기 예비-터널 산화막(72)을 패터닝함으로서 형성되는 제2 터널 산화막(82c), 상기 제1 폴리 실리콘막(74)을 패터닝함으로서 형성되는 제3 폴리 실리콘막 패턴(84c) 및 상기 도전막(80)을 패터닝함으로서 형성되는 제2 도전막 패턴(88c)을 포함한다. 특히, 상기 제2 게이트 구조물(81c)은 플래시 메모리 장치에서 스위칭, 증폭, 센싱 등과 같은 기능을 갖는 트랜지스터로 동작한다.
상기 패터닝을 수행할 때 공정 마진으로 인하여 상기 외곽-셀 영역 상에 형성된 예비-유전막 패턴(76a)과 예비-제2 폴리 실리콘막 패턴(78a)이 상기 셀 영역에 모두 포함될 경우 상기 제3 게이트 구조물(도시되지 않음)은 제2 게이트 구조물(81c)과 동일한 구성을 갖는다.
이에 반해, 상기 예비-유전막 패턴(76a)과 예비-제2 폴리 실리콘막 패턴(78a)의 일부가 상기 외곽-셀 영역에 포함될 경우에는 상기 외곽-셀 영역 상에는 제4 게이트 구조물(81b)이 형성된다. 상기 제4 게이트 구조물(81b)은 상기 예비-터널 산화막(72)을 패터닝함으로서 형성되는 제3 터널 산화막(82b), 상기 제1 폴리 실리콘막(74)을 패터닝함으로서 형성되는 제4 폴리 실리콘막 패턴(84b), 상기 제4 폴리 실리콘막 패턴(84b)의 폭보다 좁은 폭을 갖는 제2 유전막(86b)과 상기 좁은 폭을 가지면서 상기 예비-제2 폴리 실리콘막 패턴(78a)의 패터닝에 의해 형성되는 제5 폴리 실리콘막 패턴(88b1) 및 상기 제4 폴리 실리콘막 패턴(84b)과 동일한 폭을 가지면서 상기 도전막(80)의 패터닝에 의해 형성되는 제3 도전막 패턴(88b2)을 포함한다. 특히, 상기 제3 게이트 구조물 또는 제4 게이트 구조물(81b)은 소스 선택 라인(SSL) 또는 접지 선택 라인(GSL)의 기능을 갖는다.
이와 같이, 본 실시예에 의하면 제1 게이트 구조물, 제2 게이트 구조물 및 제3게이트 구조물/제4 게이트 구조물을 동시에 형성할 수 있다. 특히, 금속 물질로 이루어지는 박막이 애싱 공정에서 노출되는 상황을 배재한다. 따라서, 산화에 적극적으로 대처할 수 있고, 공정의 단순화를 꾀할 수도 있다. 아울러, 고유전율을 갖는 물질을 유전막으로 용이하게 적용하고, 높은 일함수의 제공이 가능한 물질을 콘트롤 게이트로 용이하게 적용할 수 있다. 그러므로, 커플링 비가 충분하게 향상되는 플래시 메모리 장치의 제공이 가능하다.
특히, 본 실시예에서는 p형 불순물이 도핑된 제2 폴리 실리콘막을 적절하게 형성함으로서 레지스터(resistor)와 같은 부재를 형성하기 위한 별도의 공정을 진행하지 않아도 된다. 즉, 종래와 같이 금속 물질로 이루어지는 도전막으로 콘트롤 게이트를 형성할 경우에는 상기 레지스터와 같은 부재를 형성하기 위하여 폴리 실리콘막을 형성하는 별도의 공정을 진행해야 한다. 그러나, 본 실시예의 경우에는 상기 p형 불순물이 도핑된 제2 폴리 실리콘막이 콘트롤 게이트에 포함되기 때문에 상기 p형 불순물이 도핑된 제2 폴리 실리콘막의 일부를 상기 레지스터로 이용하면 되는 것이다.
본 발명에 의하면 불량의 발생없이 충분하게 간략한 공정을 수행하여도 커플링 비가 보다 향상된다. 따라서, 본 발명은 반도체 장치의 신뢰성과 생산성의 향상을 도모할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (56)

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  7. 반도체 기판의 셀 영역 상에 형성되는 터널 산화막;
    상기 터널 산화막 상에 형성되고, n형 불순물이 도핑된 제1 폴리 실리콘막을 포함하는 플로팅 게이트;
    상기 플로팅 게이트 상에 형성되고, 고유전율을 갖는 금속 산화물질로 이루어지는 박막을 포함하는 유전막; 및
    상기 유전막 상에 형성되고, p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트를 구비하는 반도체 장치.
  8. 삭제
  9. 제7 항에 있어서, 상기 고유전율을 갖는 금속 산화물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제7 항에 있어서, 상기 콘트롤 게이트의 도전막은 금속 질화막, 금속막 또는 이들의 다층막인 것을 특징으로 하는 반도체 장치.
  12. 제11 항에 있어서, 상기 금속 질화막은 텅스텐 질화막, 티티늄 질화막, 탄탈륨 질화막 또는 이들의 다층막이고, 상기 금속막은 텅스텐막, 티타늄막, 탄탈륨막 또는 이들의 다층막인 것을 특징으로 하는 반도체 장치.
  13. 제7 항에 있어서, 상기 반도체 기판의 셀 영역 중에서 주-셀 영역을 제외한 외곽-셀 영역 상에 형성되는 유전막과 p형 불순물이 도핑된 폴리 실리콘막은 상기 플로팅 게이트의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제7 항에 있어서, 상기 반도체 기판의 셀 영역 중에서 주-셀 영역을 제외한 외곽-셀 영역 상에는 상기 터널 산화막, 상기 플로팅 게이트 및 상기 도전막이 형성되는 것을 특징으로 하는 반도체 장치.
  15. 주-셀 영역과 외곽-셀 영역을 포함하는 셀 영역 및 주변 회로 영역을 갖는 반도체 기판;
    상기 주-셀 영역 상에 순차적으로 형성되고, 제1 터널 산화막, n형 불순물이 도핑된 폴리 실리콘막을 포함하는 플로팅 게이트, 고유전율을 갖는 금속 산화물질로 이루어지는 제1 박막을 포함하는 제1 유전막 및 p형 불순물이 도핑된 제1 폴리 실리콘막과 금속 물질로 이루어지는 제1 도전막을 포함하는 콘트롤 게이트로 이루어지는 제1 게이트 구조물; 및
    상기 주변 회로 영역과 상기 외곽-셀 영역 상에 순차적으로 형성되고, 제2 터널 산화막, n형 불순물이 도핑된제 2 폴리 실리콘막 및 금속 물질로 이루어지는 제2 도전막을 포함하는 제2 게이트 구조물을 구비하는 반도체 장치.
  16. 삭제
  17. 제15 항에 있어서, 상기 제1 박막의 고유전율을 갖는 금속 산화물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치.
  18. 삭제
  19. 제15 항에 있어서, 상기 제1 도전막과 상기 제2 도전막 각각은 금속 질화막, 금속막 또는 이들의 다층막인 것을 특징으로 하는 반도체 장치.
  20. 제19 항에 있어서, 상기 금속 질화막은 텅스텐 질화막, 티티늄 질화막, 탄탈륨 질화막 또는 이들의 다층막이고, 상기 금속막은 텅스텐막, 티타늄막, 탄탈륨막 또는 이들의 다층막인 것을 특징으로 하는 반도체 장치.
  21. 제15 항에 있어서, 상기 외곽-셀 영역 상에는 상기 제2 게이트 구조물 대신에 상기 제2 폴리 실리콘막과 제2 도전막 사이에 상기 제2 폴리 실리콘막의 폭보다 좁은 폭을 가지면서 고유전율을 갖는 금속 산화물질로 이루어지는 제2 박막과 p형 불순물이 도핑된 제3 폴리 실리콘막을 더 포함하는 제3 게이트 구조물이 형성되는 것을 특징으로 하는 반도체 장치.
  22. 제21 항에 있어서, 상기 제2 박막의 고유전율을 갖는 물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O 3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O 3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치.
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  31. 반도체 기판의 셀 영역 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 n형 불순물이 도핑된 폴리 실리콘을 이용하여 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 고유전율을 갖는 금속 산화물질로 이루어지는 박막을 포함하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트를 형성하는 단계를 구비하는 반도체 장치의 제조 방법.
  32. 삭제
  33. 제31 항에 있어서, 상기 고유전율을 갖는 금속 산화물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제31 항에 있어서, 상기 p형 불순물이 도핑된 폴리 실리콘막은 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계 및 상기 불순물이 도핑되지 않은 폴리 실리콘막에 p형 불순물을 도핑시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 삭제
  36. 제31 항에 있어서, 상기 콘트롤 게이트의 도전막은 금속 질화막, 금속막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제36 항에 있어서, 상기 금속 질화막은 텅스텐 질화막, 티티늄 질화막, 탄탈륨 질화막 또는 이들의 다층막을 형성하고, 상기 금속막은 텅스텐막, 티타늄막, 탄탈륨막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제31 항에 있어서, 상기 반도체 기판의 셀 영역 중에서 주-셀 영역을 제외한 외곽-셀 영역 상에는 상기 유전막과 p형 불순물이 도핑된 폴리 실리콘막을 상기 플로팅 게이트의 폭보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치 의 제조 방법.
  39. 제31 항에 있어서, 상기 반도체 기판의 셀 영역 중에서 주-셀 영역을 제외한 외곽-셀 영역 상에는 상기 터널 산화막, 상기 플로팅 게이트 및 상기 도전막을 순차적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 주-셀 영역과 외곽-셀 영역을 포함하는 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 마련하는 단계;
    상기 반도체 기판의 주-셀 영역 상에 제1 터널 산화막, n형 불순물이 도핑된 폴리 실리콘으로 이루어진 플로팅 게이트, 고유전율을 갖는 금속 산화물질로 이루어지는 제1 박막을 포함하는 제1 유전막 및 p형 불순물이 도핑된 제1 폴리 실리콘막과 금속 물질로 이루어지는 제1 도전막을 포함하는 콘트롤 게이트를 순차적으로 적층하여 제1 게이트 구조물을 형성하는 단계; 및
    상기 주변 회로 영역과 상기 외곽-셀 영역 상에 제2 터널 산화막, n형 불순물이 도핑된 제2 폴리 실리콘막 및 금속 물질로 이루어지는 제2 도전막을 순차적으로 적층하여 제2 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  41. 삭제
  42. 제40 항에 있어서, 상기 제1 박막의 고유전율을 갖는 금속 산화물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제40 항에 있어서, 상기 p형 불순물이 도핑된 제1 폴리 실리콘막은 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계 및 상기 불순물이 도핑되지 않은 폴리 실리콘막에 p형 불순물을 도핑시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 삭제
  45. 제40 항에 있어서, 상기 제1 도전막과 상기 제2 도전막 각각은 금속 질화막, 금속막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제45 항에 있어서, 상기 금속 질화막은 텅스텐 질화막, 티티늄 질화막, 탄탈 륨 질화막 또는 이들의 다층막을 형성하고, 상기 금속막은 텅스텐막, 티타늄막, 탄탈륨막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제40 항에 있어서, 상기 외곽-셀 영역 상에는 상기 제2 폴리 실리콘막과 제2 도전막 사이에 상기 제2 폴리 실리콘막의 폭보다 좁은 폭을 가지면서 고유전율을 갖는 금속 산화물질로 이루어지는 제2 박막과 p형 불순물이 도핑된 제3 폴리 실리콘막을 더 포함하는 제3 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제47 항에 있어서, 상기 제2 박막의 고유전율을 갖는 물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O 3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O 3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 삭제
  50. 주-셀 영역과 외곽-셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상에 예비-터널 산화막을 형성하는 단계;
    상기 예비-터널 산화막 상에 n형 불순물이 도핑된 제1 폴리 실리콘막을 형성하는 단계;
    상기 제1 폴리 실리콘막 상에 고유전율을 갖는 금속 산화물질로 이루어지는 박막을 포함하는 예비-유전막을 형성하는 단계;
    상기 예비-유전막 상에 p형 불순물이 도핑된 제2 폴리 실리콘막을 형성하는 단계;
    상기 제2 폴리 실리콘막과 예비-유전막을 패터닝하여 상기 셀 영역과 일부의 상기 외곽-셀 영역의 제1 폴리 실리콘막 상에 예비-제2 폴리 실리콘막 패턴과 예비-유전막 패턴을 형성하는 단계;
    상기 예비-제2 폴리 실리콘막 패턴과 예비-유전막 패턴 및 노출된 제1 폴리 실리콘막 상에 금속 물질로 이루어지는 도전막을 형성하는 단계; 및
    상기 결과물을 패터닝함으로서 상기 주-셀 영역 상에는 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제1 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 플로팅 게이트, 상기 예비-유전막 패턴의 패터닝에 의해 형성되는 제1 유전막 및 상기 예비-제2 폴리 실리콘막 패턴의 패터닝에 의해 형성되는 제2 폴리 실리콘막 패턴과 상기 도전막의 패터닝에 의해 형성되는 제1 도전막 패턴으로 이루어지는 콘트롤 게이트를 포함하는 제1 게이트 구조물을 형성하고, 상기 주변 회로 영역 상에는 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제2 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 제3 폴리 실리콘막 패턴 및 상기 도전막의 패터닝에 의해 형성되는 제2 도전막 패턴을 포함하는 제2 게이트 구조물을 형성하고, 상기 외곽-셀 영역 상에는 상기 제2 게이트 구조물과 동일한 제3 게이트 구조물을 형성하거나 상기 예비-터널 산화막의 패터닝에 의해 형성되는 제3 터널 산화막, 상기 제1 폴리 실리콘막의 패터닝에 의해 형성되는 제4 폴리 실리콘막 패턴, 상기 제4 폴리 실리콘막 패턴의 폭보다 좁은 폭을 갖는 제2 유전막과 상기 좁은 폭을 가지면서 상기 제2 폴리 실리콘막 패턴과 동일한 물질로 이루어지는 제5 폴리 실리콘막 패턴 및 상기 제4 폴리 실리콘막 패턴과 동일한 폭을 가지면서 상기 도전막의 패터닝에 의해 형성되는 제3 도전막 패턴을 포함하는 제4 게이트 구조물을 형성하는 단계를 구비하는 반도체 장치의 제조 방법.
  51. 삭제
  52. 제50 항에 있어서, 상기 박막의 고유전율을 갖는 금속 산화물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 삭제
  54. 제50 항에 있어서, 상기 p형 불순물이 도핑된 제2 폴리 실리콘막은 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계 및 상기 불순물이 도핑되지 않은 폴리 실리콘막에 p형 불순물을 도핑시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제50 항에 있어서, 상기 도전막은 금속 질화막, 금속막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제50 항에 있어서, 상기 금속 질화막은 텅스텐 질화막, 티티늄 질화막, 탄탈륨 질화막 또는 이들의 다층막을 형성하고, 상기 금속막은 텅스텐막, 티타늄막, 탄탈륨막 또는 이들의 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040074074A 2004-09-16 2004-09-16 반도체 장치 및 그 제조 방법 KR100647482B1 (ko)

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