JPH03177065A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03177065A JPH03177065A JP1315477A JP31547789A JPH03177065A JP H03177065 A JPH03177065 A JP H03177065A JP 1315477 A JP1315477 A JP 1315477A JP 31547789 A JP31547789 A JP 31547789A JP H03177065 A JPH03177065 A JP H03177065A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に同一半導体基板にＥ Ｐ Ｒ
ＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ＋ｎａｂｌ
ｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）またはＥ ”
Ｆ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂ
ｌｅ Ｐｒｏｇｒａｎ＋ｍａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ）、ＮＭＯＳ （Ｎ ｃｈａｎｎｅｌ
Ｍｅｔａｌ ０ｘｉｄｅ ５ｅＩＩＩｉｃｏｎｄｕｃ
ｔｏｒ）およびＰ Ｍ ＯＳ （Ｎ ｃｈａｎｎｅｌ
Ｍｅｔａｌ ０ｘｉｄｅＳｅ＋＋＋１ｃｏｎｄｕｃｔｏ
ｒ）を混在させた半導体装置およびその製造方法に関す
るものである。
ＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ＋ｎａｂｌ
ｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）またはＥ ”
Ｆ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂ
ｌｅ Ｐｒｏｇｒａｎ＋ｍａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ）、ＮＭＯＳ （Ｎ ｃｈａｎｎｅｌ
Ｍｅｔａｌ ０ｘｉｄｅ ５ｅＩＩＩｉｃｏｎｄｕｃ
ｔｏｒ）およびＰ Ｍ ＯＳ （Ｎ ｃｈａｎｎｅｌ
Ｍｅｔａｌ ０ｘｉｄｅＳｅ＋＋＋１ｃｏｎｄｕｃｔｏ
ｒ）を混在させた半導体装置およびその製造方法に関す
るものである。
上述したＥＰＲＯＭやＥ”ＦＲＯＭは、一般にＦ ＡＭ
ＯＳ （Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ａｖａｌａｎ
ｃｈｅＩｎｊｅｃｔｉｏｎ ＭＯＳ ）とも呼ばれてお
り、従来は第３図に示すように半導体基板１に形成され
たＰ導電型ウェル２にＮ導電型のソース領域３およびド
レイン領域４を形成するとともにゲート絶縁膜５の上に
はＮ導電型の浮遊ゲート電極６を形成し、さらにその上
に層間絶縁膜７を介して同じくＮ導電型の制御ゲート電
極８を形成している。一方、素子の微細化が進むにつれ
て、ＣＭＯ３ （Ｃｏｍｐｌｅｍｅｔａｒｙ ＭＯＳ）では、ＮＭＯＳ
およびＰＭＯＳの双方とも表面チャネル型とするために
、ＮＭＯ８のゲート電極をＮ゛ポリシリコン構成し、Ｐ
ＭＯＳのゲート電極をＰ゛ポリシリコン構成するデュア
ルゲート型のものが用いられるようになってきた。
ＯＳ （Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ａｖａｌａｎ
ｃｈｅＩｎｊｅｃｔｉｏｎ ＭＯＳ ）とも呼ばれてお
り、従来は第３図に示すように半導体基板１に形成され
たＰ導電型ウェル２にＮ導電型のソース領域３およびド
レイン領域４を形成するとともにゲート絶縁膜５の上に
はＮ導電型の浮遊ゲート電極６を形成し、さらにその上
に層間絶縁膜７を介して同じくＮ導電型の制御ゲート電
極８を形成している。一方、素子の微細化が進むにつれ
て、ＣＭＯ３ （Ｃｏｍｐｌｅｍｅｔａｒｙ ＭＯＳ）では、ＮＭＯＳ
およびＰＭＯＳの双方とも表面チャネル型とするために
、ＮＭＯ８のゲート電極をＮ゛ポリシリコン構成し、Ｐ
ＭＯＳのゲート電極をＰ゛ポリシリコン構成するデュア
ルゲート型のものが用いられるようになってきた。
（発明が解決しようとする課題）
第３図に示した従来のＥＦＲＯＭと、上述したデュアル
ゲート型のＣＭＯ３とを同一の半導体基板に形成する場
合、浮遊ゲート電極および制御ゲート電極の双方を同じ
Ｎ導電型のポリシリコンロおよび８で形成しているため
、先ずＮＭＯＳＯＮ型のゲート電極およびＥＰＲＯＭの
浮遊ゲート電極を形成し、次にＰＭＯＳのＰ型のゲート
電極を形成し、最後にＥＰＲＯＭのＮ型の制御ゲート電
極を形成しており、ポリシリコン膜の形成およびそれに
対するイオン注入工程が３回も必要となり、製造工程が
面倒となり時間が掛かるとともに歩留りが低下し、特性
が劣化する恐れが大きくなりコストが必然的に高くなる
欠点がある。
ゲート型のＣＭＯ３とを同一の半導体基板に形成する場
合、浮遊ゲート電極および制御ゲート電極の双方を同じ
Ｎ導電型のポリシリコンロおよび８で形成しているため
、先ずＮＭＯＳＯＮ型のゲート電極およびＥＰＲＯＭの
浮遊ゲート電極を形成し、次にＰＭＯＳのＰ型のゲート
電極を形成し、最後にＥＰＲＯＭのＮ型の制御ゲート電
極を形成しており、ポリシリコン膜の形成およびそれに
対するイオン注入工程が３回も必要となり、製造工程が
面倒となり時間が掛かるとともに歩留りが低下し、特性
が劣化する恐れが大きくなりコストが必然的に高くなる
欠点がある。
本発明の目的は、上述した従来の欠点を除去し、デュア
ルゲート型のＣＭＯ３とＦＡＭＯＳとを同一の半導体基
体に混在させるにも拘らず、ポリシリコン膜の形成およ
びイオン注入工程を２回で済ませることができ、その結
果として安定した特性を有し、コストも安価な半導体装
置を提供するとともに製造工程が簡単で時間がかからず
、高い歩留りを有する半導体装置の製造方法を提供しよ
うとするものである。
ルゲート型のＣＭＯ３とＦＡＭＯＳとを同一の半導体基
体に混在させるにも拘らず、ポリシリコン膜の形成およ
びイオン注入工程を２回で済ませることができ、その結
果として安定した特性を有し、コストも安価な半導体装
置を提供するとともに製造工程が簡単で時間がかからず
、高い歩留りを有する半導体装置の製造方法を提供しよ
うとするものである。
（課題を解決するための手段および作用）本発明の半導
体装置は、一導電型を有する第１の半導体基体部分と、
この第１半導体基体部分の表面に形成された反対導電型
のソースおよびドレイン領域と、これらソースおよびド
レイン領域の間に位置する半導体基体部分によって構成
されるチャネル領域の上に形成されたゲート絶縁膜と、
このゲート絶縁膜の上に形成された反対導電型の半導体
層よりなるゲート電極とを有する第１のＭＯＳと、 反対導電型を有する第２の半導体基体部分と、この半導
体基体部分の表面に形成された一導電型のソースおよび
ドレイン領域と、これらソースおよびドレイン領域の間
に位置する半導体基体部分によって構成されるチャネル
領域の上に形成されたゲート絶縁膜と、このゲート絶縁
膜の上に形成された一導電型の半導体層よりなるゲート
電極とを有する第２のＭＯＳと、 一導電型を有する第３の半導体基体部分と、この第３半
導体基体部分の表面に形成された反対導電型を有するソ
ースおよびドレイン領域と、これらソースおよびドレイ
ン領域の間に位置する半導体基体部分によって構成され
るチャネル領域の上に形成されたゲート絶縁膜と、この
ゲート絶縁膜の上に形成された反対導電型の半導体層よ
り成る浮遊ゲート電極と、この浮遊ゲート電極の上に形
成された層間絶縁膜と、この層間絶縁膜の上に形成され
た一導電型の半導体層より成る制御ゲート電極とを有す
るＦＡＭＯＳとを具えることを特徴とするものである。
体装置は、一導電型を有する第１の半導体基体部分と、
この第１半導体基体部分の表面に形成された反対導電型
のソースおよびドレイン領域と、これらソースおよびド
レイン領域の間に位置する半導体基体部分によって構成
されるチャネル領域の上に形成されたゲート絶縁膜と、
このゲート絶縁膜の上に形成された反対導電型の半導体
層よりなるゲート電極とを有する第１のＭＯＳと、 反対導電型を有する第２の半導体基体部分と、この半導
体基体部分の表面に形成された一導電型のソースおよび
ドレイン領域と、これらソースおよびドレイン領域の間
に位置する半導体基体部分によって構成されるチャネル
領域の上に形成されたゲート絶縁膜と、このゲート絶縁
膜の上に形成された一導電型の半導体層よりなるゲート
電極とを有する第２のＭＯＳと、 一導電型を有する第３の半導体基体部分と、この第３半
導体基体部分の表面に形成された反対導電型を有するソ
ースおよびドレイン領域と、これらソースおよびドレイ
ン領域の間に位置する半導体基体部分によって構成され
るチャネル領域の上に形成されたゲート絶縁膜と、この
ゲート絶縁膜の上に形成された反対導電型の半導体層よ
り成る浮遊ゲート電極と、この浮遊ゲート電極の上に形
成された層間絶縁膜と、この層間絶縁膜の上に形成され
た一導電型の半導体層より成る制御ゲート電極とを有す
るＦＡＭＯＳとを具えることを特徴とするものである。
このような本発明の半導体装置の好適実施例においては
、前記一導電型をＰ導電型とし、反対導電型をＮ導電型
として、ＦＡＭＯＳの浮遊ゲート電極をＮ導電型半導体
層を以て構成し、制御ゲート電極をＰ導電型の半導体層
を以て構成する。
、前記一導電型をＰ導電型とし、反対導電型をＮ導電型
として、ＦＡＭＯＳの浮遊ゲート電極をＮ導電型半導体
層を以て構成し、制御ゲート電極をＰ導電型の半導体層
を以て構成する。
さらに、本発明の半導体装置の製造方法は、半導体基体
に、互いに電気的に分離されているとともにゲート絶縁
膜で被覆された少なくとも２個のＰ導電型ウェルと少な
くとも１個のＮ導電型ウェルとを形成する工程と、 前記ゲート絶縁膜の表面にＮ型不純物を注入したＮ導電
型半導体層を形成する工程と、このＮ導電型半導体層の
、ＦＡＭＯＳを形成すべき一方のＰ導電型ウェルの表面
にある部分および他方のＰ導電型ウェルに形成すべきＮ
ＭＯＳのゲート電極となる部分を除いて選択的に除去す
る工程と、 表面全体の上に層間絶縁膜を形成する工程と、この層間
絶縁膜の上にＰ型不純物を注入したＰ導電型半導体層を
形成する工程と、 このＰ導電型半導体層の、前記ＦＡＭＯＳを形成すべき
一方のＰ導電型ウェルの表面に存在する部分および前記
Ｎ導電型ウェルに形成すべきＰＭＯ５のゲート電極とな
る部分を除いて選択的に除去する工程と、 前記一方のＰ導電型ウェルの上に残存しているＮ型半導
体層、層間絶縁膜およびＰ型半導体層を選択的にパター
ニングしてＦＡＭＯ５の浮遊ゲート電極、層間絶縁膜お
よび制御ゲート電極を形成する工程と、 前記Ｐ導電型ウェルにＮ型不純物を注入してソースおよ
びドレイン領域を形成し、前記Ｎ導電型ウェルにＰ型不
純物を注入してソースおよびドレイン領域を形成する工
程とを具えることを特徴とするものである。
に、互いに電気的に分離されているとともにゲート絶縁
膜で被覆された少なくとも２個のＰ導電型ウェルと少な
くとも１個のＮ導電型ウェルとを形成する工程と、 前記ゲート絶縁膜の表面にＮ型不純物を注入したＮ導電
型半導体層を形成する工程と、このＮ導電型半導体層の
、ＦＡＭＯＳを形成すべき一方のＰ導電型ウェルの表面
にある部分および他方のＰ導電型ウェルに形成すべきＮ
ＭＯＳのゲート電極となる部分を除いて選択的に除去す
る工程と、 表面全体の上に層間絶縁膜を形成する工程と、この層間
絶縁膜の上にＰ型不純物を注入したＰ導電型半導体層を
形成する工程と、 このＰ導電型半導体層の、前記ＦＡＭＯＳを形成すべき
一方のＰ導電型ウェルの表面に存在する部分および前記
Ｎ導電型ウェルに形成すべきＰＭＯ５のゲート電極とな
る部分を除いて選択的に除去する工程と、 前記一方のＰ導電型ウェルの上に残存しているＮ型半導
体層、層間絶縁膜およびＰ型半導体層を選択的にパター
ニングしてＦＡＭＯ５の浮遊ゲート電極、層間絶縁膜お
よび制御ゲート電極を形成する工程と、 前記Ｐ導電型ウェルにＮ型不純物を注入してソースおよ
びドレイン領域を形成し、前記Ｎ導電型ウェルにＰ型不
純物を注入してソースおよびドレイン領域を形成する工
程とを具えることを特徴とするものである。
このような本発明によれば、ＥＰＲＯＭやＥ”ＰＲＯＭ
などのＦＡＭＯＳにおいて、その浮遊ゲート電極をＮＭ
ＯＳのゲート電極と同時に形成することができ、制御ゲ
ート電極をＰＭＯＳのゲート電極と同時に形成すること
ができるので、半導体層の形成およびイオン注入工程は
２回で足りることになり、製造工程は簡単になり、歩留
りも向上し、安定した特性を有する安価な半導体装置を
得ることができる。
などのＦＡＭＯＳにおいて、その浮遊ゲート電極をＮＭ
ＯＳのゲート電極と同時に形成することができ、制御ゲ
ート電極をＰＭＯＳのゲート電極と同時に形成すること
ができるので、半導体層の形成およびイオン注入工程は
２回で足りることになり、製造工程は簡単になり、歩留
りも向上し、安定した特性を有する安価な半導体装置を
得ることができる。
（実施例）
第１図は本発明の半導体装置の一実施例の構成を示す線
図的断面図である。本例においては、Ｐ導電型のシリコ
ン半導体基板１１の表面にＰ型ウェル１２．１３と、Ｎ
型ウェル１４とが形成されている。
図的断面図である。本例においては、Ｐ導電型のシリコ
ン半導体基板１１の表面にＰ型ウェル１２．１３と、Ｎ
型ウェル１４とが形成されている。
第１のＰ型ウェル１２にはＥＰＲＯＭが形成され、第２
のＰ型ウェル１３にはＮＭＯＳが形成され、Ｎ型ウェル
１４にはＰＭＯＳが形成されている。これらのウェル１
２．１３および１４の間は、ＬＯＣＯ３酸化膜１５で電
気的に分離されている。ＥＰＲＯＭを形成したＰ型ウェ
ル１２の表面にはＮ゛型のソース領域１６およびドレイ
ン領域１７が形成されている。
のＰ型ウェル１３にはＮＭＯＳが形成され、Ｎ型ウェル
１４にはＰＭＯＳが形成されている。これらのウェル１
２．１３および１４の間は、ＬＯＣＯ３酸化膜１５で電
気的に分離されている。ＥＰＲＯＭを形成したＰ型ウェ
ル１２の表面にはＮ゛型のソース領域１６およびドレイ
ン領域１７が形成されている。
また、これらソースおよびドレイン領域の間のＰ型ウェ
ル１２の部分で構成されるチャネル領域の上にはゲート
絶縁膜として作用するシリコン酸化膜１８が形成されて
おり、このシリコン酸化膜の上にはＮ゛型のポリシリコ
ン膜より成る浮遊ゲート電極１９が形成されている。こ
の浮遊ゲート電極１９の上にはシリコン酸化膜より成る
層間絶縁膜２０を介してＮ°型のポリシリコン膜より成
る制御ゲート電極２１が形成されている。このように、
本発明の半導体装置においては、ＥＦＲＯＭの浮遊ゲー
ト電極１９および制御ゲート電極２１とを反対の導電型
を有する半導体層で構成する。また、第２のＰ型ウェル
１３の表面にはＮ′″型のソース領域２２およびドレイ
ン領域２３が形成されているとともにゲート絶縁膜２４
を介してＮ゛型のポリシリコン膜より戒るゲート電極２
５が形成され、ＮＭＯＳが構成されている。さらに、Ｎ
型ウェル１４の表面にはＰ４型のソース領域２６および
ドレイン領域２７が形成されているとともにゲート絶縁
膜２８を介してＰ゛型のポリシリコン膜より成るゲート
電極２９が形成され、ＰＭＯＳが構成されている。第１
図にはシリコン基Ｆｉ１１の表面に形成される酸化膜や
絶縁膜、ゲート、ソースおよびドレイン領域に対する配
線などは示していないが、これらは通常のように形成す
ることができる。このような本発明の半導体装置におい
ては、ＥＦＲＯＭの浮遊ゲート電極１９および制御ゲー
ト電極２１をそれぞれＮ゛型の半導体層およびＰ９型の
半導体層で構成しているため、これらをＮＭＯＳのゲー
ト電極２５およびＰＭＯＳのゲート電極２９と同時に形
成することができ、したがって半導体層の形成およびイ
オンの注入工程を２回行うことにより形成することがで
きる。
ル１２の部分で構成されるチャネル領域の上にはゲート
絶縁膜として作用するシリコン酸化膜１８が形成されて
おり、このシリコン酸化膜の上にはＮ゛型のポリシリコ
ン膜より成る浮遊ゲート電極１９が形成されている。こ
の浮遊ゲート電極１９の上にはシリコン酸化膜より成る
層間絶縁膜２０を介してＮ°型のポリシリコン膜より成
る制御ゲート電極２１が形成されている。このように、
本発明の半導体装置においては、ＥＦＲＯＭの浮遊ゲー
ト電極１９および制御ゲート電極２１とを反対の導電型
を有する半導体層で構成する。また、第２のＰ型ウェル
１３の表面にはＮ′″型のソース領域２２およびドレイ
ン領域２３が形成されているとともにゲート絶縁膜２４
を介してＮ゛型のポリシリコン膜より戒るゲート電極２
５が形成され、ＮＭＯＳが構成されている。さらに、Ｎ
型ウェル１４の表面にはＰ４型のソース領域２６および
ドレイン領域２７が形成されているとともにゲート絶縁
膜２８を介してＰ゛型のポリシリコン膜より成るゲート
電極２９が形成され、ＰＭＯＳが構成されている。第１
図にはシリコン基Ｆｉ１１の表面に形成される酸化膜や
絶縁膜、ゲート、ソースおよびドレイン領域に対する配
線などは示していないが、これらは通常のように形成す
ることができる。このような本発明の半導体装置におい
ては、ＥＦＲＯＭの浮遊ゲート電極１９および制御ゲー
ト電極２１をそれぞれＮ゛型の半導体層およびＰ９型の
半導体層で構成しているため、これらをＮＭＯＳのゲー
ト電極２５およびＰＭＯＳのゲート電極２９と同時に形
成することができ、したがって半導体層の形成およびイ
オンの注入工程を２回行うことにより形成することがで
きる。
第２図Ａ−Ｇは、本発明による半導体装置の製造方法の
一実施例の順次の工程における半導体装置の構成を示す
線図的断面図である。先ず、第２図Ａに示すように、Ｐ
型シリコン基板３１の表面に通常の方法でＰ型ウェル３
２．３３およびＮ型ウェル３４を形成するとともにこれ
らのウェルをＬＯＣＯ３酸化膜３５で素子分離する。ま
た、各ウェル３２゜３３および３４の表面にはゲート酸
化膜３６．３７および３８をそれぞれ形成する。
一実施例の順次の工程における半導体装置の構成を示す
線図的断面図である。先ず、第２図Ａに示すように、Ｐ
型シリコン基板３１の表面に通常の方法でＰ型ウェル３
２．３３およびＮ型ウェル３４を形成するとともにこれ
らのウェルをＬＯＣＯ３酸化膜３５で素子分離する。ま
た、各ウェル３２゜３３および３４の表面にはゲート酸
化膜３６．３７および３８をそれぞれ形成する。
次に、第２図Ｂに示すように、全体の上にポリシリコン
膜を、例えばＣＶＤ法により形成した後、Ｎ型不純物で
ある砒素（Ａｓ）をイオン注入してＮ°型のポリシリコ
ン膜３９を形成する。
膜を、例えばＣＶＤ法により形成した後、Ｎ型不純物で
ある砒素（Ａｓ）をイオン注入してＮ°型のポリシリコ
ン膜３９を形成する。
次に、第２図Ｃに示すように、ＮＩ型のポリシリコン膜
３９をフォトエツチング技術を用いて選択的にパターニ
ングし、ＦＡＭＯＳを形成すべきＰ型ウェル３２の表面
全体の上に存在する部分４０と、ＮＭＯＳを形成すべき
Ｐ型ウェル３３の上にあってＮＭＯＳのゲート電極とな
る部分４１とを残し、他は除去する。
３９をフォトエツチング技術を用いて選択的にパターニ
ングし、ＦＡＭＯＳを形成すべきＰ型ウェル３２の表面
全体の上に存在する部分４０と、ＮＭＯＳを形成すべき
Ｐ型ウェル３３の上にあってＮＭＯＳのゲート電極とな
る部分４１とを残し、他は除去する。
さらに、第２図りに示すように、全体の上に層間絶縁膜
４２を形成した後、この層間絶縁膜の上にポリシリコン
膜をＣＶＤ法で堆積し、さらにそこにＰ型不純物である
ボロン（Ｂｒ）をイオン注入してＰ゛型のポリシリコン
膜４３を形成する。
４２を形成した後、この層間絶縁膜の上にポリシリコン
膜をＣＶＤ法で堆積し、さらにそこにＰ型不純物である
ボロン（Ｂｒ）をイオン注入してＰ゛型のポリシリコン
膜４３を形成する。
次に、第２図Ｅに示すように、Ｐ゛型のポリシリコン膜
４３をフォトツチングによりパターニングして、ＦＡＭ
Ｏ５を形成すべきウェル３２の上の部分４４と、ＰＭＯ
Ｓを形成すべきＮ型ウェル３４の上にあってＰＭＯＳの
ゲート電極を構成する部分４５を残して他を除去する。
４３をフォトツチングによりパターニングして、ＦＡＭ
Ｏ５を形成すべきウェル３２の上の部分４４と、ＰＭＯ
Ｓを形成すべきＮ型ウェル３４の上にあってＰＭＯＳの
ゲート電極を構成する部分４５を残して他を除去する。
さらに、第２図Ｆに示すように、Ｐ型ウェル３２の上に
形成されているＮ゛型のポリシリコン膜部分４０、層間
絶縁膜４２およびＰ゛型のポリシリコン膜部分４４をフ
ォトエツチングにより選択的に除去してＦＡＭＯＳの浮
遊ゲート電極４６、層間絶縁膜４７および制御ゲート電
極４８を形成する。さらに、ゲート電極構造４６〜４８
およびゲート電極４１をマスクとしてＰ型ウェル３２お
よび３３内に砒素をイオン注入してＮ゛型のソース領域
４９．５１およびドレイン領域５０．５２を形成すると
ともにゲート電極４５をマスクとしてＮ型ウェル３４内
にボロンをイオン注入してＰ゛型のソース領域５３およ
びドレイン領域５４を形成する。
形成されているＮ゛型のポリシリコン膜部分４０、層間
絶縁膜４２およびＰ゛型のポリシリコン膜部分４４をフ
ォトエツチングにより選択的に除去してＦＡＭＯＳの浮
遊ゲート電極４６、層間絶縁膜４７および制御ゲート電
極４８を形成する。さらに、ゲート電極構造４６〜４８
およびゲート電極４１をマスクとしてＰ型ウェル３２お
よび３３内に砒素をイオン注入してＮ゛型のソース領域
４９．５１およびドレイン領域５０．５２を形成すると
ともにゲート電極４５をマスクとしてＮ型ウェル３４内
にボロンをイオン注入してＰ゛型のソース領域５３およ
びドレイン領域５４を形成する。
最後に、第２図Ｇに示すようにＬＴＯ膜５５を堆積して
ゲート電極間を分離するとともにソースおよびドレイン
領域の上のＬＴＯ膜に開口を形成した後、アルミ配線５
６を堆積する。
ゲート電極間を分離するとともにソースおよびドレイン
領域の上のＬＴＯ膜に開口を形成した後、アルミ配線５
６を堆積する。
本発明は上述した実施例にのみ限定されるものではなく
幾多の変形および変更が可能である。例えば上述した例
ではＦＡＭＯＳとしてＮチャネルＥＰＲＯＭとしたが、
ＰチャネルＥＰＲＯＭとすることもでき、この場合でも
ＥＰＲＯＭの浮遊ゲート電極はＮＭＯＳのゲート電極と
同時に形成し、この浮遊ゲート電極の上に層間ｔＰ！、
縁膜を介して形成される制御ゲート電極はＰＭＯＳのゲ
ート電極と同時に形成するのが好適である。また、ＦＡ
ＭＯＳとしてはＥＰＲＯＭだけに限られるものではなく
、Ｅ”ＦＲＯＭとすることもできる。
幾多の変形および変更が可能である。例えば上述した例
ではＦＡＭＯＳとしてＮチャネルＥＰＲＯＭとしたが、
ＰチャネルＥＰＲＯＭとすることもでき、この場合でも
ＥＰＲＯＭの浮遊ゲート電極はＮＭＯＳのゲート電極と
同時に形成し、この浮遊ゲート電極の上に層間ｔＰ！、
縁膜を介して形成される制御ゲート電極はＰＭＯＳのゲ
ート電極と同時に形成するのが好適である。また、ＦＡ
ＭＯＳとしてはＥＰＲＯＭだけに限られるものではなく
、Ｅ”ＦＲＯＭとすることもできる。
（発明の効果）
上述したところから明らかなように、本発明によればＦ
ＡＭＯＳの浮遊ゲート電極と制御ゲート電極とを互いに
反対導電型の半導体層を以て構成するため、これらのゲ
ート電極を、デュアルゲート型のＣＭＯ３であるＮＭＯ
ＳおよびＰＭＯＳのゲート電極とそれぞれ同時に形成す
ることができ、ゲート電極を構成するための半導体層の
形成およびイオン注入工程を２回で済ますことができ、
製造工程が簡単になり、歩留りが向上するとともに半導
体装置の特性も安定したものが得られ、コストも安価と
なる利点がある。
ＡＭＯＳの浮遊ゲート電極と制御ゲート電極とを互いに
反対導電型の半導体層を以て構成するため、これらのゲ
ート電極を、デュアルゲート型のＣＭＯ３であるＮＭＯ
ＳおよびＰＭＯＳのゲート電極とそれぞれ同時に形成す
ることができ、ゲート電極を構成するための半導体層の
形成およびイオン注入工程を２回で済ますことができ、
製造工程が簡単になり、歩留りが向上するとともに半導
体装置の特性も安定したものが得られ、コストも安価と
なる利点がある。
第１図は本発明の半導体装置の一実施例の構成を示す線
図的断面図、 第２図Ａ−Ｇは本発明による半導体装置の製造方法の順
次の工程における半導体装置の構成を示す線図的断面図
、 第３図は従来のＥＦＲＯＭの構成を示す線図的断面図で
ある。 １１・・・シリコン半導体基板 １２、１３・・・Ｐ型ウェル １４・・・Ｎ型ウェル
１６、２２．２６・・・ソース領域 １７、２３．２７・・・ドレイン領域 １８、２４．２８・・・ゲート絶縁膜 １９・・・浮遊ゲート電極 ２０・・・層間絶縁膜２
１・・・制御ゲート電極 ２５．２９・・・ゲート電
極３１・・・シリコン半導体基板 ３２、３３・・・Ｐ型ウェル ３４・・・Ｎ型ウェル
３６、３７．３８・・・ゲート絶縁膜 ３９・・・Ｎ９型ポリシリコン膜 ４２・・・絶縁酸化膜 ４１゜ ４３・・・Ｐ゛型ポリシリコン膜 ４６・・・浮遊ゲート電極 ４７・・・層間絶縁膜４
８・・・制御ゲート電極 ４９、５１．５３・・・ソース電極 ５０、５２．５４・・・ドレイン電極 ５５・・・ＬＴＯ層 ５６・・・アルミ配線
４５・・・ゲート電極 第１図 第３図 （”Ｊ 味 中 Φ Φ
図的断面図、 第２図Ａ−Ｇは本発明による半導体装置の製造方法の順
次の工程における半導体装置の構成を示す線図的断面図
、 第３図は従来のＥＦＲＯＭの構成を示す線図的断面図で
ある。 １１・・・シリコン半導体基板 １２、１３・・・Ｐ型ウェル １４・・・Ｎ型ウェル
１６、２２．２６・・・ソース領域 １７、２３．２７・・・ドレイン領域 １８、２４．２８・・・ゲート絶縁膜 １９・・・浮遊ゲート電極 ２０・・・層間絶縁膜２
１・・・制御ゲート電極 ２５．２９・・・ゲート電
極３１・・・シリコン半導体基板 ３２、３３・・・Ｐ型ウェル ３４・・・Ｎ型ウェル
３６、３７．３８・・・ゲート絶縁膜 ３９・・・Ｎ９型ポリシリコン膜 ４２・・・絶縁酸化膜 ４１゜ ４３・・・Ｐ゛型ポリシリコン膜 ４６・・・浮遊ゲート電極 ４７・・・層間絶縁膜４
８・・・制御ゲート電極 ４９、５１．５３・・・ソース電極 ５０、５２．５４・・・ドレイン電極 ５５・・・ＬＴＯ層 ５６・・・アルミ配線
４５・・・ゲート電極 第１図 第３図 （”Ｊ 味 中 Φ Φ
Claims (1)
- 【特許請求の範囲】 １、一導電型を有する第１の半導体基体部分と、この第
１半導体基体部分の表面に形成された反対導電型のソー
スおよびドレイン領域と、これらソースおよびドレイン
領域の間に位置する半導体基体部分によって構成される
チャネル領域の上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜の上に形成された反対導電型の半導体層より
なるゲート電極とを有する第１のＭＯＳと、 反対導電型を有する第２の半導体基体部分 と、この半導体基体部分の表面に形成された一導電型の
ソースおよびドレイン領域と、これらソースおよびドレ
イン領域の間に位置する半導体基体部分によって構成さ
れるチャネル領域の上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜の上に形成された一導電型の半導体層よ
りなるゲート電極とを有する第２のＭＯＳと、 一導電型を有する第３の半導体基体部分と、この第３半
導体基体部分の表面に形成された反対導電型を有するソ
ースおよびドレイン領域と、これらソースおよびドレイ
ンの間に位置する半導体基体部分によって構成されるチ
ャネル領域の上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜の上に形成された反対導電型の半導体層より成
る浮遊ゲート電極と、この浮遊ゲート電極の上に形成さ
れた層間絶縁膜と、この層間絶縁膜の上に形成された一
導電型の半導体層より成る制御ゲート電極とを有するＦ
ＡＭＯＳとを具えることを特徴とする半導体装置。 ２、前記一導電型をＰ導電型とし、反対導電型をＮ導電
型とした請求項１記載の半導体装置。 ３、半導体基体に、互いに電気的に分離されているとと
もにゲート絶縁膜で被覆された少なくとも２個のＰ導電
型ウェルと少なくとも１個のＮ導電型ウェルとを形成す
る工程と、 前記ゲート絶縁膜の表面にＮ型不純物を注 入したＮ導電型半導体層を形成する工程と、このＮ導電
型半導体層の、ＦＡＭＯＳを形 成すべき一方のＰ型ウェルの表面にある部分および他方
のＰ型ウェルに形成すべきＮＭＯＳのゲート電極となる
部分を除いて選択的に除去する工程と、 表面全体の上に層間絶縁膜を形成する工程 と、 この層間絶縁膜の上にＰ型不純物を注入し たＰ導電型半導体層を形成する工程と、 このＰ導電型半導体層の、前記ＦＡＭＯＳ を形成すべき一方のＰ型ウェルの表面に存在する部分お
よび前記Ｎ型ウェルに形成すべきＰＭＯＳのゲート電極
となる部分を除いて選択的に除去する工程と、 前記一方のＰ型ウェルの上に残存している Ｎ型半導体層、層間絶縁膜およびＰ型半導体層を選択的
にパターニングしてＦＡＭＯＳの浮遊ゲート電極、層間
絶縁膜および制御ゲート電極を形成する工程と、 前記Ｐ型ウェルにＮ型不純物を注入してソ ースおよびドレイン領域を形成し、前記Ｎ型ウェルにＰ
型不純物を注入してソースおよびドレイン領域を形成す
る工程とを具えることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315477A JPH03177065A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315477A JPH03177065A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177065A true JPH03177065A (ja) | 1991-08-01 |
Family
ID=18065830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315477A Pending JPH03177065A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03177065A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4403520A1 (de) * | 1994-02-04 | 1995-08-10 | Gold Star Electronics | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
| EP0991118A1 (en) * | 1998-10-02 | 2000-04-05 | STMicroelectronics S.r.l. | Method for realizing a multilevel ROM memory in a dual gate CMOS process and corresponding ROM memory cell |
| EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
| EP1156524A1 (en) * | 2000-05-15 | 2001-11-21 | STMicroelectronics S.r.l. | Manufacturing process of an integrated circuit including high-density and logic components portion |
| US6576517B1 (en) | 1998-12-31 | 2003-06-10 | Stmicroelectronics S.R.L. | Method for obtaining a multi-level ROM in an EEPROM process flow |
| WO2003061011A3 (de) * | 2002-01-15 | 2003-10-30 | Infineon Technologies Ag | Nichtflüchtige zweitransistor-halbleiterspeicherzelle |
| US7696552B2 (en) * | 2004-09-16 | 2010-04-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including high-k dielectric materials |
| WO2011133412A1 (en) * | 2010-04-22 | 2011-10-27 | Sandisk Corporation | P-type control gate in non-volatile storage and methods for forming same |
-
1989
- 1989-12-06 JP JP1315477A patent/JPH03177065A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4403520A1 (de) * | 1994-02-04 | 1995-08-10 | Gold Star Electronics | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
| DE4403520C2 (de) * | 1994-02-04 | 2002-04-25 | Gold Star Electronics | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
| US6521957B2 (en) | 1998-10-02 | 2003-02-18 | Stmicroelectronics S.R.L. | Method for forming a multilevel ROM memory in a dual gate CMOS process, and corresponding ROM memory cell |
| EP0991118A1 (en) * | 1998-10-02 | 2000-04-05 | STMicroelectronics S.r.l. | Method for realizing a multilevel ROM memory in a dual gate CMOS process and corresponding ROM memory cell |
| US6177313B1 (en) | 1998-10-02 | 2001-01-23 | Stmicroelectronics S.R.L. | Method for forming a muti-level ROM memory in a dual gate CMOS process, and corresponding ROM memory cell |
| US6576517B1 (en) | 1998-12-31 | 2003-06-10 | Stmicroelectronics S.R.L. | Method for obtaining a multi-level ROM in an EEPROM process flow |
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| US6501147B1 (en) | 1999-11-19 | 2002-12-31 | Stmicroelectronics S.R.L. | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained |
| EP1156524A1 (en) * | 2000-05-15 | 2001-11-21 | STMicroelectronics S.r.l. | Manufacturing process of an integrated circuit including high-density and logic components portion |
| US6451653B2 (en) | 2000-05-15 | 2002-09-17 | Stmicroelectronics S.R.L. | Manufacturing process for the integration in a semiconductor chip of an integrated circuit including a high-density integrated circuit components portion and a high-performance logic integrated circuit components portion |
| WO2003061011A3 (de) * | 2002-01-15 | 2003-10-30 | Infineon Technologies Ag | Nichtflüchtige zweitransistor-halbleiterspeicherzelle |
| JP2005515638A (ja) * | 2002-01-15 | 2005-05-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 不揮発性２トランジスタ半導体メモリーセル、および、その製造方法 |
| US7018898B2 (en) | 2002-01-15 | 2006-03-28 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| US7709884B2 (en) | 2002-01-15 | 2010-05-04 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| US8159020B2 (en) | 2002-01-15 | 2012-04-17 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| US7696552B2 (en) * | 2004-09-16 | 2010-04-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including high-k dielectric materials |
| WO2011133412A1 (en) * | 2010-04-22 | 2011-10-27 | Sandisk Corporation | P-type control gate in non-volatile storage and methods for forming same |
| US8546214B2 (en) | 2010-04-22 | 2013-10-01 | Sandisk Technologies Inc. | P-type control gate in non-volatile storage and methods for forming same |
| US8803220B2 (en) | 2010-04-22 | 2014-08-12 | Sandisk Technologies Inc. | P-type control gate in non-volatile storage |
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