JPS60160169A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ８＋−ランジスタおよびその製造方法に
関し、特に、絶縁基板上にＭＯＳトランジスタ構造を有
する半導体層を形成してなるＭＯＳトランジスタおよび
その製造方法に関する。

〔背景技術とその問題点〕

石英板またはガラス板等の絶縁基板上に、ＭＯＳトラン
ジスタ構造を有する半導体薄膜層を形成シテなる、いわ
ゆるＴ　Ｆ　Ｔ（Ｔｈ１ｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓ
−ｔｏｒ　、薄膜トランジスタ）は、基本的に例えば第
１図のような構成を有している。

この第１図において、石英板等の絶縁基板１上には、例
えばＰｏ１ｙ−８ｉ　（多結晶シリコン）等の半導体層
を被着形成して、パターンエツチングや不純物導入等の
処理を施すことによって、Ｎ型のソース領域２、ゲート
領域３、およびＮ＋型のドレイン領域４を、横方向（水
平方向）にこの順序で並設し、ゲート領域３上には５ｉ
Ｏｚ　（酸化シリコン）等の絶縁層５を介してゲート電
極層６を被着形成している。

また、第２図に示すように、ソース領域２とドレイン領
域４との間に２つのゲート領域３Ａ、３Ｂを配設し、こ
れらのゲート領域３Ａ、３Ｂ間にＮ＋Ｗの導電領域７を
介在させるとともに、各ゲート領域３Ａ　、　３　Ｂ上
にはそれぞれ絶縁層５Ａ、５Ｂを介して第１．第２のゲ
ート電極層６Ａ、６Ｂを被着形成してなる、いわゆるデ
ュアルゲートタイプのＴＰＴも知られている。これは、
製品の歩留りを向上し、接合リークを少なくする上で好
ましい。

ところで、これらの第１図、第２図に示すようなソース
、ゲート、ドレインが横方向（水平方向）に並設された
いわゆる横型ＴＰＴ（あるいは平面型ＴＰＴ）において
は、基板上の１素子当りの占有面積が大きく、高密度化
するには、ゲート窓開は等のための１Ｊ９−グラフィ工
程等において、超微細加工技術が必要となる。また、第
２図のようなダブルゲートタイプの場合には、第１図の
シングルゲートタイプのものに比べて略２倍の面積を要
し、高密度化、高集積化が困難になるという欠点がある
。

一方、第３図に示すように、ソース領域２．ゲート領域
３．およびドレイン領域４を縦方向（垂直方向）に積層
形成する構造のＴＰＴも提案されているが、絶縁膜５を
介して被着形成されるゲート電極６が、ゲート領域３の
端部のみならず、ソース領域２およびドレイン領域４の
各端部にも対向するように配されるため、ゲート電極６
のオーバラップ容素あるいは寄生容量が大きくなり、ス
イッチング速度の低下や入力信号のリーク等の悪影響が
生ずるという欠点がある。また、このよう゛な構造のＴ
ＦＴを製造する場合には、ソース、ゲート、ドレインの
各領域となる半導体層を、それぞれ例えばアモルファス
Ｓｉ　（非晶質シリコン）の被着等により積層形成した
後、ソース領域層を部分的に残したまま、ゲート領域層
及びドレイン領域層をそれぞれパターンエツチングする
ことが必要とされ、これらの各領域層は略同様な材料（
例えばアモルファスＳｉ　）が用いられているため、上
記エツチング処理が極めて困難となる。

〔発明の目的〕

本発明は、上述の実情に鑑み、集積化した際に１素子当
りの占有面積が大きく、高密度化が容易に実現でき、し
かも製造が容易であるのみならず、良好な特性を得るこ
とができ、特に、ダブルゲート構造とすることが容易で
、接合リークの減少や歩留りの向上を図ることが可能な
ＭＯＳトランジスタおよびその製造方法の提供を目的と
する。

〔発明の概要〕

すなわち、本発明に係るＭＯＳトランジスタの特徴は、
絶縁基板上のゲート電極と絶縁層を介して形成された半
導体層と、上記ゲート電極上部と上記絶縁基板上部に延
在する上記半導体層に形成された不純物導入領域よりな
るソースおよびドレイン電極と、上記ゲート電極側面部
の不純物の導入されていない上記半導体層よりなる活性
層を有することである。

また、本発明に係るＭＯＳ）ランジスタの製造方法の特
徴は、絶縁基板上にゲート電極を形成する工程と、上記
ゲート電極を覆う第１の絶縁層を形成する工程と、上記
ゲート電極を覆いかつ上記絶縁基板上部に延在する半導
体層を形成する工程と、上記ゲート電極上部と上記絶縁
基板上部の上記半導体層に不純物を導入する工程と該不
純物が導入された上記ゲート電極上部と上記絶縁基板上
部の上記半導体層にソースおよびドレイン電極を形成す
る工程よりなることである。

したがって、ソース、ゲート、ドレインがゲート電極側
面部にて基板上の略垂直方向に配されたいわゆる縦型Ｔ
ＰＴを構成することができ、高密度化が容易に実現でき
るのみならず、不純物導入がセルファラインによって簡
単な工程で行なえる。

さらに、ダブルチャンネル構造をとることが容易であり
、接合リークの低減および歩留りの向上も図れる。

〔実施例〕

以下、本発明の好ましい実施例について、図面を参照し
ながら説明する。

第４図Ａ−Ｆは、本発明の第１の実施例となるＭＯＳト
ランジスタおよびその製造方法を説明するための製造工
程に沿って１順次示す概略断面図である。

先ず、第４図Ａにおいて、石英板あるいはガラス板等の
絶縁基板１１上に、例えば不純物導入多結晶シリコン（
イわゆるＤｏｐｅｄ　Ｐｏ１ｙ−８ｉ　）等のゲート電
極を形成するための低抵抗層１２を、ＣｖＤ（化学気相
成長）法等により被着形成する。この低抵抗層１２とし
ては、例えばＡｌ（アルミニウム）等の金属を用いても
よい。

ソ 次に、この低抵抗層１２を、フォトリ笹グラフィ等によ
りパターンエツチング処理して、第４図Ｂに示すような
ゲート電極１３を形成し、このゲート電極１３の表面に
、熱酸化法あるいはＣＶＤ法等により、５ｉＣｈ　（酸
化シリコン）等の絶縁層１４を形成する。この場合、上
記パターンエツチング処理前に、第４図Ａの低抵抗層１
２の表面に５ｉ０２等の絶縁層を熱酸化法やＣＶＤ法等
によって形成しておき、その後、上記パターンエツチン
グ処理および絶縁層形成処理を行なうことにより第４図
Ｂに示すように、絶縁層１４の図中上部（ゲート電極１
３の直上部）の厚みを厚くすることが好ましい。

次に、絶縁層１４及び絶縁基板１１上にＰｏ１ｙ−８ｉ
　（多結晶シリコン）等をＣＶＤ法等により例えば約１
０００Ａ程度あるいはこれ以下の厚みに被着形成し、パ
ターンエツチング処理を施して、第４図Ｃに示すように
、ゲート電極１３を絶縁層１４を介して覆いかつ絶縁基
板１１上部に延在する半導体層１５を形成する。この半
導体層１５上方より垂直下方に向かって、第４図Ｃの矢
印に示すように例えばＡｓ（ヒ素）等のＶ族元素のイオ
ンを注入し、９００℃〜１０００°Ｃ軸度でアニール処
理して注入イオンを活性化することにより、第４図りに
示すような３箇所の不純物導入されたｄ型の領域２１．
２２．２３が形成される。この場合、イオン注入の直進
性により、元の第４図Ｃの半導体層１５のうちで、ゲー
ト電極１３上部の領域２２および絶縁基板１１上部の領
域２１，２３のみに不純物（上記Ａｓ）が導入され、ゲ
ート電極１３の両側部の各領域２４．２５は高抵抗半導
体のゲート活性領域として残されるような、いわゆるセ
ルファラインが実現できる。

次に、これらの各領域が形成された半導体層上に、第４
図Ｅに示すように５ｉ（ｈ等の絶縁層１６をＣｖＤ法当
により被着形成する。この絶縁層１６に対して、上記領
域２１の直上部、および領域２３の直上部に、電極コン
タクト用窓開けを行なった後、Ａｚ　（アルミニウム）
等の導電材料を例えば蒸着法により被着形成し、パター
ンエツチングを施して、第４図Ｆに示すような電極３１
，３３を形成する。なお、電極用の導電材料としては、
微量（約１係程度）のＳｉ　（シリコン）や、Ｓｉおよ
びＣｕ（銅）等が混入されたＡｌを用いてもよい。

この第４図Ｆの構造を有するＭＯＳトランジスタにおい
ては、例えば領域２１がソースに、領域２３がドレイン
にそれぞれ対応し、これらのソース領域２１とドレイン
領域２３との間に、導電領域２２を挾んで２つのゲート
活性領域２４．２５が形成され、いわゆるダブルゲート
タイプあるいはダブルチャンネルタイプの縦型ＴＰＴ（
薄膜トランジスタ）を構成できる。

以上説明した本発明の第１の実施例によれば、イオン注
入の直進性を利用したセルファラインによってソース、
ドレイン等の不純物導入領域２１゜２２．２３を形成で
きるため、不純物導入用のマスクが不要となり製造が容
易に行なえる。また、ゲート活性領域２４．２５は絶縁
基板１１に対して垂直方向に配され、その分だけ素子の
占有面積を小さくできるため、集積化の際の高密度化が
容易に実現できる。さらに、２つのゲート活性領域２４
．２５がソース、ドレイン間に直列に挿入されているた
め、接合リークが少なく、オン、オフ抵抗比を高くとり
得るとともに、一方のゲート活性領域についてショート
等の不良が発生しても誤動作には至らないため、信頼性
が高く、また製品の歩留りも向上する。

ところで、上記コンタクト用窓開けを、領域２１直上部
と、領域２２の直上部に行ない、第５図の本発明の第２
の実施例に示すように、各領域２１．２２とそれぞれ電
気的に接続される電極３１．。

３２をパターン形成することによって、一方のゲート活
性領域２４のみが有効となるシングルゲートタイプある
いはシングルチャンネルタイプのＭＯＳトランジスタを
得ることもできる。

この第５図に示す第２の実施例のＭＯＳトランジスタの
製造は、上述した第１の実施例と同様な方法により行な
え、不純物導入時には、マスクを用いずにセルファライ
ンによって各不純物導入領域２１，２２．２３を形成で
きる。

次に、第６図は、本発明の第３の実施例としての相補型
ＭＯ８（いわゆる０ＭＯ８）トランジスタの構造を概略
的に示す断面図である。

この第６図に示す０ＭＯ８）ランジスタにおいては、前
述した第１の実施例と略同様な構成を有するＮチャンネ
ルＭＯ８部１ＯＮとＰチャンネルＭＯ８部１０Ｐとが、
絶縁基板１１上で隣接して配置されている。これらの各
ＭＯＳ部１ＯＮ、１０Ｐにおける前記第４図Ｆの谷部と
対応する部分には、同一の参照番号を付し、さらにＮチ
ャンネルＭＯ８部１ＯＮについては参照番号に文字ｒＮ
Ｊを添附し、ＰチャンネルＭＯ８部１０Ｐについては参
照番号に文字ｒＰＪを添附している。

このようなＣＭＯＳトランジスタの製造方法は、前述し
た第１の実施例と略同様であるが、第４図Ｃのイオン注
入工程においては、ＮチャンネルＭＯ８部１ＯＮを形成
するためのＡｓ等のＶ族元素イオン注入工程と、Ｐチャ
ンネルＭＯ８部１０Ｐを形成するためのＢ（ホウ素）等
の■族元素イオン注入工程とを、それぞれ独立に行なう
ことが必要となる。この場合、一方のＭＯ８部形成用の
イオン注入時には、他方のＭＯ８部形酸形成をマスクし
ておくことが必要なことは勿論である。そして、第６図
中央部分の隣接して形成されたＮ”！ドレイン領域２３
Ｎとメ型ドレイン領域２３Ｐとの両者にまたがるように
電極コンタクト用窓開けを行ない、ＡＩ！等の導電材料
より成る出力取り出し用の電極３４を形成すればよい。

この場合、例えばＰチャンネルＭＯ８部１０Ｐのソース
領域２１Ｐに接触するソース電極３５を＋ｖＤＤ電源に
接続し、ＮチャンネルＭＯ８部ＩＯＮのソース領域２１
Ｎに接触するソース電極３６を接地することによって、
一般のＣＭＯＳインバータを構成できる。

この第３の実施例によれば、各ＭＯＳ部をそれぞれダブ
ルゲートあるいはダブルチャンネル構造としながらも、
極めて小さな面積でＣＭＯＳトランジスタ構造を形成で
きるため、接合リークが少なく、信頼性を高めかつ歩留
りの向上が図れるＣＭＯＳトランジスタを高密度に集積
化でき、しかも製造も容易である。

ところで、このようなＣＭＯＳインバータの各ゲート電
極１３Ｎ、１３Ｆは、通常の場合共通接続して用いられ
ることを考慮し、これらのゲート電極１３Ｎ、１３Ｐを
一体化した第７図に示す第４の実施例のような構造とす
ることも可能である。

この第７図に示す本発明の第４の実施例においては、共
通のゲート電極１３上部に（絶縁層１４を介して）Ｎ＋
型ドレイン領域２２Ｎおよびメ型ドレイン領域２２Ｐを
隣接させて形成している。また、ＮチャンネルＭＯ８部
１ＯＮについては、前述した第５図に示す第２の実施例
と同様に、絶縁基板１１上のダソース領域２１Ｎとゲー
ト電極１３上のＮドレイン領域２２Ｎとの間のゲート電
極１３の図中左側方位置にゲート活性領域２４Ｎが配さ
れる構成を有し、これと対称的に、ＰチャンネルＭＯ８
部１０Ｐについては、絶縁基板１１上のＰ＋ソース領域
２１Ｐとゲート電極１３上のｐ”ｌ−’レイン領域２２
Ｐとの間のゲート電極１３の図中右側方位置にゲート活
性領域２４Ｐが配される構成を有している。他の構成お
よび製造方法は、前述した本発明の第１ないし第３の実
施例と同様であるため説明を省略する。この第４の実施
例によれば、ゲート電極１３が共通化されているため、
ＣＭＯＳインバータをより高密度に形成できる。

〔発明の効果〕

本発明に係るＭＯＳトランジスタおよびその製造方法に
よれば、ゲート活性領域が絶縁基板上の略垂直方向に配
され、ソース、ゲート、ドレインが縦方向に配されるい
わゆる縦型のＴＰＴ（薄膜トランジスタ）を、イオン注
入法を用いたセルファラインによって簡単な工程で得る
ことができ、高密度化が容易に実現できる。また、ダブ
ルゲートあるいはダブルチャンネル構造を小さな面積で
しかも容易に形成できるため、高密度化と同時に、接合
リークの低減および歩留りの向上も達成できる。

【図面の簡単な説明】

第１図ないし第３図はそれぞれ異なる従来例のＭＯＳト
ランジスタを示す概略断面図、第４図人ないしＦは本発
明の第１の実施例を製造工程順に沿って示す概略断面図
、第５図は本発明の第２の実施例を示す概略断面図、第
６図は本発明の第３の実施例を示す概略断面図、第７図
は本発明の第４の実施例を示す概略断面図である。 １１・・・・・・・・・絶縁基板 １３・・・・・・・・・ゲート電極 １４・・・・・・・・・絶縁層 １５・・・・・・・・・半導体層 １６・・・・・・・・・絶縁層 ２１．２２．２３・・・・・・不純物導入領域２４．２
５・・・・・・・・・・・・・・・ゲート活性領域３１
．３２，３３，３４，３５．３６・川・・電　極特許出
願人　ソニー株式会社 代理人　弁理士　小　池　晃 同　１）　杓　榮　− 第１図　第２図 □−４ 第３図 第４図人 第４図Ｂ 第４図Ｃ 第４図Ｄ 第４図Ｅ 第４図Ｆ 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、絶縁基板上のゲート電極と絶縁層を介して形成され
   た半導体層と、上記ゲート電極上部と上記絶縁基板上部
   に延在する上記半導体層に形成された不純物導入領域よ
   りなるソースおよびドレイン電極と、上記ゲート電極側
   面部の不純物の導入されていない上記半導体層よりなる
   活性層を有することを特徴とするＭＯＳトランジスタ。 ２、絶縁基板上にゲート電極を形成する工程と、上記ゲ
   ート電極を覆う第１の絶縁層を形成する工程と、上記ゲ
   ート電極を覆いかつ上記絶縁基板上部に延在する半導体
   層を形成する工程と、上記ゲート電極上部と上記絶縁基
   板上部の上記半導体層に不純物を導入する工程と、該不
   純物が導入された上記ゲート電極上部と上記絶縁基板上
   部の上記半導体層にソースおよびドレイン電極を形成す
   る工程よりなるＭＯ８Ｉ−ランジスタの製造方法。