JPH0558674B2 - - Google Patents
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- JPH0558674B2 JPH0558674B2 JP62110916A JP11091687A JPH0558674B2 JP H0558674 B2 JPH0558674 B2 JP H0558674B2 JP 62110916 A JP62110916 A JP 62110916A JP 11091687 A JP11091687 A JP 11091687A JP H0558674 B2 JPH0558674 B2 JP H0558674B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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-
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は半導体構造体に関するものであり、
特に、半導体部材が、通常は水素化またはフツ素
化シリコンのアモルフアス層であることを特徴と
するトランジスタに関するものである。このよう
な装置は、薄膜トランジスタと呼ばれている。
特に、半導体部材が、通常は水素化またはフツ素
化シリコンのアモルフアス層であることを特徴と
するトランジスタに関するものである。このよう
な装置は、薄膜トランジスタと呼ばれている。
Ｂ 従来技術
薄膜トランジスタは、経済的な利点および大面
積付着型の製造技術に適合する利点を有する。薄
膜トランジスタは、チヤネルにより分離されたソ
ースおよびドレインのオーミツク電極があり、
（薄膜トランジスタにおいてはアモルフアスであ
る）チヤネル中の電気伝導が、チヤネルの付近に
影響を与える電界の形でゲート電極を介して与え
られる信号により制御される点で、従来の電界効
果トランジスタに類似の構造を有する。
積付着型の製造技術に適合する利点を有する。薄
膜トランジスタは、チヤネルにより分離されたソ
ースおよびドレインのオーミツク電極があり、
（薄膜トランジスタにおいてはアモルフアスであ
る）チヤネル中の電気伝導が、チヤネルの付近に
影響を与える電界の形でゲート電極を介して与え
られる信号により制御される点で、従来の電界効
果トランジスタに類似の構造を有する。
薄膜トランジスタ装置に対する仕様がきびしく
なるにつれて、チヤネル長をより短くし、直列抵
抗を下げることが、ますます重要になつている。
なるにつれて、チヤネル長をより短くし、直列抵
抗を下げることが、ますます重要になつている。
薄膜トランジスタの一般技術によれば、基板上
にゲート金属エレメントの列を設け、次にゲート
を絶縁層で被覆した後、各ゲート金属エレメント
の上をアモルフアス・シリコンで被覆し、アモル
フアス・シリコンの上面にソースおよびドレイン
電極を設けることが行なわれている。
にゲート金属エレメントの列を設け、次にゲート
を絶縁層で被覆した後、各ゲート金属エレメント
の上をアモルフアス・シリコンで被覆し、アモル
フアス・シリコンの上面にソースおよびドレイン
電極を設けることが行なわれている。
このような構造は、米国特許第4422090号およ
び第4514253号明細書に開示されている。
び第4514253号明細書に開示されている。
技術の進歩につれて、これらの装置は米国特許
第4554572号明細書に開示されているように、ｎ
およびｐチヤネルのデバイスを１つの構造中で相
補的に相互接続することにより、高性能および低
電力の構造が得られる。上記の特許では、単結晶
のｎチヤネル・デバイス上に、薄膜トランジスタ
のｐチヤネル構造を設け、ゲートの側面に沿つて
２つのｐチヤネル・エレメントを直列に形成し、
高度のドーピングにより形成したソース電極およ
びドレイン電極、ならびにシリサイド層を設けて
いる。
第4554572号明細書に開示されているように、ｎ
およびｐチヤネルのデバイスを１つの構造中で相
補的に相互接続することにより、高性能および低
電力の構造が得られる。上記の特許では、単結晶
のｎチヤネル・デバイス上に、薄膜トランジスタ
のｐチヤネル構造を設け、ゲートの側面に沿つて
２つのｐチヤネル・エレメントを直列に形成し、
高度のドーピングにより形成したソース電極およ
びドレイン電極、ならびにシリサイド層を設けて
いる。
チヤネル長の短縮については、エレクトロン・
デバイス・レターズ（Electron Device
Letters）、Vol.EDL−５、No.４、1984年４、
p.105に記載されており、チヤネル長は基板上に
設けた一連の層の１層の厚みにより制御され、ゲ
ートは側面に設けられている。
デバイス・レターズ（Electron Device
Letters）、Vol.EDL−５、No.４、1984年４、
p.105に記載されており、チヤネル長は基板上に
設けた一連の層の１層の厚みにより制御され、ゲ
ートは側面に設けられている。
Ｃ 発明が解決しようとする問題点
本発明の目的は、短いチヤネル長を有する新規
な半導体構造体を提供する事である。
な半導体構造体を提供する事である。
Ｄ 問題点を解決するための手段
この発明の半導体構造は、まず基板上に、実質
的に垂直な側面を有する柱形のゲート電極を形成
し、一連の層で被覆する。これらの層のうち半導
体層に隣接する少なくとも１層は、基板表面に垂
直な方向から付着させ、ゲート電極の側面におけ
る厚みを減少させて、この薄い層の除去のための
侵食操作が、リソグラフイの工程を追加すること
なく自動的に隣接の半導体層に達するようにした
ものである。
的に垂直な側面を有する柱形のゲート電極を形成
し、一連の層で被覆する。これらの層のうち半導
体層に隣接する少なくとも１層は、基板表面に垂
直な方向から付着させ、ゲート電極の側面におけ
る厚みを減少させて、この薄い層の除去のための
侵食操作が、リソグラフイの工程を追加すること
なく自動的に隣接の半導体層に達するようにした
ものである。
半導体層に隣接する層は、蒸着により付着させ
ることができる。
ることができる。
新しい薄膜トランジスタ構造は、１つのオーミ
ツク電極が基板に平行な半導体層の一部であり、
第２のオーミツク電極が基板に平行なゲートの水
平部上にあり、デバイスのチヤネルは半導体層の
垂直露出部であるように形成されたものである。
ツク電極が基板に平行な半導体層の一部であり、
第２のオーミツク電極が基板に平行なゲートの水
平部上にあり、デバイスのチヤネルは半導体層の
垂直露出部であるように形成されたものである。
この発明は、広範囲の構造および機能の変化
に、それぞれに付随する利点を与える。ゲートは
フオトリソグラフイ等、標準的技術により設ける
ことができる。ゲートの垂直側壁、絶縁体層およ
び半導体層のコンフオーマル的性質、ならびに垂
直付着および侵食により他の接点の自己整合が行
なわれる。
に、それぞれに付随する利点を与える。ゲートは
フオトリソグラフイ等、標準的技術により設ける
ことができる。ゲートの垂直側壁、絶縁体層およ
び半導体層のコンフオーマル的性質、ならびに垂
直付着および侵食により他の接点の自己整合が行
なわれる。
半導体層の垂直部により短いチヤネルが得ら
れ、これによりさらに高速の性能が得られる。短
いチヤネルにより、小さい「オフ」の電流が与え
られると、これより大きい「オン」の電流が発生
し、信号のオン・オフ比が大きくなり、切換速度
が速くなる。
れ、これによりさらに高速の性能が得られる。短
いチヤネルにより、小さい「オフ」の電流が与え
られると、これより大きい「オン」の電流が発生
し、信号のオン・オフ比が大きくなり、切換速度
が速くなる。
第１図はこの発明の前提となる構造の斜視図で
ある。
ある。
第１図で、基板１は平坦な表面２を有し、金属
ゲート３等の柱形の導電性部材が設けられてい
る。ゲート３は厚み４および幅５を有し、その側
壁は実質的に表面２に垂直である。実質的に垂直
な側壁を形成する１つの方法に、反応性イオン・
エツチングの標準的方法がある。絶縁層６は基板
の平坦な表面２ならびにゲート３の上面および側
面に沿つて共形に形成する。絶縁対層６の上に
は、半導体層７を共形に付着させる。
ゲート３等の柱形の導電性部材が設けられてい
る。ゲート３は厚み４および幅５を有し、その側
壁は実質的に表面２に垂直である。実質的に垂直
な側壁を形成する１つの方法に、反応性イオン・
エツチングの標準的方法がある。絶縁層６は基板
の平坦な表面２ならびにゲート３の上面および側
面に沿つて共形に形成する。絶縁対層６の上に
は、半導体層７を共形に付着させる。
電極８および９は半導体７にオーミツク接触
し、それぞれ電気接点１０および１１が設けられ
る。
し、それぞれ電気接点１０および１１が設けられ
る。
電極１２は半導体７にオーミツク接触し、電気
接点１３を有する。ゲート３にも電気接点が設け
られる。
接点１３を有する。ゲート３にも電気接点が設け
られる。
半導体層７の一部分１４および１５は、薄膜ト
ランジスタのチヤネル部として作用し、そのオー
ミツク電極はゲート３に自己整合する。第１図の
スケツチは２つの薄膜トランジスタを与える。１
つはチヤネル１４、ソース電極８、ドレイン電極
１２およびゲート３を有する。他の１つはチヤネ
ル１５、ソース電極９、ドレイン電極１２および
ゲート３を有する。チヤネル１４および１５の長
さはゲート３の寸法４に関係し、寸法４と、層の
厚みの選択により、完成したデバイスのチヤネル
長が決まる。
ランジスタのチヤネル部として作用し、そのオー
ミツク電極はゲート３に自己整合する。第１図の
スケツチは２つの薄膜トランジスタを与える。１
つはチヤネル１４、ソース電極８、ドレイン電極
１２およびゲート３を有する。他の１つはチヤネ
ル１５、ソース電極９、ドレイン電極１２および
ゲート３を有する。チヤネル１４および１５の長
さはゲート３の寸法４に関係し、寸法４と、層の
厚みの選択により、完成したデバイスのチヤネル
長が決まる。
第１図の例に示す構造は、共通なゲートと共通
なソースまたはドレインのオーミツク電極を有し
ているが、多くの変形を容易に行なうことができ
ることは明らかである。たとえば、寸法５を有す
るゲート３を、別の部分に設けることができる。
また、ゲート３は最初に付着する材料の一般に柱
形の形状の側面に、チヤネルのための側面を多数
形成させることもできる。このようにして、共通
のフアン・インまたは多数のフアン・アウト回路
構成が容易に得られる。
なソースまたはドレインのオーミツク電極を有し
ているが、多くの変形を容易に行なうことができ
ることは明らかである。たとえば、寸法５を有す
るゲート３を、別の部分に設けることができる。
また、ゲート３は最初に付着する材料の一般に柱
形の形状の側面に、チヤネルのための側面を多数
形成させることもできる。このようにして、共通
のフアン・インまたは多数のフアン・アウト回路
構成が容易に得られる。
次に第２図および第３図を参照して、垂直付着
および侵食操作により製造する構造について説明
する。
および侵食操作により製造する構造について説明
する。
第２図では、第１図と同じエレメントには同じ
番号を用いている。ゲートは基板１上にフオトリ
ソグラフイにより形成し、層６および７を、プラ
ズマ付着またはMOCVDにより、順に共形に付
着させる。半導体層７に金属電極層１６は、矢印
で示すように、表面２に対して垂直に付着させ、
表面２に平行な層は、表面２に垂直な層の部分に
沿つた側壁部１７よりも厚くなる。付着条件によ
つては、点１７における層１６には実際に裂け目
が形成される。
番号を用いている。ゲートは基板１上にフオトリ
ソグラフイにより形成し、層６および７を、プラ
ズマ付着またはMOCVDにより、順に共形に付
着させる。半導体層７に金属電極層１６は、矢印
で示すように、表面２に対して垂直に付着させ、
表面２に平行な層は、表面２に垂直な層の部分に
沿つた側壁部１７よりも厚くなる。付着条件によ
つては、点１７における層１６には実際に裂け目
が形成される。
層１６の連続性を破断するのに侵食操作を必要
とする場合は、点１７における侵食が、層１６の
他の部分と同じ速度で進行するように行なうと、
点１７における層１６の厚みが異なるなめ、層１
６が侵食される。層１６は、半導体７に隣接して
いるため、これにより層１６の残りの部分の間に
デバイスのチヤネルが形成され、これがオーミツ
ク接点として作用する。周知の「デイツプ・エツ
チング」法が、この選択的侵食の目的に容易に用
いられる。
とする場合は、点１７における侵食が、層１６の
他の部分と同じ速度で進行するように行なうと、
点１７における層１６の厚みが異なるなめ、層１
６が侵食される。層１６は、半導体７に隣接して
いるため、これにより層１６の残りの部分の間に
デバイスのチヤネルが形成され、これがオーミツ
ク接点として作用する。周知の「デイツプ・エツ
チング」法が、この選択的侵食の目的に容易に用
いられる。
第３図には、第２図における層１６の垂直付
着、およびエツチングの結果露出したチヤネル１
４および１５が示されている。チヤネル１４およ
び１５の長さは、寸法４および層１６の厚みを選
択することにより決まる。
着、およびエツチングの結果露出したチヤネル１
４および１５が示されている。チヤネル１４およ
び１５の長さは、寸法４および層１６の厚みを選
択することにより決まる。
この種の、デバイスでは、ゲート３とのオーバ
ーラツプ・キヤパシタンスを最小にするため接点
電極を整合させることが望ましい。この発明によ
れば、第４図および第５図で示すように、接点の
自己整合ができる。
ーラツプ・キヤパシタンスを最小にするため接点
電極を整合させることが望ましい。この発明によ
れば、第４図および第５図で示すように、接点の
自己整合ができる。
第４図も、同じエレメントには同じ数字を用い
ており、表面２の上に絶縁層１８を付着させた
後、その上にゲート３を付着させる。絶縁層１８
の上にゲート３の柱形のエレメントを形成する。
第３図の寸法に相当する厚さはゲート３の厚み
と、絶縁体１８の厚み１９により構成される。絶
縁体１８の厚み１９は、層６，７および８、また
は６，７および９の厚みの合計にほぼ等しくする
ことにより、ゲート３と、電極８および９との間
のオーバーラツプ・キヤパシタンスを最小にする
ように選定する。
ており、表面２の上に絶縁層１８を付着させた
後、その上にゲート３を付着させる。絶縁層１８
の上にゲート３の柱形のエレメントを形成する。
第３図の寸法に相当する厚さはゲート３の厚み
と、絶縁体１８の厚み１９により構成される。絶
縁体１８の厚み１９は、層６，７および８、また
は６，７および９の厚みの合計にほぼ等しくする
ことにより、ゲート３と、電極８および９との間
のオーバーラツプ・キヤパシタンスを最小にする
ように選定する。
次に第５図も同じエレメントには同じ数字を用
いており、ゲート３上に絶縁層２０を設けて、電
極１２とゲート３とをさらに分離することによ
り、電極１２とゲート３との間のキヤパシタンス
を減少させている。
いており、ゲート３上に絶縁層２０を設けて、電
極１２とゲート３とをさらに分離することによ
り、電極１２とゲート３との間のキヤパシタンス
を減少させている。
これは、層１２の縁部をチヤネルの始まりとし
易くする形状にするために行なわれる。
易くする形状にするために行なわれる。
次に、第６図も同じエレメントには同じ番号を
使用しており、n+−ａ−Si：Ｈとして知られるリ
ンをドーピングしたアモルフアス・シリコン等
の、第２の半導体層２１を半導体層７と、接点
８，９および１２との間に設けたものである。層
２１は一様に付着した後、エツチングにより層７
の垂直部上の膜を除去して得ることができる。
使用しており、n+−ａ−Si：Ｈとして知られるリ
ンをドーピングしたアモルフアス・シリコン等
の、第２の半導体層２１を半導体層７と、接点
８，９および１２との間に設けたものである。層
２１は一様に付着した後、エツチングにより層７
の垂直部上の膜を除去して得ることができる。
半導体層７上に付着させた半導体層２１は、高
度にドーピングさせたもので、n+にドーピング
することにより、半導体７と、電極８，９および
１２のために選択した金属との間に、電気抵抗を
低下させ、均一にした接触を行なわせる。ソース
およびドレインの接触メタラジの形成は、垂直蒸
着およびデイツプ・エツチング等の侵食により行
なわれる。
度にドーピングさせたもので、n+にドーピング
することにより、半導体７と、電極８，９および
１２のために選択した金属との間に、電気抵抗を
低下させ、均一にした接触を行なわせる。ソース
およびドレインの接触メタラジの形成は、垂直蒸
着およびデイツプ・エツチング等の侵食により行
なわれる。
次に電気接点１０，１１，１３および２２を、
図示されていない保護コーテイング中の接触孔を
介して形成し、所要の回路を構成する。
図示されていない保護コーテイング中の接触孔を
介して形成し、所要の回路を構成する。
得られた構造は、端子２２に共通ゲート３を有
し、端子１３に共通のドレイン電極１２を有する
２つの薄膜トランジスタを与える。ソース電極
は、８が１つのトランジスタのもので端子１０
を、９が他のトランジスタのもので、端子１１を
有する。このような構造は、表示装置中の画素の
ドライブ、またはドライバに過度の電流を与える
等の冗長度のような適用業務には有用である。
し、端子１３に共通のドレイン電極１２を有する
２つの薄膜トランジスタを与える。ソース電極
は、８が１つのトランジスタのもので端子１０
を、９が他のトランジスタのもので、端子１１を
有する。このような構造は、表示装置中の画素の
ドライブ、またはドライバに過度の電流を与える
等の冗長度のような適用業務には有用である。
構造は、実質的に直角な柱ゲート３の電極の２
つの側面に２つのデバイスを有するものについて
説明しているが、柱の形成を調整して、チヤネル
への１つの共通接続のための単一の接点１２を設
け、チヤネルの他端に異なる電極を有するゲート
３のために柱の側面を多くすることにより、多く
のチヤネルを設けることによつて、他の数のデバ
イスを有するようにすることができる。
つの側面に２つのデバイスを有するものについて
説明しているが、柱の形成を調整して、チヤネル
への１つの共通接続のための単一の接点１２を設
け、チヤネルの他端に異なる電極を有するゲート
３のために柱の側面を多くすることにより、多く
のチヤネルを設けることによつて、他の数のデバ
イスを有するようにすることができる。
ゲート３より上の接触領域の分離、および半導
体層を外部に用いたものを第７図に示す。第７図
ではｎおよびｐ型の相補型デバイスが形成され
る。第７図でも、同じエレメントについては同じ
数字を使用している。基板１の表面２の上に、端
子２２を有するゲート３を設ける。ゲート３と、
両側の表面２の上に共形の絶縁層６を形成させ
る。
体層を外部に用いたものを第７図に示す。第７図
ではｎおよびｐ型の相補型デバイスが形成され
る。第７図でも、同じエレメントについては同じ
数字を使用している。基板１の表面２の上に、端
子２２を有するゲート３を設ける。ゲート３と、
両側の表面２の上に共形の絶縁層６を形成させ
る。
第１のｎ形トランジスタはソース電極２３と、
ドレイン電極２４を有する。電極２３および２４
に用いる金属は、ｎ型半導体材料と良好な接触を
有するものを選択する。
ドレイン電極２４を有する。電極２３および２４
に用いる金属は、ｎ型半導体材料と良好な接触を
有するものを選択する。
ｐ型トランジスタはソース電極２６とドレイン
電極２７を有し、金属はｐ型半導体材料と良好な
電気的接触をする。
電極２７を有し、金属はｐ型半導体材料と良好な
電気的接触をする。
半導体材料２５は故意にドーピングしたもので
はなく、ゲート３上の端子２２上に正の信号また
は負の信号を与える電界効果により、それぞれｎ
型またはｐ型に変換される。名目上ドーピングし
ない半導体被膜を一般にイントリンシツクとい
う。その代わりにデバイスに動作のエンハンスメ
ント、またはデプリーシヨン・モードを与えるた
めの層のドーピングは周知の方法で行なう。
はなく、ゲート３上の端子２２上に正の信号また
は負の信号を与える電界効果により、それぞれｎ
型またはｐ型に変換される。名目上ドーピングし
ない半導体被膜を一般にイントリンシツクとい
う。その代わりにデバイスに動作のエンハンスメ
ント、またはデプリーシヨン・モードを与えるた
めの層のドーピングは周知の方法で行なう。
得られた構造は、端子２８を介して基準電圧に
接続したｎ型トランジスタ・ソース電極２３と、
端子２９を介して＋Ｖの基準電圧に接続したｐ型
トランジスタ・ソース電極２６を有し、３０に出
力端を有するもので、相互結線されたトランジス
タの相補対により実行される論理インバータとし
て作用する。
接続したｎ型トランジスタ・ソース電極２３と、
端子２９を介して＋Ｖの基準電圧に接続したｐ型
トランジスタ・ソース電極２６を有し、３０に出
力端を有するもので、相互結線されたトランジス
タの相補対により実行される論理インバータとし
て作用する。
Ｅ 実施例
第８図は本発明の一実施例を示した図である。
この図において既述のエレメントと同様のエレメ
ントには同じ数字を使用しているが、ゲート信号
に敏感な連続イントリンシツク半導体層３１およ
び絶縁体層６を、絶縁体１８およびゲート３から
なる柱上に共形に付着させ、ｎ型の金属接点３２
および３３と、ｐ型の金属接点３４および３５の
ために、個別に付着および侵食操作を使用する。
この構造を基準電位に接続した端子２８と、＋Ｖ
電位に接続した端子２９に接続し、端子２２にゲ
ート信号を与え、３０から出力させると、自己整
合した対が相補的に相互接続されたものになり、
論理インバータとして使用することができる。
この図において既述のエレメントと同様のエレメ
ントには同じ数字を使用しているが、ゲート信号
に敏感な連続イントリンシツク半導体層３１およ
び絶縁体層６を、絶縁体１８およびゲート３から
なる柱上に共形に付着させ、ｎ型の金属接点３２
および３３と、ｐ型の金属接点３４および３５の
ために、個別に付着および侵食操作を使用する。
この構造を基準電位に接続した端子２８と、＋Ｖ
電位に接続した端子２９に接続し、端子２２にゲ
ート信号を与え、３０から出力させると、自己整
合した対が相補的に相互接続されたものになり、
論理インバータとして使用することができる。
基板１、たとえば酸化物または窒化物をコーテ
イングしたガラスまたはシリコン等の、通常は絶
縁性の支持材料である。この基板に絶縁体１８を
付着させる。モリブデン、クロム、ニツケル、ニ
クロム等の導電性材料のゲート３を付着させ、リ
ソグラフイによりパターン化する。完成したデバ
イスが必要なチヤネル長に従つて、ゲート３の厚
みを0.5μｍに選定する。実質的に垂直な側壁を、
ゲート３およびスペーシングのための絶縁体１８
の受台を反応性イオン・エツチングしてパターン
化する。たとえばSi3N4またはSiO2等の絶縁層６
を表面２、ならびに絶縁体１８およびゲート３の
組み合わせの上に共形に付着させる。
イングしたガラスまたはシリコン等の、通常は絶
縁性の支持材料である。この基板に絶縁体１８を
付着させる。モリブデン、クロム、ニツケル、ニ
クロム等の導電性材料のゲート３を付着させ、リ
ソグラフイによりパターン化する。完成したデバ
イスが必要なチヤネル長に従つて、ゲート３の厚
みを0.5μｍに選定する。実質的に垂直な側壁を、
ゲート３およびスペーシングのための絶縁体１８
の受台を反応性イオン・エツチングしてパターン
化する。たとえばSi3N4またはSiO2等の絶縁層６
を表面２、ならびに絶縁体１８およびゲート３の
組み合わせの上に共形に付着させる。
層３１は、ａ−Si：Ｈとして知られる原子状の
水素を有するアモルフアス・シリコンである。
水素を有するアモルフアス・シリコンである。
ソース、ゲートおよびドレイン電極上のデバイ
ス領域にａ−Si：Ｈ層３１を画定するために、リ
ソグラフイ・マスクを使用する。層３１の共形付
着は、シラン・ガスからのプラズマ付着により行
い、ゲート変調によりｎチヤネルまたはｐチヤネ
ルを形成する名目上イントリンシツクな半導体層
３１が形成される。
ス領域にａ−Si：Ｈ層３１を画定するために、リ
ソグラフイ・マスクを使用する。層３１の共形付
着は、シラン・ガスからのプラズマ付着により行
い、ゲート変調によりｎチヤネルまたはｐチヤネ
ルを形成する名目上イントリンシツクな半導体層
３１が形成される。
リソグラフイにより画定したマスクは、接点３
２および３３の領域を露出させるために使用され
る。ｎ接触を良好にするMgAlまたはTiAlの二重
層の金属蒸着は表面２に垂直に入射する蒸着方向
により行なう。
２および３３の領域を露出させるために使用され
る。ｎ接触を良好にするMgAlまたはTiAlの二重
層の金属蒸着は表面２に垂直に入射する蒸着方向
により行なう。
次に接点３２および３３をデイツプ・エツチン
グにより、垂直な側壁上の金属を除去するのに十
分な深さまで分離する。
グにより、垂直な側壁上の金属を除去するのに十
分な深さまで分離する。
次に、リソグラフイにより画定したマスクを使
用して接点３２および３３を被覆し、接点３４お
よび３５を付着させ、垂直な側壁上の金属を除去
するためのデイツプ・エツチングにより分離す
る。接点３４および３５のための金属は、Au、
Pt、Pdまたは他の仕事関係の高い金属等、ｐ接
触の良好なものを選択する。
用して接点３２および３３を被覆し、接点３４お
よび３５を付着させ、垂直な側壁上の金属を除去
するためのデイツプ・エツチングにより分離す
る。接点３４および３５のための金属は、Au、
Pt、Pdまたは他の仕事関係の高い金属等、ｐ接
触の良好なものを選択する。
ゲート３の、接点３２および３４との自己整合
を保つため、接点３２および３４の厚みは、絶縁
体１８の厚みと、絶縁体６および半導体層３１の
厚みを合わせたものとの差にほぼ等しくすべきで
ある。ゲート３を接点３３および３５と自己整合
させる場合は、第５図に示すように絶縁層を追加
して、ゲート３と接点３３および３５との間の寄
生容量を減少させる。
を保つため、接点３２および３４の厚みは、絶縁
体１８の厚みと、絶縁体６および半導体層３１の
厚みを合わせたものとの差にほぼ等しくすべきで
ある。ゲート３を接点３３および３５と自己整合
させる場合は、第５図に示すように絶縁層を追加
して、ゲート３と接点３３および３５との間の寄
生容量を減少させる。
次にマスクを用いて、ソースおよびドレイン電
極を接点３２，３３，３４，３５に露出させるエ
ツチング操作を制御する。
極を接点３２，３３，３４，３５に露出させるエ
ツチング操作を制御する。
上記の説明は、基板表面上のゲート部材が、基
板表面に垂直方向に、能動半導体装置に影響を与
える電界中にあり、能動半導体装置のオーミツク
電極が基板表面に平行である薄膜トランジスタ技
術に関するものである。
板表面に垂直方向に、能動半導体装置に影響を与
える電界中にあり、能動半導体装置のオーミツク
電極が基板表面に平行である薄膜トランジスタ技
術に関するものである。
この発明の原理により、代替的な製造方法も与
えられる。
えられる。
第１図は、この発明の前提となる構造図、第２
図及び第３図は第１図の構造の製造工程を説明す
るための図、第４図及び第５図は接点の自己整合
と寄生容量の減少を説明するための図、第６図は
アモルフアス・シリコン層を用いた例を示した構
造図、第７図は相補型デバイスの例を示した構造
図、第８図は本発明の一実施例を示した構造図で
ある。 １……基板、３……ゲート、６……絶縁層、７
……半導体層、８，９，１２……電極。
図及び第３図は第１図の構造の製造工程を説明す
るための図、第４図及び第５図は接点の自己整合
と寄生容量の減少を説明するための図、第６図は
アモルフアス・シリコン層を用いた例を示した構
造図、第７図は相補型デバイスの例を示した構造
図、第８図は本発明の一実施例を示した構造図で
ある。 １……基板、３……ゲート、６……絶縁層、７
……半導体層、８，９，１２……電極。
Claims (1)
- 【特許請求の範囲】 １ 平坦な表面を有する基板と、 上記基板表面上に形成され、上記表面に対して
略垂直な側壁および上記表面に対して略平行な上
部領域を有する絶縁体層と、 上記絶縁体層上に形成され、上記基板表面に対
して略垂直な側壁および上記基板表面に対して略
平行な上部領域を有するゲート電極と、 上記基板表面上ならびに上記絶縁体層及びゲー
ト電極の側壁上及び上記ゲート電極の上部領域上
に、上記絶縁体層を介して形成されたアモルフア
ス半導体層と、 上記アモルフアス半導体層の上記基板表面上の
一部分および上記ゲート電極の上記上部領域上の
一部分に形成された、Ｐチヤネル用の第１の金属
からなるソースおよびドレイン電極と、 上記アモルフアス半導体層の上記基板表面上の
上記一部分とは異なる他の部分および上記ゲート
電極の上記上部領域上の上記一部分とは異なる他
の部分に形成された、Ｎチヤネル用の第２の金属
からなるソースおよびドレイン電極と、 上記第１の金属からなるソースおよびドレイン
電極間、及び上記第２の金属からなるソースおよ
びドレイン電極間のアモルフアス半導体層中に形
成されるチヤネル領域と、を含む半導体構造体。 ２ 上記絶縁体層の上記上部領域の表面が、上記
第１の金属からなるソース電極及び上記第２の金
属からなるソース電極の表面と略同一な平面を有
する、特許請求の範囲第１項記載の半導体構造
体。 ３ 上記ゲート電極の上記上部領域上に形成さ
れ、中央部から端部に向かつて厚さが減少する分
離された絶縁体層を有し、上記第１及び第２の金
属からなるドレイン電極が、中央部から端部に向
かつて厚さが減少し、上記ドレイン電極の端部が
上記ゲート電極の上記上部領域の表面と略同一な
平面にまで達し、上記チヤネル領域の長さが、上
記ゲート電極の厚さに略等しい、特許請求の範囲
第２項記載の半導体構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/889,137 US4757361A (en) | 1986-07-23 | 1986-07-23 | Amorphous thin film transistor device |
| US889137 | 1986-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333870A JPS6333870A (ja) | 1988-02-13 |
| JPH0558674B2 true JPH0558674B2 (ja) | 1993-08-27 |
Family
ID=25394567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110916A Granted JPS6333870A (ja) | 1986-07-23 | 1987-05-08 | 半導体構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4757361A (ja) |
| EP (1) | EP0254071B1 (ja) |
| JP (1) | JPS6333870A (ja) |
| DE (1) | DE3779202D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0270323B1 (en) * | 1986-11-29 | 1999-11-03 | Sharp Kabushiki Kaisha | Method of manufacture of a thin-film transistor |
| JP2602132B2 (ja) * | 1991-08-09 | 1997-04-23 | 三菱電機株式会社 | 薄膜電界効果素子およびその製造方法 |
| GB2285334A (en) * | 1993-12-30 | 1995-07-05 | At & T Corp | Thin film transistor having increased effective channel width |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| US6995053B2 (en) * | 2004-04-23 | 2006-02-07 | Sharp Laboratories Of America, Inc. | Vertical thin film transistor |
| US7629633B2 (en) * | 2004-05-20 | 2009-12-08 | Isaac Wing Tak Chan | Vertical thin film transistor with short-channel effect suppression |
| JP2009130165A (ja) * | 2007-11-26 | 2009-06-11 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置 |
| US8709920B2 (en) * | 2011-02-24 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9443887B1 (en) * | 2015-06-12 | 2016-09-13 | Eastman Kodak Company | Vertical and planar TFTS on common substrate |
| KR102576428B1 (ko) * | 2016-04-29 | 2023-09-08 | 삼성디스플레이 주식회사 | 어레이 기판, 이를 포함하는 액정 표시 장치 및 어레이 기판의 제조 방법 |
| WO2018182609A1 (en) * | 2017-03-30 | 2018-10-04 | Intel Corporation | Vertical multi-gate thin film transistors |
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|---|---|---|---|---|
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| JPS5731179A (en) * | 1980-07-31 | 1982-02-19 | Sharp Corp | Formation of thin-film transistor |
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| JPS60111456A (ja) * | 1983-11-22 | 1985-06-17 | Toshiba Corp | 半導体記憶装置 |
| EP0156528B1 (en) * | 1984-03-12 | 1991-01-30 | Xerox Corporation | High-voltage thin-film transistor |
-
1986
- 1986-07-23 US US06/889,137 patent/US4757361A/en not_active Expired - Fee Related
-
1987
- 1987-05-08 JP JP62110916A patent/JPS6333870A/ja active Granted
- 1987-06-26 EP EP87109211A patent/EP0254071B1/en not_active Expired
- 1987-06-26 DE DE8787109211T patent/DE3779202D1/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160169A (ja) * | 1984-01-30 | 1985-08-21 | Sony Corp | Ｍｏｓトランジスタおよびその製造方法 |
| JPS61271873A (ja) * | 1985-05-27 | 1986-12-02 | Toppan Printing Co Ltd | 電界効果型薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4757361A (en) | 1988-07-12 |
| DE3779202D1 (de) | 1992-06-25 |
| EP0254071A2 (en) | 1988-01-27 |
| JPS6333870A (ja) | 1988-02-13 |
| EP0254071A3 (en) | 1988-06-15 |
| EP0254071B1 (en) | 1992-05-20 |
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