KR950011785B1 - 에스램(sram)제조 방법 - Google Patents
에스램(sram)제조 방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 SRAM평면도.
제2도는 제1도의 A-A'선을 따른 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 웰 2 : 필드 산화막
3, 11 : 게이트 산화막 4, 10 : 게이트 전극
5 : IPO 6 : 폴리실리콘막
7, 8, 9 : 산화막 12 : 채널 폴리실리콘막
본 발명은 SRAM(static RAM)의 부하로써 사용되는 박막트랜지스터의 특성 및 균일성 개선을 위한 SRAM 제조 방법에 관한 것이다.
일반적으로, SRAM(static RAM)의 부하로써 박막트랜지스터를 사용할경우 SRAM 제조공정은 3개 또는 그 이상의 폴리실리콘막을 사용하게 된다. 보통 처음 1개또는 2개의 폴리실리콘막으로 실리콘에 형성되는 벌크(bulk) 트랜지스터와 이 트랜지스터를 상호 연결시키는 연결선을 형성하고 나중에 형성되는 2개 또는 3개 이상의 폴리실리콘막으로 박막트랜지스터를 만들게 된다.
종래의 SRAM 제조 방법은 벌크 트랜지스터에 의해 형성되어지는 단차(topology)위에 박막트랜지스터를 형성하게 되는데 이러한 단차위에 박막트랜지스터를 형성하는 경우 다음과 같은 문제점이 있다.
첫째, 트랜지스터 하부 층의 셀 레이아웃(lay out)등의 변화에 의해 박막트랜지스터의 특성 및 박막트랜지스터를 형성하는 증착막의 균일도가 변하게 되며 산화막 또는 웨이퍼 상에 증착되어지는 증착막에 의한 공정상의 단차 변화에 의해 원래의 설계된 박막트랜지스터의 크기가 변하게 되며, 따라서 소오스 및 드레인 등의 크기도 함께 변하게 되는 문제점과 둘째, 공정성의 중첩 정확도(overlay accuracy)의 변화에 의해 이온 주입되는 부분의 변화가 심하고 또는 이온 주입되는 부분의 단차가 심해 박막트랜지스터의 특성 및 균일도가 변하는 문제점이 있었다.
상기 문제점들을 해결하기 위하여 안출된 본 발명은 SRAM의 박막트랜지스터 하부 단차를 완화하여 박막트랜지스터의 특성 및 균일성을 개선하는 SRAM 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 SRAM 제조 방법에 있어서, 기판상에 소정의 벌크 트랜지스터 구조 및 상기 벌크 트랜지스터를 상호 연결하는 연결선을 형성하는 제1단계, 상기 제1단계 후에 제1절연막을 증착하고 불순물이 주입된 산화막을 도포한후 플로우(flow)시켜 평탄화시키는 제2단계 및 상기 제2단계 후에 제2절연막을 형성하고 상기 제2절연막 상에 소정의 박막트랜지스터 구조를 형성하는 제3단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 및 제2도를 통하여 본 발명에 따른 일실시예를 상세히 설명하면, 제1도는 본 발명에 따른 SRAM 평면도이고, 제2도는 제1도의 A-A'선을 따른 SRAM 제조공정 단면도로서 도면에서 1은 웰, 2는 필드산화막, 3, 11은 게이트 산화막, 4, 10은 게이트 전극, 5는 IPO, 6은 폴리실리콘막, 12는 채널 폴리실리콘막, 7, 8, 9는 산화막을 각각 나타낸다.
우선, 제1도는 2개층의 폴리실리콘막을 사용하여 벌크 트랜지스터와 상기 벌크 트랜지스터를 상호 연결하는 연결선을 형성하고, 그 위에 2개층의 폴리실리콘막을 사용하여 박막트랜지스터를 형성하는 평면도를 도시해주고 있다.
상기 제1도에 도시된 평면도의 A-A'선을 따른 단면도인 제2도를 통하여 구체적으로 살펴본다.
우선, 제2a도는 반도체 기판에 형성된 웰(well)(1)상에 소정의 간격으로 필드산화막(소자 분리 절연막)(2)을 형성한 상태의 단면도이다.
제2b도는 상기 웨이퍼 상에 벌크 트랜지스터의 게이트 산화막(3)과 불순물이 주입된 폴리실리콘막을 소정의 크기로 형성하여 벌크 트랜지스터의 게이트 전극(4)을 형성한 상태의 단면도이다.
제2c도는 층간 절연막인 IPO(5)를 전면에 증착하고 상기 벌크 박막트랜지스터의 게이트 전극(4)을 상호 연결하는 폴리실리콘막(6)을 소정의 크기로 형성한 상태의 단면도이다.
제2d도는 후속 공정에서 도포되는 BPSG와 상기 폴리실리콘막(6)을 절연하기 위하여 500Å 정도의 산화막(7)을 증착하고 불순물 주입된 산화막(예, BPSG막)(8)을 도포하여 플로우(flow) 시킨다음 에치백(etch back)공정으로 평탄화를 이룬 다음, 이후에 증착될 폴리실리콘막과의 절연을 위한 산화막(9)을 증착한 상태의 단면도이다. 이때 상기 불순물이 주입된 산화막(8), 즉 BPSG막 등은 단자차 낮은 곳을 메우기 위한 것으로, 에치백 공정을 고려하여 두께를 조절하게 된다. 또한 상기 평탄화공정은 완전 평탄화 및 하층단차를 부분적으로 완화시키는 부분 평탄화 공정으로 이루어질 수 있다.
제2e도는 상기 산화막(9)상에 불순물이 주입된 폴리실리콘막을 증착하여 소정의 크기로 박막트랜지스터의 게이트 전극(10)을 형성하고 박막트랜지스터의 게이트 산화막(11)을 형성한 후에 폴리실리콘막으로 채널 폴리실리콘막(12)을 형성한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명은 SRAM에 박막트랜지스터를 부하 소자로 사용할 경우 하층부의 단차 및 설계변화에 따른 박막트랜지스터 특성 변화를 방지하여 균일한 박막트랜지스터 특성을 얻을 수 있고 또한 박막트랜지스터의 온(on)전류및 오프(off)전류를 개선하여 향상된 특성을 갖는 SRAM을 얻은 효과가 있다.
Claims (3)
- SRAM 제조 방법에 있어서 기판상에 소정의 벌크 트랜지스터 구조 및 상기 벌크 트랜지스터를 상호 연결하는 연결선을 형성하는 제1단계, 상기 제1단계 후에 제1절연막(7)을 증착하고 불순물이 주입된 산화막(8)을 도포한 후 플로우(flow)시켜 평탄화 시키는 제2단계 및 상기 제2단계 후에 제2절연막(9)을 형성하고 상기 제2절연막상에 소정의 박막트랜지스터 구조를 형성하는 제3단계를 포함하는 것을 특징으로 하는 SRAM 제조 방법.
- 제1항에 있어서, 상기 제2단계는 상기 불순물이 주입된 산화막(8)이 플로우(flow)된 후, 에치백(etch back)하여 평탄화를 이루는 제4단계를 더 포함하는 것을 특징으로 하는 SRAM 제조 방법.
- 제1항에 있어서, 상기 제2단계의 평탄화는 완전 평탄화 또는 하층 단차를 부분적으로 완화시키는 부분 평탄화인 것을 특징으로 하는 SRAM 제조 방법.
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- 1992-10-27 KR KR1019920019827A patent/KR950011785B1/ko not_active IP Right Cessation
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