KR960005565B1 - 반도체 기억 장치 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 DRAM 구조도.
제 2 도는 본 발명에 다른 일실시예의 DRAM 제조 공정도.
제 3 도는 본 발명에 따른 다른 실시예의 DRAM 형성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3, 17 : 플레이트전극 4, 16 : 유전막
4, 16 : 존하보존전극 6, 6' : 절연막
7 : 기판콘택홀 8 : 기판폴리실리콘막
9, 22 : 게이트산화막 10 : 감광막
11, 23 : 게이트전극 11' : 전극선
12, 12' : 박막 MOSFET 활성영역 13, 25 : 스페이서 산화막
14 : 전하보존콘택홀 18 : 산화막(BPSG)
19 : 비트선 콘택홀 20 : 비트선 전극
21 : 트렌치 24 : ' 활성영역
본 발명은 동일 면적의 셀(cell)에서 보다 많은 전하보존 용량을 확보할 수 있는 반도체 기억 장치 및 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자인 DRAM의 고집적화에 따라 셀의 면적은 감소하게 되나 전하보존 용량은 전하보존전극의 표면적과 비례하는 서로 상충된 문제점을 갖기 때문에 이를 극복하기 위한 많은 노력이 있어왔다.
따라서 종래의 DRAM 셀은 반도체 기판 표면에 스위치 소자인 MOSFET을 채용하여 적층형이나 참호형 또는 이들의 혼합형 캐피시터를 사용하여 셀 전하보존 용량을 증대시키고 있으나, 이들 구조는 고집적 소자에서는 아직도 전하보존 용량이 부족하거나, 그 제조과정의 난이도에 비효과적인 전하보존 용량을 얻는데 그치고 있는 문제점이 있었다.
상기 문제점을 해결하기 위한 본 발명은 적은 셀 면적에서 높은 저하보존 용량을 갖는 캐패시터를 실현하여 고집적화된 DRAM을 얻을 수 있는 반도체 기억 장치 및 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기억 장치에 있어서, 주변회로에 활성영역으로 이루어지는 제 1 플레이트전극, 상기 제 1 플레이트전극상에 증착된 유전막, 상기 1 유전막상에 형성된 제 1 전하보존전극, 상기 제 1 전하보존전극과 접속되되 박막 MOSFET의 게이트전극보다 높은 단차를 갖는 제 2 전하보전전극, 상기 제 2 전하보존전극상에 제 2 유전막, 제 2 플레이트전극이 차례로 증착되어 이루어지는 캐패시터와 필드산화막을 선택 식각하여 반도체기판에 콘택홀을 형성하여 상기 반도체 기판과 접속을 이루는 기판 폴리실리콘막이 상기 제 1 전하보존전극보다 높은 단차로 형성되되 상기 기판폴리실리콘막에 형성되어 상기 제 2 전하보존전극과 접속되는 박막 MOSFET 활성영역과 비트선 전극과 저속되는 MOSFET활성영역, 상기 기판폴리실리콘막상에 형성되는 박막 MOSFET의 게이트산화막, 게이트전극, 상기 박막 MOSFET 활성영역에 접속되는 비트선 전극, 그리고 셀에 형성되어진 MOSFET로 구성되어 지는 것을 특징으로 한다.
또한 본 발명은 반도체 기억 장치 제조방법에 있어서, n-웰(well)(또는 p-웰)이 형성된 반도체 기판에 필드산화막을 형성하고, 주변회로에 게이트 산화막, 게이트 전극을 차례로 형성하고, 스페이서 산화막을 이용한 LDD 구조의 MOSFET 활성영역 형성과 동시에 셀에 제 1 플레이트전극으로 사용될 n+(또는 p+) 활성영역을 형성하고, 상기 제 1 플레이트전극상에 유전막을 소정의 크기로 증착한 다음에, 제 1 전하보존전극을 증착하는 제 1 단계, 상기 제 1 단계후에 제 1 전하보존전극과 절연을 위해 두꺼운 절연막을 도포한 다음 에치백(Etch back) 공정등을 이용해 평탄화 공정실시하고 상기 절연막과 필드산화막을 차례로 선택 식각하여 기판 콘택홀을 형성하는 제 2 단계, 상기 제 2 단계후에 상기 기판 콘택홀안에 폴리실리콘을 도포하여 박막 MOSFET의 기판역할을 하게될 기판폴리실리콘막을 소정의 크기로 형성하고, 재결정 공정이나 열적공정을 실시한 다음에, MOSFET의 문턱전압을 제어하기 위하여 상기 기판폴리실리콘막에 이온주입 공정을 수행하고, 게이트 산화막을 성장시키고, 가능한한 시간진연 없이 게이트 전극 및 게이트 전극선으로 이용될 폴리실리콘을 증착시켜 불순물을 도핑하고 게이트 형성을 위해 감광물질로 마스크 패턴을 형성하는 제 3 단계, 상기 제 3 단후에 상기 패턴으로 게이트 전극 및 게이트 전극선으로 이용된 폴리실리콘, 게이트산화막을 차례로 선택 식각하고, MOSFET 이동게이트의 활성영역을 형성하여 소자의 절연을 위해 일정 두께의 절연막을 도포한 다음에 제 1 전하보존전극(5)용 폴리실리콘과 MOSFET 이동게이트의 활성영역을 동시에 제 2 전하보존전극용 폴리실리콘과 연결시키기 위해 상기 절연막을 식각하여 전하보존 콘택홀을 형성하고 제 2 전하보존전극요 폴리실리콘을 증착하는 제 4 단계, 상기 제 4 단계후에 상기 제 2 전하보존전극용 폴리실리콘을 소정의 크기로 형성하여 제 2 전하보존전극을 형성하고 제 2 유전막을 상기 제 2 전하보존전극에 증착한 다음에 제 2 플레이트용 폴리실리콘을 증착시켜 불순물 주입 공정을 실시하는 제 5 단계, 및 상기 제 5 단계 후에 제 2 플레이트 전극을 소정의 크기로 형성하고 후속 공정의 비트선 전극으로 사용될 폴리사이드와의 절연을 위해 일정 두께의 산호막(BPSG)을 차례로 다음에, MOSFET 이동 게이트 활성영역과 비트선을 접속시키기 위해 상기 산화막, 절연막을 차례로 식가하여 박막 MOSFET 활성영역상에 콘택홀을 형성하고 소정의 크기로 실리사이드를 증착하여 상기 콘택홀과의 접속을 이루는 비트선 전극을 형성하는 제 6 단계로 구비되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면, 도면에서 1 은 반도체 기판, 2는 필드산화막, 3, 17은 폴리실리콘전극, 4, 16은 유전막, 5, 15는 존합존전극, 6, 6'는 절연막, 7은 기판콘택홀, 8은 기판폴리실리콘막, 9, 22는 게이트산화막, 10은 감광막, 11, 23은 게이트전극, 11'은 전극선, 12, 12'는 박막 MOSFET 활성영역, 13, 25는 스페이서 산화막, 14는 전하보존콘택홀, 18 : 산화막(BPSG), 19는 비트선 콘택홀, 20은 비트선 전극, 21은 트렌치, 24는 MOSFET 활성영역을 각각 나타낸다.
우선, 제 1 도를 통하여 본 발명의 구조를 살펴보면, 본 발명은 주변회로에 활성영역을 이루어지는 제 1 플레이트전극(3), 상기 제 1 플레이트전극(3)상에 증착된 제 1 유전막(4), 상기 제 1 유전막(4)상에 형성된 제 1 전하보존전극(5), 상기 제 1 전하보존전극(5)과 접속되되 박막 MOSFET의 게이트전극(11)보다 높은 단차를 갖는 제 2 전하보존전극(15), 상기 제 2 전하보존전극(15)상에 제 2 유전막(16), 제 2 플레이트전극(17)이 차례로 증착되어 이루어지는 캐패시터와 필드산화막(2)을 선택 식각하여 반도체 기판(1)에 콘택홀을 형성하여 상기 반도체 기판(1)과 접속을 이루는 기판폴리실리콘막(8)이 상기 제 1 절연(5)보다 높은 단차로 형성되되 상기 기판폴리실리콘막(8)에 형성되어 상기 제 2 전하보존전극(15)과 접속되는 박막 MOSFET 활성영역(12)과 비트선 전극(20)과 접속되는 MOSFET 활성영역(12') 상기 기판폴리실리콘막(8)상에 형성되는 박막 MOSFET의 게이트산화막(9), 게이트전극(11), 상기 박막 MOSFET 활성영역(12')에 접속되는 비트선 전극(20), 그리고 셀에 형성되어진 MOSFET로 구성되어져 있다.
이어서 본 발명의 일실시예에 따른 제조방법을 제 2 도를 참조하여 좌측에는 주변회로를, 우측에는 셀로 각각나누어 상세히 살표보면 다음과 같다.
제 2(a) 도는 n-웰(또는 p-웰)이 형성된 반도체 기판(1)에 필드산화막(2)을 형성하고, 주변회로에 게이트 산화막(22), 게이트전극(23)을 차례로 형성하고, 스페이서 산화막(25)을 이용한 LDD 구조의 MOSFET 활성영역(24) 형성과 동시에 셀에 제 1 플레이트전극(3)으로 사용될 n+(또는 p+) 활성영역을 형성하고, 상기 제 1 플레이트전극(3)상에 복합 구조인 NO(nitride-dxide) 또는 ONO(oxide-nitride-oxide)로 제 1 유전막(4)을 소정의 크기로 증착한 후, 제 1 전하보존전극(5)을 증착하고, 상기 제 1 절연전극(5)과 절연을 위해 두꺼운 절연막(6)을 도포한 다음에 에치백(Etchback) 공정등을 이용해 평탄화 공정실시하고 상기 절연막(6)과 필드산화막(2)을 차례로 선택 식각하여 기판 콘택홀(7)을 형성한 단면도이다.
이때 에치백(Etch back) 평탄화 공정은 박막 MOSFET 이동게이트 활성영역의 타퍼러지(topology)로 인해 전기적으로 생길 수 있는 기생변수를 최소화하는 동시에 후속 공장을 용이하게 하기 위함이고, 기판콘택홀은 기판을 통해 박막 MOSFET의 전기적 특성을 제어하기 위한 것이다.
제 2(b) 도는 상기 기판 콘택홀(7)안에 폴리실리콘을 도포하여 박막 MOSFET의 기판역할을 하게될 기판 폴리실리콘막(8)을 소정의 크기로 형성하고, 재결정 공정이나 열적공정을 실시한 다음, MOSFET의 문턱전압을 제어하기위하여 상기 기판폴리실리콘막(8)에 이온주입 공정을 수행하고, 게이트산화막(9)을 성장시킨 다음에, 가능한한 시간지연없이 게이트 전극(11) 및 게이트 전극선(11')으로 이용될 폴리실리콘을 증착시켜 불순물을 도핑하고 게이트 형성을 위해 감광물질(10)로 마스크로 패턴을 형성한 단면도이다.
제 2(c) 도는 상기 패턴으로 게이트 전극(11) 및 게이트 전극선(11')으로 이용된 폴리실리콘, 게이트산화(9)을 차례로 선택식각하고, 스페이서 산화막(13) 및 MOSFET 이동게이트의 활성영역(12, 12')을 형성하여 소자의 절연을 위해 일정 두께의 절연막(6')을 도포한 다음에 제 1 전하보존전극(15)용 폴리실리콘과 MOSFET 이동게이트의 활성영역(12)을 동시에 제 2 전하보존전극(15)용 폴리실리콘과 연결시키기 위해 상기 절연막(6')을 식각하여 전하보존 콘택홀(14)을 형성하고 제 2 전하보존전극(15)용 폴리실리콘을 증착한 단면도이다. 이때 MOSFET는 고 집적화에 따른 MOSFET의 전기적 특성을 개선하기 위해 LDD 구조, 즉 저농도 이온주입 공정, 산화막, 스페이서(13) 형성, 고농도 이온 주입 공정으로 이루어지는 MOSFET 이동게이트의 활성영역(12, 12')을 형성하게 된다.
제 2(d) 도는 상기 제 2 전하보존전극(15)용 폴리실리콘을 소정의 크기로 형성하여 제 2 전하보존전극(15)을 형성하고 제 2 복합구조(ND 또는 ONOO) 유전막(16)을 상기 제 2 전하보존전극(15)에 증착한 다음에 제 2 플레이트전극(17)용 폴리실리콘을 증착시켜 불순 주입 공정을 실시한 상태의 단면도이다.
제 2(e) 도는 포토공정과 식각공정을 이용해 제 2 플레이트전극(17)을 소정의 크기로 형성하고 비트선으로 사용될 폴리사이드와의 절연을 위해 일정 두께의 산화막(또는 BPSG)(18)을 도포한 다음, MOSFET 이동게이트 활성영역(12')과 비트선을 접속시키기 위해 상기 산화막(18. 18')을 차례로 식각하여 박막 MOSFET 활성영역(12')상에 콘택홀(19)을 형성하고 소정의 크기로 실리사이드를 증착하여 상기 콘택홀(19)과의 접속을 이루는 비트선 전극(20)을 형성한 단면도이다.
또한 본 발명의 다른 실시예를 제 3 도를 통하여 상세히 살펴보면, 제 3 도는 상기 제 2(a) 도의 반도체 기판(1)에 필드산화막(2)을 형성하고, 반도체 기판(1)에 트렌치(21) 형성공정을 추가하여 주변회로 MOSFET의 활성영역과 동시에 셀의 n+(또는 p+)형 제 1 플레이트 전극(3) 형성한 후에 상기와 같은 공정을 동일하게 완성했을때의 단면도로, 이 경우 단차를 이용하여 더욱 많은 셀 전하보존 용량을 확보할 수 있다.
그리고 이후의 공정은 산화막과 BPSG막을 이용해 소자를 분리시키고, 회로연결을 위한 금속선을 형성하는 기존의 방법과 동일하게 실시하여 DRAM을 완성시키게 된다.
상기와 같은 본 발명에 따른 DRAM 셀을 제작할 경우에는 종래의 한개의 셀 캐패시터 구조보다 증대된 병렬 캐패시터 유효면적을 확보할 수 있어 고집적에 따른 셀 면적의 감소에도 충분한 셀 전하보존 용량을 확보할 수 있어, 소자의 특성을 향상시킬 수 있고, 공정 측며에서도 봐도 주변회로에 이용된 벌크(Bulk) MOSFET의 n+(또는 p+) 활성영역을 플레이트 전적으로 사용하므로서 따로 플레이트를 형성하는 공정단계를 줄이고 또한 폴리실리콘을 폴레이트로 사용하는 병렬 캐패시터 구조보다 단차를 완화시켜 후속공정을 용이하게 할 수 있는 공정상의 이점을 기대할 수 있는 효과가 있다.
Claims (5)
- 반도체 기억 장치에 있어서, 주변회로에 활성영역으로 이루어지는 제 1 플레이트전극(3), 상기 제 1 플레이트전극(3)상에 증착된 유전막(4), 상기 제 1 유전막(4)상에 형성된 제 1 전하보존전극(5), 상기 제 2 전하보존전극(5)과 접속되되 박막 MOSFET의 게이트전극(11)보다 높은 단차를 갖는 제 2 전하보존전극(15), 상기 제 2 전하보존전극(15)상에 제 2 유전막(16), 제 2 플레이트전극(17)이 차례로 증착되어 이루어지는 캐패시터와 필드산화막(2)을 선택 식각하여 반도체 기판(1)에 콘택홀을 형성하여 상기 반도체기판(1)과 접속을 이루은 기판폴리실리콘막(8)이 상기 제 1 전하보존전극(5)보다 높은 단차로 형성되되 상기 기판폴리실리콘막(8)에 형성되어 상기 제 2 전하보존전극(15)과 접속되는 박막 MOSFET 활성영역(12)과 비트선 전극(20)과 접속되는 MOSFET 활성영역(12'), 상기 기판폴리실리콘막(8)상에 형성되는 박막 MOSFET의 게이트산화막(9), 게이트전극(11), 상기 박막 MOSFET 활성영역(12')에 접속되는 비트선 전극(20), 그리고 셀에 형성되어진 MOSFET로 구성되어지는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치 제조방법에 있어서, n-웰(well)(또는 p-웰)이 형성된 반도체 기판(1)에 필드산화막(2)을 형성하고, 주변회로에 게이트 산화막(22), 게이트 전극(23)을 차레로 형성하고, 스페이서 산화막(25)을 이용한 LDD 구조의 MOSFET 활성영역(24) 형성과 동시에 셀에 제 1 플레이트전극(3)으로 사용될 n+(또는 p+) 활성영역을 형성하고, 상기 제 1 플레이트전극(3)상에 제 1 유저막(4)을 소정의 크기로 증착한 다음에, 제 1 전하보존전극(5)을 증착하는 제 1 단계, 상기 제 1 단계후에 제 1 전하보존전극(5)과 절연을 위해 두꺼운 절연막(6)을 도포한 다음 에치백(Etch back) 공정등을 이용해 평탄화 공정실시하고 상기 절연막(6)과 필드산화막(2)을 차레로 선택 식각하여 기판콘택홀(7)을 형성하는 제 2 단계, 상기 제 2 단계후에 상기 기판 콘택홀(7)안에 폴리실리콘을 도포항 박막 MOSFET의 기판역할을 하게 될 기판폴리실리콘막(8)을 소정의 크기로 형성하고, 재결정 공정이나 열적공정을 실시한 다음에, MOSFET의 문턱전압을 제어하기 위하여 상기 기판폴리실리콘막(8)에 이온주입 공정을 수행하고, 게이트산화막(9)을 성장시키고, 가능한한 시간지연 없이 게이트 전극(11) 및 게이트 전극선(11')으로 이용딜 폴리실리콘을 증착시켜 불순물을 도핑하고 게이트 형성을 위해 감광물질(10)로 마스크 패턴을 형성하는 제 3 단계, 상기 제 3 단계 후에 상기 패턴으로 게이트 전극(11) 및 게이트 전극선(11')으로 이용된 폴리실리콘, 게이트산화막(9)를 차래로 선택 식각하고, MOSFET 이동게이트의 활성영역(12, 12')을 형성하여 소자의 절연을 위해 일정 두께의 절연막(6')을 도포한 다음에 제 1 전하보존전극(5)용 폴리실리콘막과 MOSFET 이동게이티의 활성영역(12)을 동시에 제 2 전하보존전극(15)용 폴리실리콘과 연결시키기 위해 상기 절연막(6, 6')을 식각하여 전하보존 콘택홀(14)을 형성하고 제 2 전하보존전극(15)용 폴리실리콘을 증착하는 제 4 단계, 상기 제 4 단계후에 상기 제 2 전하보존전극(15)용 폴리실리콘막을 소정의 크기로 형성하여 제 2 전하보존전극(15)을 형성하고 제 2 유전막(16)을 상기 제 2 전하보존전극(15)에 중착한 다음에 제 2 플레이트(17)용 폴리실리콘을 증착시켜 불순물 주입 공정을 실시하는 제 5 단계, 및 상기 제 5 단계후에 제 2 플레이트 전극(17)을 소정의 크기로 형성하고 후속 공정의 비트선 전극(20)으로 사용될 폴리사이드와의 절연을 위해 일정 두께의 산화막과 BPSG(18)을 차례로 다음에, MOSFET 이동 게이트 활성영역(12')과 비트선을 접속시키기 우해 상기 산화막(18), 절연막(6)을 차례로 식각하여 박막 MOSFET 활성영역(12)상에 콘택홀(19)을 형성하고 소정의 크기로 실리사이드를 증착하여 상기 콘택홀(19)과의 접속을 이루는 비트선 전극(20)을 형성하는 제 6 단계로 구비되는 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 제 2 항에 있어서, 상기 제 1 단계 및 제 5 단계의 유전막(4, 16)은 NO(oxide-oxide) 또는 ONO(oxide-nitride-oxide)로 이루어지는 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 제 2 항에 있어서, 상기 제 4 단계의 MOSFET는 고 집적화에 따른 MOSFET 전기기적 특성을 개선하기 위해 저농도 이온주입, 산화막 스페이서(13) 형성, 고농도 이온 주입 공정으로 이루어져 MOSFET 이동게이트의 활성영역(12)을 형성하게 되는 LDD 구조인 것을 특징으로 하는 반도체 기억 장치 제조방법.
- 제 2 항에 있어서, 상기 제 1 단계의 필드산화막(2) 형성후 더욱 많은 셀 전하보존 용량을 확보할 목적으로 반도체 기판(1)에 트렌치(21)를 형성하는 제 7 단계를 더 구비하고 있는 것을 특징으로 하는 반도체 기억 장치 제조방법.
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