JP2003142612A - 表面が不均一な浮遊ゲート及び制御ゲートを有する不揮発性メモリセル及びその製造方法 - Google Patents
表面が不均一な浮遊ゲート及び制御ゲートを有する不揮発性メモリセル及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 制御浮遊ゲート結合係数が大きい不揮発性メ
モリセル及びその製造方法を提供すること。 【解決手段】 不揮発性メモリセルの製造方法が、半導
体領域から絶縁されて該半導体領域の上方に配置され、
少なくとも一つの不均一な表面を有する浮遊ゲート２２
Ａを形成するステップと、浮遊ゲート２２Ａの前記不均
一な表面上に、不均一な表面を有する誘電体２３を形成
するステップと、誘電体２３との境界面が不均一となる
ように、誘電体２３の前記不均一な表面上に制御ゲート
層２４を形成するステップと、制御ゲート層２４をパタ
ーニングして制御ゲートを形成するステップとを含む。
モリセル及びその製造方法を提供すること。 【解決手段】 不揮発性メモリセルの製造方法が、半導
体領域から絶縁されて該半導体領域の上方に配置され、
少なくとも一つの不均一な表面を有する浮遊ゲート２２
Ａを形成するステップと、浮遊ゲート２２Ａの前記不均
一な表面上に、不均一な表面を有する誘電体２３を形成
するステップと、誘電体２３との境界面が不均一となる
ように、誘電体２３の前記不均一な表面上に制御ゲート
層２４を形成するステップと、制御ゲート層２４をパタ
ーニングして制御ゲートを形成するステップとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリセ
ルに関し、特に、表面が不均一な浮遊ゲート及び制御ゲ
ートを備えた不揮発性メモリセルに関する。
ルに関し、特に、表面が不均一な浮遊ゲート及び制御ゲ
ートを備えた不揮発性メモリセルに関する。
【０００２】
【従来の技術】従来の技術に係る不揮発性メモリセルの
構造が図１ａ及び図１ｂに示されている。図１ａは、従
来の技術に係るメモリ装置（device）のワードラインに
沿った断面図であり、図１ｂは、ビットラインに沿った
断面図である。シリコン基板（Ｓｉ基板）に周知のＳＴ
Ｉ（shallow trench isolation）工程によって素子分離
領域である絶縁領域（以下、ＳＴＩ領域と記す）１１
Ａ、１１Ｂが形成され、ＳＴＩ領域１１Ａ及び１１Ｂの
間にトンネルオキサイド層１５を形成するために、酸化
工程が行なわれる。そして、図１ａ及び図１ｂに示され
ているように、第１ポリシリコン層１２（ポリ１）が蒸
着され、パターニングされる。第１ポリシリコン層１２
は、メモリセルの浮遊ゲート１２Ａを形成する。オキサ
イド−ナイトライド−オキサイド（oxide-nitride-oxid
e）混合層（以下、ＯＮＯ混合層と記す）１３のような
ポリシリコン間誘電体（inter-polysilicon dielectri
c）が、メモリアレイ内の第１ポリシリコン層１２上に
蒸着され、メモリチップの周辺領域内からは除去され
る。
構造が図１ａ及び図１ｂに示されている。図１ａは、従
来の技術に係るメモリ装置（device）のワードラインに
沿った断面図であり、図１ｂは、ビットラインに沿った
断面図である。シリコン基板（Ｓｉ基板）に周知のＳＴ
Ｉ（shallow trench isolation）工程によって素子分離
領域である絶縁領域（以下、ＳＴＩ領域と記す）１１
Ａ、１１Ｂが形成され、ＳＴＩ領域１１Ａ及び１１Ｂの
間にトンネルオキサイド層１５を形成するために、酸化
工程が行なわれる。そして、図１ａ及び図１ｂに示され
ているように、第１ポリシリコン層１２（ポリ１）が蒸
着され、パターニングされる。第１ポリシリコン層１２
は、メモリセルの浮遊ゲート１２Ａを形成する。オキサ
イド−ナイトライド−オキサイド（oxide-nitride-oxid
e）混合層（以下、ＯＮＯ混合層と記す）１３のような
ポリシリコン間誘電体（inter-polysilicon dielectri
c）が、メモリアレイ内の第１ポリシリコン層１２上に
蒸着され、メモリチップの周辺領域内からは除去され
る。
【０００３】ＯＮＯ混合層１３上に第２ポリシリコン層
１４（ポリ２）が蒸着され、その後にタングステンシリ
サイド（WSix）、またはコバルトシリサイドのような他
のゲートスタックまたは他の複数の層が蒸着される。Ｏ
ＮＯ混合層１３は、第２ポリシリコン層１４を第１ポリ
シリコン層１２から絶縁する。第２ポリシリコン層１４
に対するメモリセル制御ゲートを画定するために、また
第２ポリシリコン１４が周辺トランジスタゲートに用い
られる場合には、周辺トランジスタゲートを画定するた
めに、ゲートマスクが用いられる。次いで、メモリセル
に対するゲートスタックが、セルフアラインメントエッ
チング工程によって形成される。
１４（ポリ２）が蒸着され、その後にタングステンシリ
サイド（WSix）、またはコバルトシリサイドのような他
のゲートスタックまたは他の複数の層が蒸着される。Ｏ
ＮＯ混合層１３は、第２ポリシリコン層１４を第１ポリ
シリコン層１２から絶縁する。第２ポリシリコン層１４
に対するメモリセル制御ゲートを画定するために、また
第２ポリシリコン１４が周辺トランジスタゲートに用い
られる場合には、周辺トランジスタゲートを画定するた
めに、ゲートマスクが用いられる。次いで、メモリセル
に対するゲートスタックが、セルフアラインメントエッ
チング工程によって形成される。
【０００４】メモリセルの性能を決定する重要なパラメ
ーターとして、ゲート結合係数がある。ゲート結合係数
は、浮遊ゲートの電位に重要な影響を与える。メモリセ
ルの制御ゲートに所定の電位が与えられた場合、ゲート
結合係数が大きいほど、浮遊ゲートの電位は制御ゲート
の電位により近い値となる。所定電位の制御ゲートバイ
アスが与えられた場合、浮遊ゲートの電位が制御ゲート
の電位に近いほど、メモリセルの性能がより良くなり、
プログラム効率、消去効率及び読出速度などがより向上
する。高いゲート結合係数（比率）によって、メモリセ
ルの動作電圧を低減することができ、フラッシュチップ
などの不揮発性メモリチップの設計が容易になる。この
ことは、特に、より低い電源電圧に対して有効である。
ーターとして、ゲート結合係数がある。ゲート結合係数
は、浮遊ゲートの電位に重要な影響を与える。メモリセ
ルの制御ゲートに所定の電位が与えられた場合、ゲート
結合係数が大きいほど、浮遊ゲートの電位は制御ゲート
の電位により近い値となる。所定電位の制御ゲートバイ
アスが与えられた場合、浮遊ゲートの電位が制御ゲート
の電位に近いほど、メモリセルの性能がより良くなり、
プログラム効率、消去効率及び読出速度などがより向上
する。高いゲート結合係数（比率）によって、メモリセ
ルの動作電圧を低減することができ、フラッシュチップ
などの不揮発性メモリチップの設計が容易になる。この
ことは、特に、より低い電源電圧に対して有効である。
【０００５】ここで、第１ポリシリコン層１２の上部表
面は、比較的平坦であり均一である。電気回路的には、
第１ポリシリコン層１２と第２ポリシリコン層１４との
間にキャパシタ（以下、ポリシリコン間キャパシタと記
す）が形成される。ポリシリコン間キャパシタのキャパ
シタンスは、ＯＮＯ混合層１３の厚さ、及びＯＮＯ混合
層１３と第１ポリシリコン層１２及び第２ポリシリコン
層１４との間の表面積により決定される。例えば、ＯＮ
Ｏ混合層１３内の各層の厚さは各々４０／６０／４０Å
である。
面は、比較的平坦であり均一である。電気回路的には、
第１ポリシリコン層１２と第２ポリシリコン層１４との
間にキャパシタ（以下、ポリシリコン間キャパシタと記
す）が形成される。ポリシリコン間キャパシタのキャパ
シタンスは、ＯＮＯ混合層１３の厚さ、及びＯＮＯ混合
層１３と第１ポリシリコン層１２及び第２ポリシリコン
層１４との間の表面積により決定される。例えば、ＯＮ
Ｏ混合層１３内の各層の厚さは各々４０／６０／４０Å
である。
【０００６】
【発明が解決しようとする課題】ゲート結合係数を決定
する重要な要因は、トンネルオキサイドキャパシタンス
に対するポリシリコン間キャパシタンスである。ポリシ
リコン間キャパシタンスが増大することによって、また
は、トンネルオキサイドキャパシタンスが減少すること
によって、ゲート結合係数は増大する。トンネルオキサ
イドキャパシタンスはトンネルオキサイド層１５の厚さ
に依存する。しかし、トンネルオキサイド層１５の厚さ
は、最大の読出電流を供給し、且つ電荷保存特性を保障
できる最小の厚さに基づいて決定されることから、トン
ネルオキサイドキャパシタンスを独立に決定することは
できない。例えば、フラッシュメモリセルにおけるトン
ネルオキサイド層１５の厚さは約９０〜９５Åである。
一方、ポリシリコン間キャパシタの表面積、即ちＯＮＯ
混合層１３と第１ポリシリコン層１２及び第２ポリシリ
コン層１４との間の表面積を増大させるか、またはＯＮ
Ｏ混合層１３の厚さを減少させることによって、ポリシ
リコン間キャパシタンスを増大させることができる。し
かし、ＯＮＯ混合層１３の厚さが減少することによっ
て、浮遊ゲート１２Ａの電荷を保持する能力が減少する
ために、ＯＮＯ混合層１３の厚さを大きく減少させるこ
とはできない。通常、フラッシュメモリのような不揮発
性メモリ技術において、ＯＮＯ混合層１３の厚さは、浮
遊ゲート１２Ａ内の電荷保持力を十分に維持可能な最小
値またはその値に近い値まで減少される。
する重要な要因は、トンネルオキサイドキャパシタンス
に対するポリシリコン間キャパシタンスである。ポリシ
リコン間キャパシタンスが増大することによって、また
は、トンネルオキサイドキャパシタンスが減少すること
によって、ゲート結合係数は増大する。トンネルオキサ
イドキャパシタンスはトンネルオキサイド層１５の厚さ
に依存する。しかし、トンネルオキサイド層１５の厚さ
は、最大の読出電流を供給し、且つ電荷保存特性を保障
できる最小の厚さに基づいて決定されることから、トン
ネルオキサイドキャパシタンスを独立に決定することは
できない。例えば、フラッシュメモリセルにおけるトン
ネルオキサイド層１５の厚さは約９０〜９５Åである。
一方、ポリシリコン間キャパシタの表面積、即ちＯＮＯ
混合層１３と第１ポリシリコン層１２及び第２ポリシリ
コン層１４との間の表面積を増大させるか、またはＯＮ
Ｏ混合層１３の厚さを減少させることによって、ポリシ
リコン間キャパシタンスを増大させることができる。し
かし、ＯＮＯ混合層１３の厚さが減少することによっ
て、浮遊ゲート１２Ａの電荷を保持する能力が減少する
ために、ＯＮＯ混合層１３の厚さを大きく減少させるこ
とはできない。通常、フラッシュメモリのような不揮発
性メモリ技術において、ＯＮＯ混合層１３の厚さは、浮
遊ゲート１２Ａ内の電荷保持力を十分に維持可能な最小
値またはその値に近い値まで減少される。
【０００７】ゲート結合係数は、トンネルオキサイド層
１５の表面積に対するポリシリコン間キャパシタ（ＯＮ
Ｏキャパシタ）の表面積の比率を増大させることによっ
ても増大され得る。ＯＮＯキャパシタの表面積は、セル
活性領域の幅及び第１ポリシリコン層１２がＳＴＩ領域
１１Ａ、１１Ｂとオーバーラップする領域を含む第１ポ
リシリコン層１２全体の幅と、第１ポリシリコン層１２
の側壁とによって決定される。トンネルオキサイドキャ
パシタの表面積は、セル活性領域の幅により決定され
る。したがって、第１ポリシリコン層１２とＳＴＩ領域
１１Ａ、１１Ｂとのオーバーラップ、即ち図１ａに示し
たポリ１−ＩＳＯオーバーラップを増大させることによ
って、ゲート結合係数を増大させることができる。図１
ａから分かるように、ポリ１−ポリ１間隔を維持したま
まで、ポリ１−ＩＳＯオーバーラップを増大させるに
は、ＳＴＩ領域１１Ａ、１１Ｂの占める空間（絶縁領域
のサイズ）を増大させることが必要である。しかし、絶
縁領域のサイズを増大すれば、セルサイズがより大きく
なる。実際には、フラッシュメモリのセル活性領域の幅
を減少させ、絶縁領域の間隔及び第１ポリシリコン１２
とＳＴＩ領域１１Ａ、１１Ｂとのオーバーラップを減少
させることによって、セルサイズを減少させるのが一般
的な傾向である。
１５の表面積に対するポリシリコン間キャパシタ（ＯＮ
Ｏキャパシタ）の表面積の比率を増大させることによっ
ても増大され得る。ＯＮＯキャパシタの表面積は、セル
活性領域の幅及び第１ポリシリコン層１２がＳＴＩ領域
１１Ａ、１１Ｂとオーバーラップする領域を含む第１ポ
リシリコン層１２全体の幅と、第１ポリシリコン層１２
の側壁とによって決定される。トンネルオキサイドキャ
パシタの表面積は、セル活性領域の幅により決定され
る。したがって、第１ポリシリコン層１２とＳＴＩ領域
１１Ａ、１１Ｂとのオーバーラップ、即ち図１ａに示し
たポリ１−ＩＳＯオーバーラップを増大させることによ
って、ゲート結合係数を増大させることができる。図１
ａから分かるように、ポリ１−ポリ１間隔を維持したま
まで、ポリ１−ＩＳＯオーバーラップを増大させるに
は、ＳＴＩ領域１１Ａ、１１Ｂの占める空間（絶縁領域
のサイズ）を増大させることが必要である。しかし、絶
縁領域のサイズを増大すれば、セルサイズがより大きく
なる。実際には、フラッシュメモリのセル活性領域の幅
を減少させ、絶縁領域の間隔及び第１ポリシリコン１２
とＳＴＩ領域１１Ａ、１１Ｂとのオーバーラップを減少
させることによって、セルサイズを減少させるのが一般
的な傾向である。
【０００８】第１ポリシリコン層１２とＳＴＩ領域１１
Ａ、１１Ｂとのオーバーラップが小さければ、ゲート結
合係数が小さくなり、結果的に、プログラム効率、消去
効率、読出速度等のメモリセルの性能が低下する。即
ち、従来技術においては、メモリセルの大きさを縮小す
ることは、メモリセル性能の向上を制限することとな
る。
Ａ、１１Ｂとのオーバーラップが小さければ、ゲート結
合係数が小さくなり、結果的に、プログラム効率、消去
効率、読出速度等のメモリセルの性能が低下する。即
ち、従来技術においては、メモリセルの大きさを縮小す
ることは、メモリセル性能の向上を制限することとな
る。
【０００９】したがって、メモリチップの性能を損なわ
ずに、メモリセルの大きさを減少することができるよう
に、不揮発性メモリのゲート結合係数の向上が可能なセ
ル構造、及びこれを形成するための方法が必要となる。
ずに、メモリセルの大きさを減少することができるよう
に、不揮発性メモリのゲート結合係数の向上が可能なセ
ル構造、及びこれを形成するための方法が必要となる。
【００１０】本発明は、上記した問題点に鑑みてなされ
たものであって、その目的は、平坦でなく不均一な表面
を有する制御ゲート及び浮遊ゲートによって、これらの
ゲート間の結合係数である制御浮遊ゲート結合係数を増
大させた不揮発性メモリセルを提供することにある。本
発明に係るメモリセルは、フラッシュメモリセル、ＥＥ
ＰＲＯＭセル、及び浮遊ゲートを有する全ての形態の不
揮発性メモリセルを含む。
たものであって、その目的は、平坦でなく不均一な表面
を有する制御ゲート及び浮遊ゲートによって、これらの
ゲート間の結合係数である制御浮遊ゲート結合係数を増
大させた不揮発性メモリセルを提供することにある。本
発明に係るメモリセルは、フラッシュメモリセル、ＥＥ
ＰＲＯＭセル、及び浮遊ゲートを有する全ての形態の不
揮発性メモリセルを含む。
【００１１】
【課題を解決するための手段】上記目的は、以下の手段
によって達成される。
によって達成される。
【００１２】即ち、本発明の第１の態様によれば、半導
体領域から絶縁されて該半導体領域の上方に配置され、
少なくとも一つの不均一な表面を有する浮遊ゲートを形
成するステップと、前記浮遊ゲートの前記不均一な表面
上に不均一な表面を有する誘電体を形成するステップ
と、前記誘電体との境界面が不均一となるように、前記
誘電体の前記不均一な表面上に制御ゲート層を形成する
ステップと、前記制御ゲート層をパターニングして制御
ゲートを形成するステップとを含むことを特徴とする不
揮発性メモリセルの製造方法を提供することができる。
体領域から絶縁されて該半導体領域の上方に配置され、
少なくとも一つの不均一な表面を有する浮遊ゲートを形
成するステップと、前記浮遊ゲートの前記不均一な表面
上に不均一な表面を有する誘電体を形成するステップ
と、前記誘電体との境界面が不均一となるように、前記
誘電体の前記不均一な表面上に制御ゲート層を形成する
ステップと、前記制御ゲート層をパターニングして制御
ゲートを形成するステップとを含むことを特徴とする不
揮発性メモリセルの製造方法を提供することができる。
【００１３】また、本発明の第２の態様によれば、半導
体領域から絶縁されて半導体領域の上方に配置され、不
均一な上部表面を有する浮遊ゲートと、該浮遊ゲートの
不均一な表面上に形成され、該浮遊ゲートの前記不均一
な上部表面に沿った不均一な表面を有する誘電体と、該
誘電体の不均一な表面上に形成され、該誘電体の前記不
均一な上部表面に接する不均一な下部表面を有する制御
ゲートとを備えていることを特徴とする不揮発性メモリ
セルを提供することができる。
体領域から絶縁されて半導体領域の上方に配置され、不
均一な上部表面を有する浮遊ゲートと、該浮遊ゲートの
不均一な表面上に形成され、該浮遊ゲートの前記不均一
な上部表面に沿った不均一な表面を有する誘電体と、該
誘電体の不均一な表面上に形成され、該誘電体の前記不
均一な上部表面に接する不均一な下部表面を有する制御
ゲートとを備えていることを特徴とする不揮発性メモリ
セルを提供することができる。
【００１４】また、本発明の第３の態様によれば、ドレ
イン領域及びソース領域と、該ドレイン領域及び該ソー
ス領域との間に形成されるチャネル領域と、該チャネル
領域から絶縁されて該チャネル領域の上方に配置され、
不均一な表面を有する浮遊ゲートと、該浮遊ゲートから
絶縁されて該浮遊ゲートの上方に配置される制御ゲート
とを備えていることを特徴とする不揮発性メモリセルを
提供することができる。
イン領域及びソース領域と、該ドレイン領域及び該ソー
ス領域との間に形成されるチャネル領域と、該チャネル
領域から絶縁されて該チャネル領域の上方に配置され、
不均一な表面を有する浮遊ゲートと、該浮遊ゲートから
絶縁されて該浮遊ゲートの上方に配置される制御ゲート
とを備えていることを特徴とする不揮発性メモリセルを
提供することができる。
【００１５】
【発明の実施の形態】以下、本発明に係る実施の形態に
関して、添付図を参照して説明する。図２ａ及び図２ｂ
は、本発明の第１の実施の形態に係るスタック型ゲート
不揮発性メモリセルのワードライン及びビットラインに
沿った各々の断面図である。メモリセルを相互に絶縁す
るために、ＬＯＣＯＳ（local oxidation of silico
n）、またはＳＴＩのような種々の技術を用いることが
できる。図２ａは、ＳＴＩ領域１１Ａ、１１Ｂがメモリ
セルを絶縁するために用いられる場合を示しているが、
他の絶縁技術を用いることもできる。メモリセルをシリ
コン基板（Ｓｉ基板）上に形成するために、シリコン基
板上にトンネルオキサイド層１５を成長する。
関して、添付図を参照して説明する。図２ａ及び図２ｂ
は、本発明の第１の実施の形態に係るスタック型ゲート
不揮発性メモリセルのワードライン及びビットラインに
沿った各々の断面図である。メモリセルを相互に絶縁す
るために、ＬＯＣＯＳ（local oxidation of silico
n）、またはＳＴＩのような種々の技術を用いることが
できる。図２ａは、ＳＴＩ領域１１Ａ、１１Ｂがメモリ
セルを絶縁するために用いられる場合を示しているが、
他の絶縁技術を用いることもできる。メモリセルをシリ
コン基板（Ｓｉ基板）上に形成するために、シリコン基
板上にトンネルオキサイド層１５を成長する。
【００１６】次に、例えば、従来の化学気相成長法（Ｃ
ＶＤ）を利用して、トンネルオキサイド層１５上に第１
ポリシリコン層２２が蒸着される。その後、第１ポリシ
リコン層２２の表面を平坦でなく不均一な表面にするた
めに、さらにポリシリコンの蒸着、例えば、ポリシリコ
ンの半球型粒状蒸着（hemispherical grained depositi
on）が行なわれる。さらに、浮遊ゲート２２Ａを形成す
るために、第１ポリシリコン層２２のパターニングを行
う。これによって、図２ａ及び図２ｂに示されているよ
うに、不均一な表面を有する浮遊ゲート２２Ａが形成さ
れる。半球型粒状蒸着に関する詳細は、M.Sakaoなどに
よる"A Capacitor-Over-Bit-Line(COB) Cell with a He
mispherical-Grain Storage Node for 64Mb DRAMs"、IE
DM、pp.655〜658、1990により公知であるので、ここで
は説明を省略する。
ＶＤ）を利用して、トンネルオキサイド層１５上に第１
ポリシリコン層２２が蒸着される。その後、第１ポリシ
リコン層２２の表面を平坦でなく不均一な表面にするた
めに、さらにポリシリコンの蒸着、例えば、ポリシリコ
ンの半球型粒状蒸着（hemispherical grained depositi
on）が行なわれる。さらに、浮遊ゲート２２Ａを形成す
るために、第１ポリシリコン層２２のパターニングを行
う。これによって、図２ａ及び図２ｂに示されているよ
うに、不均一な表面を有する浮遊ゲート２２Ａが形成さ
れる。半球型粒状蒸着に関する詳細は、M.Sakaoなどに
よる"A Capacitor-Over-Bit-Line(COB) Cell with a He
mispherical-Grain Storage Node for 64Mb DRAMs"、IE
DM、pp.655〜658、1990により公知であるので、ここで
は説明を省略する。
【００１７】第１ポリシリコン層２２の表面を平坦でな
く不均一にするためには、第１ポリシリコン層２２をＣ
ＶＤによって形成した後に、半球型粒状蒸着を行う代わ
りに、例えば、シード法を利用して第1ポリシリコン層
２２の表面形状を修正するように設計された処理ステッ
プを行うことも可能である。シード法は、第１ポリシリ
コン層２２の表面上に非結晶シリコンシードを生成する
ために、蒸着された第１ポリシリコン層２２の表面をSi
2H6ガスにより照射し、任意の条件下で高温（例えば、
５８０℃）でウェーハをアニーリング（annealing）す
るステップを含む。シード法に関する詳細は、H.Watana
beなどによる"Hemispherical Grained Silicon(HSG-Si)
Formation on In-Situ Phosphorous Doped Amorphous-
Si Usingthe Seed Method"、SSDM、pp.422〜424、1992
により公知であるので、ここでは説明を省略する。ま
た、第１ポリシリコン層２２の表面を平坦でなく不均一
にするために、その他の方法を使用することも可能であ
る。
く不均一にするためには、第１ポリシリコン層２２をＣ
ＶＤによって形成した後に、半球型粒状蒸着を行う代わ
りに、例えば、シード法を利用して第1ポリシリコン層
２２の表面形状を修正するように設計された処理ステッ
プを行うことも可能である。シード法は、第１ポリシリ
コン層２２の表面上に非結晶シリコンシードを生成する
ために、蒸着された第１ポリシリコン層２２の表面をSi
2H6ガスにより照射し、任意の条件下で高温（例えば、
５８０℃）でウェーハをアニーリング（annealing）す
るステップを含む。シード法に関する詳細は、H.Watana
beなどによる"Hemispherical Grained Silicon(HSG-Si)
Formation on In-Situ Phosphorous Doped Amorphous-
Si Usingthe Seed Method"、SSDM、pp.422〜424、1992
により公知であるので、ここでは説明を省略する。ま
た、第１ポリシリコン層２２の表面を平坦でなく不均一
にするために、その他の方法を使用することも可能であ
る。
【００１８】上記において、浮遊ゲート２２Ａは、図２
ａ及び図２ｂに示されているように、表面が平坦でなく
不均一な形状、例えば、半球型の粒状をしていることに
より、平坦な表面形状の場合よりも表面積が大きくな
る。図２ａに示すように、本実施の形態において、ＳＴ
Ｉ領域１１Ａ、１１Ｂ上の浮遊ゲート２２Ａの側壁は比
較的平坦であるが、浮遊ゲート２２Ａの上部表面は半球
型の粒状をしている。浮遊ゲート２２Ａの側壁が平坦に
形成されるのは、浮遊ゲート２２Ａに半球型の粒状のポ
リシリコン表面を形成した後に、パターニングするから
である。
ａ及び図２ｂに示されているように、表面が平坦でなく
不均一な形状、例えば、半球型の粒状をしていることに
より、平坦な表面形状の場合よりも表面積が大きくな
る。図２ａに示すように、本実施の形態において、ＳＴ
Ｉ領域１１Ａ、１１Ｂ上の浮遊ゲート２２Ａの側壁は比
較的平坦であるが、浮遊ゲート２２Ａの上部表面は半球
型の粒状をしている。浮遊ゲート２２Ａの側壁が平坦に
形成されるのは、浮遊ゲート２２Ａに半球型の粒状のポ
リシリコン表面を形成した後に、パターニングするから
である。
【００１９】次に、ポリシリコン間誘電体２３が浮遊ゲ
ート２２Ａ上に形成される。ポリシリコン間誘電体２３
は、通常ＯＮＯ混合層、またはオキサイド−ナイトライ
ド−オキサイド−ナイトライド（oxide-nitride-oxide-
nitride）混合層である。ポリシリコン間誘電体２３の
一部は、メモリ装置の周辺領域から除去され得る。浮遊
ゲート２２Ａの平坦でなく不均一な上部表面に沿って蒸
着されることによって、平坦でなく不均一な表面形状の
ポリシリコン間誘電体２３が形成される。例えば、図２
ａ及び図２ｂに示すように、浮遊ゲート２２Ａの半球型
の粒状の上部表面に沿って、平坦でなく不均一な半球型
の粒状表面のポリシリコン間誘電体２３が形成される。
浮遊ゲート２２Ａとポリシリコン間誘電体２３との境界
の不均一な半球型の粒状パターンにより、この境界面の
表面積は非常に大きくなる。
ート２２Ａ上に形成される。ポリシリコン間誘電体２３
は、通常ＯＮＯ混合層、またはオキサイド−ナイトライ
ド−オキサイド−ナイトライド（oxide-nitride-oxide-
nitride）混合層である。ポリシリコン間誘電体２３の
一部は、メモリ装置の周辺領域から除去され得る。浮遊
ゲート２２Ａの平坦でなく不均一な上部表面に沿って蒸
着されることによって、平坦でなく不均一な表面形状の
ポリシリコン間誘電体２３が形成される。例えば、図２
ａ及び図２ｂに示すように、浮遊ゲート２２Ａの半球型
の粒状の上部表面に沿って、平坦でなく不均一な半球型
の粒状表面のポリシリコン間誘電体２３が形成される。
浮遊ゲート２２Ａとポリシリコン間誘電体２３との境界
の不均一な半球型の粒状パターンにより、この境界面の
表面積は非常に大きくなる。
【００２０】ポリシリコン間誘電体２３上に第２ポリシ
リコンゲート層２４が蒸着によって形成される。タング
ステンシリサイド（WSix）またはコバルトシリサイドな
どの他の層が第２ポリシリコンゲート層２４上に形成さ
れ得る。第２ポリシリコンゲート層２４が、ポリシリコ
ン間誘電体２３の不均一な、例えば、半球型の粒状の上
部表面上に蒸着されるので、第２ポリシリコンゲート層
２４とポリシリコン間誘電体２３との境界面も、図２ａ
及び図２ｂに示すように不均一な形状であり、ポリシリ
コン間誘電体２３と第２ポリシリコンゲート層２４との
境界面の表面積が大きくなる。
リコンゲート層２４が蒸着によって形成される。タング
ステンシリサイド（WSix）またはコバルトシリサイドな
どの他の層が第２ポリシリコンゲート層２４上に形成さ
れ得る。第２ポリシリコンゲート層２４が、ポリシリコ
ン間誘電体２３の不均一な、例えば、半球型の粒状の上
部表面上に蒸着されるので、第２ポリシリコンゲート層
２４とポリシリコン間誘電体２３との境界面も、図２ａ
及び図２ｂに示すように不均一な形状であり、ポリシリ
コン間誘電体２３と第２ポリシリコンゲート層２４との
境界面の表面積が大きくなる。
【００２１】メモリアレイセルの制御ゲートを画定する
ために、ゲートマスク及びゲートエッチング工程が行わ
れる。メモリアレイセルのゲートスタックは、セルフア
ライメントエッチング工程を利用して形成され得る。第
２ポリシリコンゲート層２４は、メモリセルの制御ゲー
トを構成する。周辺トランジスタのゲートは、メモリア
レイセルの制御ゲートと同時に形成され得る。その後、
周知の技術によりメモリセル及び周辺トランジスタの製
造を完了するために、残りのステップが行なわれる。例
えば、図２ｂに示されているドレイン及びソース領域２
１Ａ、２１Ｂを形成するために、ゲート層の形成後にド
ーパントがＳｉ基板に注入される。
ために、ゲートマスク及びゲートエッチング工程が行わ
れる。メモリアレイセルのゲートスタックは、セルフア
ライメントエッチング工程を利用して形成され得る。第
２ポリシリコンゲート層２４は、メモリセルの制御ゲー
トを構成する。周辺トランジスタのゲートは、メモリア
レイセルの制御ゲートと同時に形成され得る。その後、
周知の技術によりメモリセル及び周辺トランジスタの製
造を完了するために、残りのステップが行なわれる。例
えば、図２ｂに示されているドレイン及びソース領域２
１Ａ、２１Ｂを形成するために、ゲート層の形成後にド
ーパントがＳｉ基板に注入される。
【００２２】浮遊ゲート２２Ａとポリシリコン間誘電体
２３との間の不均一な境界面のみでなく、第２ポリシリ
コンゲート層２４とポリシリコン間誘電体２３との間の
不均一な境界面により、ポリシリコン間キャパシタの表
面積が増大し、ポリシリコン間キャパシタンスが著しく
増大する。これによって、制御ゲートと浮遊ゲートとの
間の結合係数である制御浮遊ゲート結合係数も非常に大
きくなる。浮遊ゲート２２Ａ及びポリシリコン層２４と
ポリシリコン間誘電体２３との間の平坦でなく不均一な
３次元形状が繰り返された形状の境界面により、制御浮
遊ゲート結合係数が非常に大きい値となり、これによっ
てセルプログラム効率、消去効率、読出速度等を低下さ
せることなく、メモリセルサイズを実質的に減少させる
ことが可能となる。
２３との間の不均一な境界面のみでなく、第２ポリシリ
コンゲート層２４とポリシリコン間誘電体２３との間の
不均一な境界面により、ポリシリコン間キャパシタの表
面積が増大し、ポリシリコン間キャパシタンスが著しく
増大する。これによって、制御ゲートと浮遊ゲートとの
間の結合係数である制御浮遊ゲート結合係数も非常に大
きくなる。浮遊ゲート２２Ａ及びポリシリコン層２４と
ポリシリコン間誘電体２３との間の平坦でなく不均一な
３次元形状が繰り返された形状の境界面により、制御浮
遊ゲート結合係数が非常に大きい値となり、これによっ
てセルプログラム効率、消去効率、読出速度等を低下さ
せることなく、メモリセルサイズを実質的に減少させる
ことが可能となる。
【００２３】図３ａ及び図３ｂは、本発明の第２の実施
の形態に係るスタック型ゲート不揮発性メモリセルのワ
ードライン及びビットラインに沿った各々の断面図であ
る。本実施の形態において、第１ポリシリコン層３２
は、通常のＣＶＤ蒸着を利用して形成される。その後、
メモリアレイセルに対する浮遊ゲートを形成するため
に、蒸着された第１ポリシリコン層３２がパターニン
グ、例えば、エッチングされる。この段階では、第１ポ
リシリコン層３２の表面は比較的平坦且つ均一である。
次に、浮遊ゲート３２Ａの表面を平坦でなく不均一な形
状、例えば、上記したように半球型の粒状にするため
に、ポリシリコンが浮遊ゲート３２Ａ上に蒸着によって
形成される。その後、ＳＴＩ領域１１Ａ、１１Ｂ上の残
りのポリシリコンを除去するために、エッチバック工程
が行われる。ここで、エッチバック工程は、浮遊ゲート
３２Ａの不均一な表面の形状、例えば、半球型の粒状を
維持する方法で行なわれる。
の形態に係るスタック型ゲート不揮発性メモリセルのワ
ードライン及びビットラインに沿った各々の断面図であ
る。本実施の形態において、第１ポリシリコン層３２
は、通常のＣＶＤ蒸着を利用して形成される。その後、
メモリアレイセルに対する浮遊ゲートを形成するため
に、蒸着された第１ポリシリコン層３２がパターニン
グ、例えば、エッチングされる。この段階では、第１ポ
リシリコン層３２の表面は比較的平坦且つ均一である。
次に、浮遊ゲート３２Ａの表面を平坦でなく不均一な形
状、例えば、上記したように半球型の粒状にするため
に、ポリシリコンが浮遊ゲート３２Ａ上に蒸着によって
形成される。その後、ＳＴＩ領域１１Ａ、１１Ｂ上の残
りのポリシリコンを除去するために、エッチバック工程
が行われる。ここで、エッチバック工程は、浮遊ゲート
３２Ａの不均一な表面の形状、例えば、半球型の粒状を
維持する方法で行なわれる。
【００２４】または、第１ポリシリコン層３２が蒸着さ
れ、パターニングされた後、第１ポリシリコン層３２の
表面が不均一な粒状の表面になるように、第１ポリシリ
コン層３２上に更にポリシリコンを形成するために、選
択的な蒸着または選択的なエピタキシャル成長を行なう
ことができる。ここで、パターニング後に第１ポリシリ
コン層３２が残存する領域においてのみ選択的な蒸着が
行なわれる。従って、絶縁領域（例えば、ＳＴＩまたは
ＬＯＣＯＳ）上にはポリシリコンが残存していないの
で、この場合にはエッチバック工程が不要となる。ま
た、浮遊ゲート３２Ａの表面形状は、例えば、上記した
シード法によっても変更され得る。これらの何れの場合
においても、図３ａに示されているように、浮遊ゲート
３２Ａの不均一な表面形状、例えば、半球型の粒状の表
面形状が、その上部面及び側壁上に維持される。
れ、パターニングされた後、第１ポリシリコン層３２の
表面が不均一な粒状の表面になるように、第１ポリシリ
コン層３２上に更にポリシリコンを形成するために、選
択的な蒸着または選択的なエピタキシャル成長を行なう
ことができる。ここで、パターニング後に第１ポリシリ
コン層３２が残存する領域においてのみ選択的な蒸着が
行なわれる。従って、絶縁領域（例えば、ＳＴＩまたは
ＬＯＣＯＳ）上にはポリシリコンが残存していないの
で、この場合にはエッチバック工程が不要となる。ま
た、浮遊ゲート３２Ａの表面形状は、例えば、上記した
シード法によっても変更され得る。これらの何れの場合
においても、図３ａに示されているように、浮遊ゲート
３２Ａの不均一な表面形状、例えば、半球型の粒状の表
面形状が、その上部面及び側壁上に維持される。
【００２５】浮遊ゲート３２Ａの表面を不均一な形状と
した後、ポリシリコン間誘電体３３（例えば、ＯＮＯ混
合層）が、浮遊ゲート３２Ａの上部に蒸着され、周辺領
域からは除去される。ポリシリコン間誘電体３３は、蒸
着によって浮遊ゲート３２Ａ上に、その不均一な表面形
状に沿って形成されるため、不均一な、例えば、半球型
の粒状パターンの表面を有するように形成される。その
後、第２ポリシリコンゲート層３４がポリシリコン間誘
電体３３の上部に蒸着によって形成される。第２ポリシ
リコンゲート層３４は、ポリシリコン間誘電体３３の不
均一な表面、例えば、半球型の粒状パターンの表面に沿
って蒸着されることから、図３ａ及び図３ｂに示すよう
に、ポリシリコン間誘電体３３と接する不均一な下部表
面を有することになる。
した後、ポリシリコン間誘電体３３（例えば、ＯＮＯ混
合層）が、浮遊ゲート３２Ａの上部に蒸着され、周辺領
域からは除去される。ポリシリコン間誘電体３３は、蒸
着によって浮遊ゲート３２Ａ上に、その不均一な表面形
状に沿って形成されるため、不均一な、例えば、半球型
の粒状パターンの表面を有するように形成される。その
後、第２ポリシリコンゲート層３４がポリシリコン間誘
電体３３の上部に蒸着によって形成される。第２ポリシ
リコンゲート層３４は、ポリシリコン間誘電体３３の不
均一な表面、例えば、半球型の粒状パターンの表面に沿
って蒸着されることから、図３ａ及び図３ｂに示すよう
に、ポリシリコン間誘電体３３と接する不均一な下部表
面を有することになる。
【００２６】次に、第２ポリシリコンゲート層３４上に
別の誘電体層を形成することができる。その後、メモリ
アレイセルに対する制御ゲートを形成するために、ゲー
トマスク及びエッチング工程が行なわれる。第２ポリシ
リコンゲート層３４は、不揮発性メモリセルに対する制
御ゲートを構成する。周辺トランジスタに対するゲート
も、ゲートマスク及びエッチング工程の間に形成され得
る。その後、メモリセル及び周辺トランジスタの形成を
完了するために、必要な周知の工程がさらに行なわれ得
る。
別の誘電体層を形成することができる。その後、メモリ
アレイセルに対する制御ゲートを形成するために、ゲー
トマスク及びエッチング工程が行なわれる。第２ポリシ
リコンゲート層３４は、不揮発性メモリセルに対する制
御ゲートを構成する。周辺トランジスタに対するゲート
も、ゲートマスク及びエッチング工程の間に形成され得
る。その後、メモリセル及び周辺トランジスタの形成を
完了するために、必要な周知の工程がさらに行なわれ得
る。
【００２７】浮遊ゲート３２Ａとポリシリコン誘電体３
３との間、及びポリシリコン誘電体３３と第２ポリシリ
コンゲート層３４との間の不均一な、例えば、半球型の
粒状の境界面は、浮遊ゲート３２Ａの上部表面及び側壁
表面を取り囲む部分に形成されるポリシリコン間キャパ
シタの表面積を著しく増大させる。したがって、図３ａ
及び図３ｂに示した実施の形態では、与えられたセルサ
イズに対してより大きいゲート結合係数を提供すること
ができ、上記したように、より良好なメモリセル性能を
達成できる。これによって、メモリ装置の性能を損なう
ことなく、メモリセルサイズを減少することができる。
大きいゲート結合係数によって、高いプログラム効率、
消去効率及び読出速度等を有し、より低い動作電圧で動
作する小さいサイズの高性能メモリセルの形成が可能と
なる。また、より高いゲート結合係数（比率）によっ
て、メモリセルの動作電圧を低減することができ、フラ
ッシュメモリなどの不揮発性メモリチップの設計が容易
になる。このことは、特に、より低い電源電圧に対して
有効である。
３との間、及びポリシリコン誘電体３３と第２ポリシリ
コンゲート層３４との間の不均一な、例えば、半球型の
粒状の境界面は、浮遊ゲート３２Ａの上部表面及び側壁
表面を取り囲む部分に形成されるポリシリコン間キャパ
シタの表面積を著しく増大させる。したがって、図３ａ
及び図３ｂに示した実施の形態では、与えられたセルサ
イズに対してより大きいゲート結合係数を提供すること
ができ、上記したように、より良好なメモリセル性能を
達成できる。これによって、メモリ装置の性能を損なう
ことなく、メモリセルサイズを減少することができる。
大きいゲート結合係数によって、高いプログラム効率、
消去効率及び読出速度等を有し、より低い動作電圧で動
作する小さいサイズの高性能メモリセルの形成が可能と
なる。また、より高いゲート結合係数（比率）によっ
て、メモリセルの動作電圧を低減することができ、フラ
ッシュメモリなどの不揮発性メモリチップの設計が容易
になる。このことは、特に、より低い電源電圧に対して
有効である。
【００２８】本発明は、浮遊ゲートを用いた不揮発性メ
モリの技術分野において広範囲の応用性を有しており、
特定の工程に限定されるものではない。浮遊ゲート及び
制御ゲート（通常ポリシリコンからなる）の表面を、繰
り返し的な粒状パターンを有する平坦でなく不均一な形
状に形成することは、種々の形態の不揮発性メモリセル
の構造及びその製造工程のみでなく、メモリアレイ及び
周辺トランジスタの集積方法（例えば、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ及びフラッシュメモリ技術）、及び浮遊ゲー
トを有する全ての形態の不揮発性メモリセルに適用する
ことができる。
モリの技術分野において広範囲の応用性を有しており、
特定の工程に限定されるものではない。浮遊ゲート及び
制御ゲート（通常ポリシリコンからなる）の表面を、繰
り返し的な粒状パターンを有する平坦でなく不均一な形
状に形成することは、種々の形態の不揮発性メモリセル
の構造及びその製造工程のみでなく、メモリアレイ及び
周辺トランジスタの集積方法（例えば、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ及びフラッシュメモリ技術）、及び浮遊ゲー
トを有する全ての形態の不揮発性メモリセルに適用する
ことができる。
【００２９】例えば、図４は、二重ポリシリコンスプリ
ットゲート不揮発性メモリセル４０の断面図であるが、
ここで、浮遊ゲート４１及びポリシリコン間誘電体４２
が本発明を適用して形成されている。本発明の属する技
術分野における通常の知識を有する者であれば、３重ポ
リシリコンフラッシュメモリセル及びＥＥＰＲＯＭセル
のような他の浮遊ゲートセル構造に関して、本発明の特
徴及び長所を具現するように、本発明を修正して適用す
ることが可能である。
ットゲート不揮発性メモリセル４０の断面図であるが、
ここで、浮遊ゲート４１及びポリシリコン間誘電体４２
が本発明を適用して形成されている。本発明の属する技
術分野における通常の知識を有する者であれば、３重ポ
リシリコンフラッシュメモリセル及びＥＥＰＲＯＭセル
のような他の浮遊ゲートセル構造に関して、本発明の特
徴及び長所を具現するように、本発明を修正して適用す
ることが可能である。
【００３０】上記した実施の形態では、ポリシリコン間
キャパシタンスの増大に関して説明したが、本発明の属
する技術分野においける通常の知識を有する者であれ
ば、より大きい実効キャパシタンスが要求されるその他
の不揮発性メモリセルおいても本発明の技術的思想を適
用することが可能である。
キャパシタンスの増大に関して説明したが、本発明の属
する技術分野においける通常の知識を有する者であれ
ば、より大きい実効キャパシタンスが要求されるその他
の不揮発性メモリセルおいても本発明の技術的思想を適
用することが可能である。
【００３１】なお、本発明の技術的範囲は上記した実施
の形態に限定されるものではない。本発明の技術的思想
から逸脱しない範囲内で様々の変更、改善を行なうこと
が可能であり、それらも本発明の技術的範囲に属する。
例えば、各々のゲート間キャパシタンスを増大させるた
めに、浮遊ゲート及び制御ゲートの表面を平坦でなく不
均一な形状に形成する手段には、種々の半導体処理技術
を用いることができる。
の形態に限定されるものではない。本発明の技術的思想
から逸脱しない範囲内で様々の変更、改善を行なうこと
が可能であり、それらも本発明の技術的範囲に属する。
例えば、各々のゲート間キャパシタンスを増大させるた
めに、浮遊ゲート及び制御ゲートの表面を平坦でなく不
均一な形状に形成する手段には、種々の半導体処理技術
を用いることができる。
【００３２】
【発明の効果】本発明によれば、与えられたセルサイズ
に対してゲート結合係数をより大きくすることができ、
より良好なメモリセル性能を達成することができる。し
たがって、メモリ装置の性能を損なうことなく、メモリ
セルサイズを減少させることができる。また、大きいゲ
ート結合係数によって、高いプログラム効率、消去効率
及び読出速度を有し、より低い動作電圧で動作できる小
さいサイズの高性能メモリセルの形成が可能となる。さ
らに、より高いゲート結合係数（比率）によって、メモ
リセルの動作電圧を低減することができ、フラッシュメ
モリなどの不揮発性メモリチップの設計が容易になる。
このことは、特に、より低い電源電圧に対して有効であ
る。
に対してゲート結合係数をより大きくすることができ、
より良好なメモリセル性能を達成することができる。し
たがって、メモリ装置の性能を損なうことなく、メモリ
セルサイズを減少させることができる。また、大きいゲ
ート結合係数によって、高いプログラム効率、消去効率
及び読出速度を有し、より低い動作電圧で動作できる小
さいサイズの高性能メモリセルの形成が可能となる。さ
らに、より高いゲート結合係数（比率）によって、メモ
リセルの動作電圧を低減することができ、フラッシュメ
モリなどの不揮発性メモリチップの設計が容易になる。
このことは、特に、より低い電源電圧に対して有効であ
る。
【図１ａ】 従来のスタック型ゲート不揮発性メモリセ
ルのワードラインに沿った断面図である。
ルのワードラインに沿った断面図である。
【図１ｂ】 従来のスタック型ゲート不揮発性メモリセ
ルのビットラインに沿った断面図である。
ルのビットラインに沿った断面図である。
【図２ａ】 本発明の第１の実施の形態に係るスタック
型ゲート不揮発性メモリセルのワードラインに沿った断
面図である。
型ゲート不揮発性メモリセルのワードラインに沿った断
面図である。
【図２ｂ】 本発明の第１の実施の形態に係るスタック
型ゲート不揮発性メモリセルのビットラインに沿った断
面図である。
型ゲート不揮発性メモリセルのビットラインに沿った断
面図である。
【図３ａ】 本発明の第２の実施の形態に係るスタック
型ゲート不揮発性メモリセルのワードラインに沿った断
面図である。
型ゲート不揮発性メモリセルのワードラインに沿った断
面図である。
【図３ｂ】 本発明の第２の実施の形態に係るスタック
型ゲート不揮発性メモリセルのビットラインに沿った断
面図である。
型ゲート不揮発性メモリセルのビットラインに沿った断
面図である。
【図４】 本発明を適用して形成されたスプリットゲー
ト不揮発性メモリセルの断面図である。
ト不揮発性メモリセルの断面図である。
１１Ａ、１１Ｂ 絶縁領域（ＳＴＩ）
１５ トンネルオキサイド層
２２、３２ 第１ポリシリコン層
２２Ａ、３２Ａ 浮遊ゲート
２３、３３ ポリシリコン間誘電体
２４、３４ 第２ポリシリコンゲート層
２１Ａ、２１Ｂ ソース領域又はドレイン領域
フロントページの続き
(72)発明者 シンギャ アーサー ワン
アメリカ合衆国 95119 カリフォルニア
サンノゼ クレスタ ヴィスタ ウェイ
295
(72)発明者 カイ チェン チョウ
アメリカ合衆国 95135 カリフォルニア
サンノゼ ジャスミン サークル 3661
Ｆターム(参考） 5F083 EP03 EP07 EP23 EP24 EP55
ER03 ER21 ER22 GA09 GA22
JA04 JA35 JA39 JA53 NA01
PR33
5F101 BA15 BA29 BA36 BB04 BB05
BD35 BD37 BE07 BH16
Claims (36)
- 【請求項１】 半導体領域から絶縁されて該半導体領域
の上方に配置され、少なくとも一つの不均一な表面を有
する浮遊ゲートを形成するステップと、 前記浮遊ゲートの前記不均一な表面上に、不均一な表面
を有する誘電体を形成するステップと、 前記誘電体との境界面が不均一となるように、前記誘電
体の前記不均一な表面上に制御ゲート層を形成するステ
ップと、 前記制御ゲート層をパターニングして制御ゲートを形成
するステップとを含むことを特徴とする不揮発性メモリ
セルの製造方法。 - 【請求項２】 前記浮遊ゲートが、ポリシリコンからな
ることを特徴とする請求項１に記載の不揮発性メモリセ
ルの製造方法。 - 【請求項３】 前記制御ゲート層が、ポリシリコンから
なることを特徴とする請求項１に記載の不揮発性メモリ
セルの製造方法。 - 【請求項４】 前記浮遊ゲートの前記不均一な表面が、
半球型の粒状表面であることを特徴とする請求項１に記
載の不揮発性メモリセルの製造方法。 - 【請求項５】 前記誘電体の前記不均一な表面が、半球
型の粒状表面である前記浮遊ゲートの前記不均一な表面
に沿って形成される半球型の粒状表面であることを特徴
とする請求項１に記載の不揮発性メモリセルの製造方
法。 - 【請求項６】 前記浮遊ゲートを形成するステップが、
前記浮遊ゲートの表面をSi2H6ガスで照射し、前記浮遊
ゲートをアニーリングすることによって前記浮遊ゲート
の表面上に非結晶シリコンシードを形成するステップを
含むことを特徴とする請求項１に記載の不揮発性メモリ
セルの製造方法。 - 【請求項７】 前記浮遊ゲートを形成するステップが、 第１ポリシリコン層を形成するステップと、 前記浮遊ゲートの前記不均一な表面を形成するために、
前記第１ポリシリコン層上にポリシリコン粒を蒸着する
ステップとを含むことを特徴とする請求項１に記載の不
揮発性メモリセルの製造方法。 - 【請求項８】 前記浮遊ゲートを形成するステップが、
前記ポリシリコン粒を蒸着した後に、前記第１ポリシリ
コン層をパターニングするステップをさらに含むことを
特徴とする請求項７に記載の不揮発性メモリセルの製造
方法。 - 【請求項９】 前記浮遊ゲートを形成するステップが、
前記浮遊ゲートの上部表面及び側部表面が不均一になる
ように、前記ポリシリコン粒を蒸着する前に、前記第１
ポリシリコン層をパターニングして前記浮遊ゲートを形
成するステップをさらに含むことを特徴とする請求項７
に記載の不揮発性メモリセルの製造方法。 - 【請求項１０】 前記浮遊ゲートを形成するステップ
が、前記メモリセルを前記メモリセルに隣接する複数の
隣接メモリセルから絶縁する絶縁領域上に蒸着された前
記ポリシリコン粒を部分的に除去するステップをさらに
含むことを特徴とする請求項９に記載の不揮発性メモリ
セルの製造方法。 - 【請求項１１】 前記浮遊ゲートを形成するステップ
が、前記浮遊ゲートの上部表面及び側部表面が不均一に
なるように、前記第１ポリシリコン層をパターニングし
て前記浮遊ゲートを形成した後、前記第１ポリシリコン
層に不均一な粒状ポリシリコンを選択的に蒸着するステ
ップをさらに含むことを特徴とする請求項７に記載の不
揮発性メモリセルの製造方法。 - 【請求項１２】 前記浮遊ゲートを形成するステップ
が、前記浮遊ゲートの上部表面及び側部表面が不均一に
なるように、前記第１ポリシリコン層をパターンニング
して前記浮遊ゲートを形成した後、前記第１ポリシリコ
ン層に不均一な粒状ポリシリコンを選択的にエピタキシ
ャル成長させるステップをさらに含むことを特徴とする
請求項７に記載の不揮発性メモリセルの製造方法。 - 【請求項１３】 前記不均一な粒状ポリシリコンが、半
球型の粒状ポリシリコンであることを特徴とする請求項
１２に記載の不揮発性メモリセルの製造方法。 - 【請求項１４】 前記誘電体が、オキサイド−ナイトラ
イド−オキサイド混合層からなることを特徴とする請求
項１に記載の不揮発性メモリセルの製造方法。 - 【請求項１５】 前記誘電体が、オキサイド−ナイトラ
イド−オキサイド−ナイトライド混合層からなることを
特徴とする請求項１に記載の不揮発性メモリセルの製造
方法。 - 【請求項１６】 半導体領域から絶縁されて該半導体領
域の上方に配置され、不均一な上部表面を有する浮遊ゲ
ートと、 該浮遊ゲートの不均一な上部表面上に形成され、該浮遊
ゲートの前記不均一な上部表面に沿った不均一な上部表
面を有する誘電体と、 該誘電体の不均一な上部表面上に形成され、該誘電体の
前記不均一な上部表面に接する不均一な下部表面を有す
る制御ゲートとを備えていることを特徴とする不揮発性
メモリセル。 - 【請求項１７】 前記浮遊ゲート及び前記制御ゲート
が、ポリシリコンからなることを特徴とする請求項１６
に記載の不揮発性メモリセル。 - 【請求項１８】 前記誘電体が、オキサイド−ナイトラ
イド−オキサイド混合層からなることを特徴とする請求
項１６に記載の不揮発性メモリセル。 - 【請求項１９】 前記誘電体が、オキサイド−ナイトラ
イド−オキサイド−ナイトライド混合層からなることを
特徴とする請求項１６に記載の不揮発性メモリセル。 - 【請求項２０】 前記浮遊ゲートの前記不均一な上部表
面が、半球型の粒状表面であることを特徴とする請求項
１６に記載の不揮発性メモリセル。 - 【請求項２１】 前記誘電体の前記不均一な上部表面
が、半球型の粒状表面である前記浮遊ゲートの前記不均
一な上部表面に沿って形成される半球型の粒状表面であ
ることを特徴とする請求項２０に記載の不揮発性メモリ
セル。 - 【請求項２２】 前記制御ゲートの前記不均一な下部表
面が、半球型の粒状表面である前記誘電体の前記不均一
な上部表面に接する半球型の粒状表面であることを特徴
とする請求項２０に記載の不揮発性メモリセル。 - 【請求項２３】 前記浮遊ゲートの前記不均一な上部表
面が、前記浮遊ゲートの表面をSi2H6ガスで照射し、前
記浮遊ゲートをアニーリングすることによって前記浮遊
ゲートの表面上に非結晶シリコンシードを生成すること
によって形成されることを特徴とする請求項１６に記載
の不揮発性メモリセル。 - 【請求項２４】 前記浮遊ゲートの前記不均一な上部表
面が、第１ポリシリコン層上に半球型ポリシリコン粒を
蒸着することによって形成されることを特徴とする請求
項１６に記載の不揮発性メモリセル。 - 【請求項２５】 前記第１ポリシリコン層が、前記半球
型ポリシリコン粒を蒸着する前に、前記浮遊ゲートを形
成するためにパターニングされることを特徴とする請求
項２４に記載の不揮発性メモリセル。 - 【請求項２６】 前記第１ポリシリコン層が、前記半球
型ポリシリコン粒を蒸着した後に、前記浮遊ゲートを形
成するためにパターニングされることを特徴とする請求
項２４に記載の不揮発性メモリセル。 - 【請求項２７】 前記不揮発性メモリセルが、ＥＰＲＯ
Ｍセル、ＥＥＰＲＯＭセル及びフラッシュメモリセルか
らなる群の中から選択される一つであることを特徴とす
る請求項１６に記載の不揮発性メモリセル。 - 【請求項２８】 ドレイン領域及びソース領域と、 該ドレイン領域及び該ソース領域の間に形成されるチャ
ネル領域と、 該チャネル領域から絶縁されて該チャネル領域の上方に
配置され、不均一な表面を有する浮遊ゲートと、 該浮遊ゲートから絶縁されて該浮遊ゲートの上方に配置
される制御ゲートとを備えていることを特徴とする不揮
発性メモリセル。 - 【請求項２９】 前記浮遊ゲートの前記不均一な表面
が、前記制御ゲートに最も近接する上部表面であること
を特徴とする請求項２８に記載の不揮発性メモリセル。 - 【請求項３０】 前記浮遊ゲート及び前記制御ゲートを
構成する複数の層からなる群の中から選択される少なく
とも一つが、ポリシリコンからなることを特徴とする請
求項２８に記載の不揮発性メモリセル。 - 【請求項３１】 前記浮遊ゲートが、 第１ポリシリコン層と、 半球型の粒状のポリシリコンとを備えていることを特徴
とする請求項２８に記載の不揮発性メモリセル。 - 【請求項３２】 前記浮遊ゲートが、誘電体により前記
制御ゲートから絶縁され、 前記誘電体が、前記浮遊ゲートに接する不均一な下部表
面と前記制御ゲートに接する不均一な上部表面とを有す
ることを特徴とする請求項３１に記載の不揮発性メモリ
セル。 - 【請求項３３】 前記制御ゲートが、ポリシリコンから
なることを特徴とする請求項２８に記載のメモリセル。 - 【請求項３４】 前記浮遊ゲートの上部表面及び側部表
面が不均一であることを特徴とする請求項２８に記載の
不揮発性メモリセル。 - 【請求項３５】 前記浮遊ゲートと部分的にオーバーラ
ップする絶縁領域を備え、 該絶縁領域によって隣接するメモリセルから絶縁される
ことを特徴とする請求項２８に記載の不揮発性メモリセ
ル。 - 【請求項３６】 前記浮遊ゲートとオーバーラップしな
い絶縁領域を備え、 該絶縁領域によって隣接するメモリセルから絶縁される
ことを特徴とする請求項２８に記載の不揮発性メモリセ
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/948,612 | 2001-09-07 | ||
| US09/948,612 US20040152260A1 (en) | 2001-09-07 | 2001-09-07 | Non-volatile memory cell with non-uniform surface floating gate and control gate |
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