CN108206190B - 一种改善闪存编程能力的方法 - Google Patents

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Abstract

本发明公开了一种改善闪存编程能力的方法，包括：在晶圆衬底上依次沉积耦合氧化层、浮栅多晶硅和氮化硅阻挡层；将浮栅多晶硅上方中间部分的氮化硅阻挡层去掉，保留左右侧的氮化硅阻挡层，再对浮栅多晶硅中间的裸露部分进行斜坡蚀刻；在两阻挡层、浮栅多晶硅上沉积一层隔离层；对晶圆衬底的对应浮栅多晶硅开口处的部分进行离子掺杂形成源线下方的重掺杂区，在切断的浮栅多晶硅旁形成两侧墙，并在侧墙中间空隙中填充多晶硅后进行平坦化；在平坦化后的源线多晶硅上生长一层隔离层，除去浮栅多晶硅上左右侧的氮化硅阻挡层，以浮栅上方的氧化层和源线上的隔离层作为阻挡层对剩余的浮栅多晶硅进行蚀刻得到浮栅；优化浮栅侧壁的粗糙度，得到光滑的侧壁。

Description

一种改善闪存编程能力的方法
技术领域
本发明涉及一种闪存技术领域，特别是涉及一种改善闪存编程能力的方法。
背景技术
从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。
一般而言，闪存为分栅结构或叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，具有更高的编程效率，而且可以采取特殊的结构避免“过擦除”，从而具有更长使用寿命，应用尤为广泛，被广泛用于手机、笔记本、掌上电脑和U盘等移动和通讯设备中。
在浮栅结构闪存中，浮栅(FG，Floating Gate)的耦合电压直接影响到了存储器的编程和擦除能力。一般而言，一个工艺平台的闪存结构确定以后，编程、擦除的操作电压就相应确定下来，不轻易改变。针对不同产品的不同情况，是通过调整浮栅与字线、源线以及和衬底间的电容的相对大小来寻找最佳的工艺窗口条件。
图1为第二代分栅式超级闪存(ESF2，Embedded Super Flash)示意图(右侧的浮栅FG、字线区WL和位线区BL未示出)，如图所示，字线区WL与位线区BL、衬底Bulk和浮栅FG间用氧化物隔离，源线区SL与字线区WL、和浮栅FG间用氧化物隔离，浮栅FG与源线区SL、字线区WL、位线区BL和衬底Bulk间用氧化物隔离，浮栅与衬底、源线区和字线区间的电容分别用CFB、CFS、CFW表示，由于浮栅与衬底间的电容CFB相对其他两个电容较小，在实际应用中，较常通过调整浮栅与字线间的电容CFW或浮栅与源线间的电容CFS来调整两者的耦合系数从而来优化工艺窗口。具体地，
Figure BDA0001552266900000021
浮栅FG和字线区WL的耦合系数(CCR)
Figure BDA0001552266900000022
浮栅FG和源线区SL的耦合系数(SCR)
Figure BDA0001552266900000023
针对编程能力较差的产品，在浮栅与源线间的耦合系数αS足够的情况下，常常需要降低浮栅与字线间的电容CFW，减少浮栅耦合到字线上的电压，提高浮栅电压VFG，从而提高编程能力。
要降低浮栅与字线间的电容CFW，传统的做法是调整浮栅的形貌(如浮栅FG左上角鸟嘴形状)，但这种做法常常会导致串扰和擦除的失效，工艺自由度低。
而浮栅是由多晶硅沉积而成，在浮栅干法蚀刻之后得到的侧壁是比较粗糙的(如图2)。粗糙的浮栅侧壁会导致有效面积的增大，这无疑会大大增大浮栅与字线间的电容CFW。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种改善闪存编程能力的方法，以通过优化浮栅侧壁的粗糙度，得到光滑的侧壁，降低比表面积，减小浮栅与字线间的电容CFW，从而大幅提高编程能力。
为达上述及其它目的，本发明提出一种改善闪存编程能力的方法，包括如下步骤：
步骤S1，在晶圆衬底(10)上依次沉积耦合氧化层(20)、浮栅多晶硅(30)和氮化硅阻挡层(40)；
步骤S2，将浮栅多晶硅(30)上方中间部分的氮化硅阻挡层(40)去掉，保留左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)，再对浮栅多晶硅(30)中间的裸露部分进行斜坡蚀刻；
步骤S3，在左侧的氮化硅阻挡层(401)、浮栅多晶硅(30)、右侧的氮化硅阻挡层(402)上沉积一层隔离层(50)；
步骤S4，对晶圆衬底(10)的对应浮栅多晶硅(30)开口处的部分进行离子掺杂形成源线下方的重掺杂区(801)，在切断的浮栅多晶硅(30)旁形成侧墙(701)和(702)，并在侧墙(701)和(702)中间的空隙中填充多晶硅(802)后进行平坦化；
步骤S5，在平坦化后的源线多晶硅(802)上生长一层SiO2隔离层(90)，除去浮栅多晶硅(30)上左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)，然后以浮栅上方的氧化层即侧墙(501)、(502)和源线上的SiO2隔离层(90)作为阻挡层对剩余的浮栅多晶硅(30)进行蚀刻得到浮栅(301)和(302)；
步骤S6，优化浮栅侧壁的粗糙度，得到光滑的侧壁。
进一步地，于步骤S6中，在获得浮栅301和302后，通过高温工艺使浮栅侧壁熔融，得到较光滑的侧壁。
进一步地，于步骤S6中，在为获得浮栅(301)和(302)的蚀刻过程中增加小流量各向同性刻蚀气体，得到较光滑的浮栅侧壁，蚀刻完成后获得具有较光滑侧壁的浮栅(301)和(302)。
进一步地，于步骤S6后，所述方法还包括：
步骤S7，用高温氧化物沉积的方法沉积一层高质量的隧穿氧化层(100)，该氧化层同时作为选择晶体管的栅氧化层使用。
进一步地，于步骤S7后，所述方法还包括：
步骤S8，再次利用自对准工艺进行字线多晶硅的沉积和蚀刻以形成字线区WL；字线侧墙和位线将在后续工艺中与普通的CMOS器件的栅极侧墙和源漏接触孔一起形成。
进一步地，于步骤S1中，用光罩定义出有源区，用浅沟槽隔离(60)进行器件隔离。
进一步地，通过光刻和蚀刻工艺将浮栅多晶硅(30)上方中间部分的氮化硅阻挡层(40)去掉，保留左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)。
进一步地，于步骤S2中，所述浮栅多晶硅(30)中间的裸露部分上将形成弧形凹槽。
进一步地，于步骤S3中，在左侧的氮化硅阻挡层(401)、浮栅多晶硅(30)、右侧的氮化硅阻挡层(402)上沉积一层隔离层(50)后，进行自对准蚀刻，在浮栅上形成侧墙(501)和(502)，并利用该侧墙作为阻挡利用蚀刻将浮栅多晶硅(30)切断。
进一步地，于步骤S4中，在侧墙(701)和(702)中间的空隙中填充多晶硅(802)后用化学机械研磨工艺进行平坦化。
与现有技术相比，本发明一种改善闪存编程能力的方法通过优化浮栅侧壁的粗糙度，得到光滑的侧壁，降低比表面积，减小浮栅与字线间的电容CFW，从而大幅提高编程能力。
附图说明
图1为第二代分栅式超级闪存(ESF2，Embedded Super Flash)示意图；
图2为浮栅侧壁示意图；
图3为本发明一种改善闪存编程能力的方法的步骤流程图；
图4-图10为本发明具体实施例的工艺流程结构示意图；
图11为本发明编程时间Tpgm对比结果图；
图12为本发明编程单元漏电流Ir0对比图；
图13为本发明写1的满电流对比示意图；
图14为本发明擦除电压分布对比图；
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种改善闪存编程能力的方法的步骤流程图。如图3所示，本发明一种改善闪存编程能力的方法，包括如下步骤：
步骤S1，在清洗后的晶圆衬底10(一般为硅衬底)上依次沉积耦合氧化层(Coupling Oxide)20、浮栅多晶硅(FG Poly)30和氮化硅(Si3N4)阻挡层40，用光罩定义出有源区，用浅沟槽隔离(STI)60进行器件隔离，如图4所示，一般采用高温氧化或者沉积方法，但本发明不以此为限；
步骤S2，通过光刻和蚀刻工艺将浮栅多晶硅(FG Poly)30上方中间部分的氮化硅(Si3N4)阻挡层40去掉，保留左侧的氮化硅(Si3N4)阻挡层401和右侧的氮化硅(Si3N4)阻挡层402，再对浮栅多晶硅(FG Poly)30中间的裸露部分进行斜坡蚀刻(FG SLope Etch)，这样浮栅多晶硅(FG Poly)30中间的裸露部分上将形成弧形凹槽，这一形状将对后续工艺中浮栅尖端的形成起至关重要的作用，如图5所示；
步骤S3，在左侧的氮化硅(Si3N4)阻挡层401、浮栅多晶硅(FG Poly)30、右侧的氮化硅(Si3N4)阻挡层402上沉积一层隔离层(SiO2)50，如图6所示，然后进行自对准蚀刻，在浮栅上形成侧墙(FGSP1)501和502，并利用该侧墙作为阻挡利用蚀刻将浮栅多晶硅(FG Poly)30切断，因此侧墙(FGSP1)501和502的宽度(实际上由沉积的隔离层(SiO2)50的厚度决定)将决定浮栅的长度，如图7所示；
步骤S4，对晶圆衬底10的对应浮栅多晶硅(FG Poly)30开口处的部分进行离子掺杂(VSS IMP)形成源线下方的重掺杂区801；用步骤S3中同样的自对准工艺在切断的浮栅多晶硅(FG Poly)30旁(内侧)形成侧墙(FGSP2)701和702，并在侧墙(FGSP2)701和702中间的空隙中填充多晶硅802后用化学机械研磨(CMP)工艺进行平坦化，侧墙(FGSP2)701和702中间填充的多晶硅802将作为相邻两个单元共用的的源线SL使用，如图8所示；
步骤S5，用热氧化的方法在平坦化后的源线多晶硅802上生长一层SiO2隔离层90，接下来用热磷酸除去浮栅多晶硅(FG Poly)30上左侧的氮化硅(Si3N4)阻挡层401和右侧的氮化硅(Si3N4)阻挡层402，然后以浮栅上方的氧化层即侧墙(FGSP1)501、502和源线上的SiO2隔离层90作为阻挡层对剩余的浮栅多晶硅(FG Poly)30进行蚀刻(FGP2Etch)得到浮栅301和302，由于在步骤S2中进行过斜坡蚀刻(FG SLope Etch)，浮栅的外侧壁将形成形如鸟嘴的浮栅尖端，如图9所示；
步骤S6，优化浮栅侧壁的粗糙度，得到光滑的侧壁。具体地，于步骤S5中，可采用如下两种方法：
方法1，在获得浮栅301和302后，通过高温工艺(比如RTO)使浮栅侧壁熔融，得到较光滑的侧壁；
方法2，在为获得浮栅301和302的蚀刻过程中增加小流量各向同性刻蚀气体(比如Cl2 1-200sccm)，得到较光滑的浮栅侧壁，蚀刻完成后获得具有较光滑侧壁的浮栅301和302；
步骤S7，用高温氧化物沉积(HTO Deposition)的方法沉积一层高质量的隧穿氧化层100，该氧化层同时作为选择晶体管(字线WL)的栅氧化层使用。如图10所示；
步骤S8，再次利用自对准工艺进行字线多晶硅的沉积和蚀刻(WLSP2Etch)以形成字线区WL；字线侧墙和位线将在后续工艺中与普通的CMOS器件的栅极侧墙(Gate Spacer)和源漏接触孔(Contact)一起形成。
在步骤S5的浮栅蚀刻之后，测试原子力显微镜(AFM)来分析材料表面结构，如下表1所示，其结果表明这两种新方法得到的浮栅表面都比基线工艺要光滑：
表1
Condition Sample name Ra Rq Z-range
Baseline #1FG2ET recipe without Cl2 1.68 2.14 27.70
Method-1 #2FG2ET recipe without Cl2+RTO 1.65 2.11 23.50
Method-2 #3FG2ET recipe with Cl2 1.65 2.10 22.70
其中，Ra(Mean Roughness)为高度算术平坦度：表征显微镜视框内的高度偏差绝对值的算术平均值(Arithmetic average of the absolute values of thesurfaceheight deviations measured from the mean plane within the boxcursor.)；
Rq为Z轴标准差(RMS)：表征显微镜视框内的Z轴的标准差(thestandarddeviation of the Z values within the box cursor)；
Z-range为可视Z轴范围：表征微镜视框内的Z轴的范围(the range of Zvalueswithin the box cursor)。
由表1明显可见，本发明上述方法1和方法2高度算术平坦度Ra均为1.65，优于基线工艺的1.68；发明方法1的Z轴标准差Rq＝2.11和发明方法2的Z轴标准差Rq＝2.10也由于基线工艺的2.14，发明两种方法的Z轴可是范围分别为23.5和22.7也分别优于基线工艺的27.2。
在WAT(Wafer Acceptance Test，晶圆接受测试)中，编程时间Tpgm和编程单元漏电流Ir0是表征编程效率和能力的参数。针对已擦除的存储单元(cell)开始编程，当位线电流达到擦除饱和电流Ir1的15％时的时间是为编程时间Tpgm。针对已编程的cell，测试位线的漏电流是为编程单元漏电流Ir0。
图11和图12表明本发明两种新方法得到的编程时间Tpgm的分布区域(方法1为+，方法2为菱形框，现有技术为圆圈)和编程单元漏电流Ir0的分布区域都比基线工艺条件下有所下降，表明编程能力得到提高。
图13和图14擦除和串扰的WAT参数表明，本发明两种新方法擦除饱和电流Ir1和擦除电压Verase分布区域和基线工艺条件相当或还要好(电流变小)。新方法既大幅提高了编程能力，又避免了擦除和串扰的失效，提高了工艺自由度。
综上所述，本发明一种改善闪存编程能力的方法通过优化浮栅侧壁的粗糙度，得到光滑的侧壁，降低比表面积，减小浮栅与字线间的电容CFW，从而大幅提高编程能力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (7)

1.一种改善闪存编程能力的方法，包括如下步骤：
步骤S1，在晶圆衬底(10)上依次沉积耦合氧化层(20)、浮栅多晶硅(30)和氮化硅阻挡层(40)；
步骤S2，将浮栅多晶硅(30)上方中间部分的氮化硅阻挡层(40)去掉，保留左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)，再对浮栅多晶硅(30)中间的裸露部分进行斜坡蚀刻；
步骤S3，在左侧的氮化硅阻挡层(401)、浮栅多晶硅(30)、右侧的氮化硅阻挡层(402)上沉积一层隔离层(50)，再进行自对准蚀刻，在浮栅上方形成侧墙(501，502)，并利用浮栅上方的侧墙(501，502)作为阻挡利用蚀刻将浮栅多晶硅(30)切断；
步骤S4，对晶圆衬底(10)的对应浮栅多晶硅(30)开口处的部分进行离子掺杂形成源线下方的重掺杂区(801)，在切断的浮栅多晶硅(30)旁形成侧墙(701，702)，并在浮栅多晶硅(30)旁侧墙(701，702)中间的空隙中填充多晶硅(802)后进行平坦化；
步骤S5，在平坦化后的源线多晶硅(802)上生长一层SiO2隔离层(90)，除去浮栅多晶硅(30)上左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)，然后以浮栅上方的侧墙(501，502)和源线上的SiO2隔离层(90)作为阻挡层对剩余的浮栅多晶硅(30)进行蚀刻得到浮栅(301，302)；
步骤S6，在获得浮栅(301，302)后，通过高温工艺使浮栅侧壁熔融，以优化浮栅侧壁的粗糙度，得到光滑的侧壁。
2.如权利要求1所述的一种改善闪存编程能力的方法，其特征在于，于步骤S6后，所述方法还包括：
步骤S7，用高温氧化物沉积的方法沉积一层高质量的隧穿氧化层(100)，该氧化层同时作为选择晶体管的栅氧化层使用。
3.如权利要求2所述的一种改善闪存编程能力的方法，其特征在于，于步骤S7后，所述方法还包括：
步骤S8，再次利用自对准工艺进行字线多晶硅的沉积和蚀刻以形成字线区WL；字线侧墙和位线将在后续工艺中与普通的CMOS器件的栅极侧墙和源漏接触孔一起形成。
4.如权利要求1所述的一种改善闪存编程能力的方法，其特征在于：于步骤S1中，用光罩定义出有源区，用浅沟槽隔离(60)进行器件隔离。
5.如权利要求1所述的一种改善闪存编程能力的方法，其特征在于：通过光刻和蚀刻工艺将浮栅多晶硅(30)上方中间部分的氮化硅阻挡层(40)去掉，保留左侧的氮化硅阻挡层(401)和右侧的氮化硅阻挡层(402)。
6.如权利要求1所述的一种改善闪存编程能力的方法，其特征在于：于步骤S2中，所述浮栅多晶硅(30)中间的裸露部分上将形成弧形凹槽。
7.如权利要求1所述的一种改善闪存编程能力的方法，其特征在于：于步骤S4中，在浮栅多晶硅(30)旁侧墙(701，702)中间的空隙中填充多晶硅(802)后用化学机械研磨工艺进行平坦化。
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