CN104091802B - 存储器单元及其形成方法和读取方法 - Google Patents

Abstract

一种存储器单元及其形成方法和读取方法，存储器单元的形成方法包括：提供半导体衬底，包括第一比特区和第二比特区，半导体衬底表面形成有第一介质层、浮栅材料层和第二介质层；在第一比特区内形成第一掺杂区；在第二比特区内形成第二掺杂区，第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度；刻蚀第二介质层，形成开口；在开口的侧壁表面形成侧墙；以侧墙为掩膜刻蚀浮栅材料层和第一介质层至半导体衬底表面；在开口内形成源线；去除第二介质层及第二介质层下方的浮栅材料层和第一介质层，形成位于侧墙下方的浮栅极和浮栅介质层；形成隧穿介质层；形成位于隧穿介质层表面的字线；形成第一漏区和第二漏区。上述方法可以降低存储器的成本。

Description

存储器单元及其形成方法和读取方法

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器单元及其形成方法和读取方法。

背景技术

电可擦写可编程只读存储器(EEPROM)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。电可擦写可编程只读存储器以Byte(8bit)为最小修改单位，进行读取、擦除与修改等操作。

请参考图1，为现有的电可擦写可编程只读存储器单元的结构示意图。

所述电可擦写可编程只读存储器单元包括：半导体衬底10；覆盖部分半导体衬底10表面的源线17；位于源线17下方的半导体衬底10内的源区12；位于源区12两侧的部分半导体衬底10表面的浮栅介质层18、浮栅介质层18表面的浮栅极19以及位于浮栅极19表面的第一侧墙14；浮栅极19和浮栅介质层18与源线17之间的第二侧墙16；覆盖所述半导体衬底10、浮栅19和浮栅介质层18的侧壁、第一侧墙14、源线17的隧穿氧化层20；位于隧穿氧化层20上的字线21；位于21两侧的半导体衬底10内的漏区11。

现有技术中，所述电可擦写可编程只读存储器单元作为一个bit的存储单元使用，仅在源极12一侧的浮栅极19作为数据存储单元，这样仅需要对源极12一侧的字线21连接驱动晶体管，可以减少存储器单元中驱动晶体管的数量，从而提高存储器的集成度，并且，可以避免在工作过程中，与源极12两侧的漏区11连接的位线之间发生的串扰，从而提高存储器的性能。

由于电可擦写可编程只读存储器以一个字节为操作单位，所以，一个字节的存储结构需要8个上述存储单元构成，并且8个上述存储单元的源线并联，通过选择晶体管接地。在对存储器中的数据进行读取操作时，从存储器单元的源极读取电流，通过电流大小判断存储器单元中的数据为1(擦除状态)或0(写入状态)，源线电流通过选择晶体管流向接地端。由于需要同时对8个存储器单元进行读取操作，使得所述选择晶体管通过的电流为8个存储器单元的源线读取电流的总合。例如，单个存储器单元在擦除状态下的读取电流为75μA，当8个存储器单元均处于擦除状态时，所述选择晶体管需要通过的电流为600μA，这样的电流需要一个较大驱动能力的晶体管作为选择晶体管，由于选择晶体管的电阻较大，驱动能力有限，会影响存储器单元的读取性能。选择驱动能力较大的选择晶体管所占用的芯片面积也较大，导致存储器的外围电路占用的面积较大，从而导致存储器的集成度较低，工艺成本较高。

所以，所述存储器的工艺成本有待进一步降低。

发明内容

本发明解决的问题是提供一种存储器单元及其形成方法和读取方法，可以降低存储器的工艺成本。

为解决上述问题，本发明提供一种存储器单元的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一比特区、与所述第一比特区相邻的第二比特区，所述半导体衬底表面形成有第一介质层、位于所述第一介质层表面的浮栅材料层和位于所述浮栅材料层表面的第二介质层；对所述第一比特区进行第一离子注入，形成第一掺杂区；对所述第二比特区进行第二离子注入，形成第二掺杂区，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度；刻蚀所述第二介质层，形成开口，所述开口暴露出部分第一比特区和部分第二比特区上的浮栅材料层；在所述开口的侧壁表面形成侧墙；以所述侧墙为掩膜刻蚀浮栅材料层和第一介质层至半导体衬底表面；在所述开口内形成源线；去除第二介质层及第二介质层下方的浮栅材料层和第一介质层，形成位于侧墙下方的浮栅极和浮栅介质层；形成覆盖所述半导体衬底表面、侧墙、浮栅极和浮栅介质层侧壁的隧穿介质层；形成位于所述隧穿介质层表面的字线；在字线一侧的第一比特区内形成第一漏区，字线一侧的第二比特区内形成第二漏区。

可选的，还包括：在对所述第一比特区进行第一离子注入、对所述第二比特区进行第二离子注入之前，在所述第二介质层表面形成图形化掩膜层，所述图形化掩膜层宽度小于第一比特区和第二比特区的总宽度，暴露出部分第一比特区和第二比特区上的介质层，然后在进行所述第一离子注入和第二离子注入之后，再去除所述图形化掩膜层。

可选的，所述第一离子注入的注入方向与半导体衬底表面的夹角为正20度～45度，注入离子为硼，能量为60keV～70keV，剂量为2×10¹²cm^-2～5×10¹²cm^-2，形成的第一掺杂区的浓度为1×10¹⁷cm^-3～5×10¹⁷cm^-3。

可选的，所述第二离子注入的注入方向与半导体衬底表面的夹角为负20度～45度，注入离子为硼，能量为60keV～70keV，剂量为1×10¹²cm^-2～2×10¹²cm^-2，形成的第二掺杂区的浓度为5×10¹⁶cm^-3～2×10¹⁷cm^-3。

可选的，还包括刻蚀所述第二介质层形成开口之后，沿开口对所述第一掺杂区和第二掺杂区分别进行补充离子注入。

可选的，所述补充离子注入的注入方向与半导体衬底表面的夹角为20度～45度，注入离子为硼，能量为30keV～40keV，剂量为1×10¹²cm^-2～1×10¹³cm^-2。

可选的，还包括：以所述侧墙为掩膜刻蚀浮栅材料层和第一介质层至半导体衬底表面之后，对侧墙之间的半导体衬底进行离子注入，形成源区。

可选的，还包括在形成所述开口之后，对所述开口底部的浮栅材料层进行刻蚀，使所述开口底部的浮栅材料层表面发生凹陷。

为了解决上述问题，本发明的技术方案还提供一种采用上述方法形成的存储器单元，包括：半导体衬底，所述半导体衬底包括第一比特区和与所述第一比特区相邻的第二比特区；位于所述第一比特区内的第一掺杂区，位于所述第二比特区内的第二掺杂区，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度；同时覆盖部分第一比特区和第二比特区的源线；位于源线两侧的覆盖部分第一比特区和第二比特区的浮栅介质层、位于所述浮栅介质层表面的浮栅极、位于浮栅极表面的侧墙；位于浮栅极两侧的第一比特区上和第二比特区上的字线；位于所述字线与半导体衬底、浮栅极、浮栅介质层之间的隧穿介质层；位于字线一侧的第一比特区内的第一漏区，位于字线另一侧的第二比特区内的第二漏区。

本发明的技术方案还提供一种上述存储器单元的读取方法，包括：在读取第一比特区上的浮栅极内的数据时，对第一比特区和第二比特区上的字线同时施加第一电压，使所述第一比特区上的字线下方的半导体衬底内形成反型层；使第二漏区以及源线接地；对第一漏区施加第二电压，所述第二电压可以使半导体衬底内的载流子产生迁移，形成读取电流，部分读取电流从第一漏区流向源线，部分读取电流从第一漏区流向第二漏区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在半导体衬底的第一比特区内形成第一掺杂区，在第二比特区域内形成第二掺杂区，并且，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度，使得所述第二比特区域内形成反型层的阈值电压小于第一比特区内形成反型层的阈值电压，并且可以通过分别调整所述第一掺杂区和第二掺杂区的浓度，分别调整所述第一比特区和第二比特区内形成反型层的阈值电压。从而在对所述存储器单元进行读取操作时，在所述第一比特区和第二比特区的字线上均施加电压，使得第一比特区和第二比特区内均形成反型层，使得部分读取电流可以从第二比特区域流向第二漏区，从而降低流向源线的读取电流，可以降低与所述存储器单元的源线连接的选择晶体管的驱动能力，从而减小选择晶体管的面积，提高存储器的集成度，进而降低存储器的成本。

进一步的，本发明的技术方案提供一种存储器单元，所述存储器单元的半导体衬底包括第一比特区和第二比特区，所述第二比特区内的第二掺杂区浓度小于第一比特区内的第一掺杂区的掺杂浓度，使得所述存储器单元的第一比特区更容易形成反型层。在读取所述第一比特区上的浮栅极数据时，在第一比特区和第二比特区的字线上均为第一电压，使得第一比特区内形成反型层，同时在第二比特区内也形成反型层，且所述第二比特区的电阻小于第一比特区的电阻。在第一漏区施加第二电压，以及源线和第二漏区接地之后，所述第一漏区与源线之间，以及第一漏区与第二漏区之间形成电场，载流子在上述电场作用下形成读取电流，部分读取电流流向源线，部分读取电流流向第二漏区，使得源线端流出的读取电流下降；并且，由于所述第二比特区内的第二掺杂区的掺杂浓度较低，使得所述第二比特区的反型层的电阻较小，从而可以进一步提高流向第二漏区的电流大小，从而大幅减小流向源线的电流，从而使得存储器中与所述源线连接的选择晶体管需要承受的电流大幅减小，从而可以降低该选择晶体管驱动能力，形成面积较小的选择晶体管，进而提高存储器的集成度，降低存储器的成本。

附图说明

图1是本发明的现有技术的存储器单元的结构示意图；

图2至图16是本发明的实施例的存储器单元的形成过程的结构示意图；

图17是本发明的实施例的存储器单元的读取方法示意图。

具体实施方式

如背景技术中所述，所述存储器的工艺成本有待进一步降低。

研究发现，存储器的工艺成本受到存储器集成度的影响，存储器集成度越高，单个晶圆上能够形成的存储器数量越多，存储器的工艺成本越低。现有技术中，存储器单元的源极端连接的选择晶体管占用的芯片面积一般较大，以使得所述选择晶体管具有较大的驱动能力，满足存储器的读取操作的要求，但是该选择晶体管的体积较大，会降低存储器的集成度，从而不利于存储器工艺成本的降低。

为了降低解决上述问题，本发明的实施例提供了一种存储器单元及其形成方法和驱动方法，能够降低在读取过程中，存储器单元的源极端的电流，从而可以降低与源极端连接的选择晶体管的体积，从而提高存储器的集成度，降低存储器的工艺成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2，提供半导体衬底100，所述半导体衬底100具有第一比特区I和与所述第一比特区I相邻的第二比特区II。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为硅片。

所述第一比特区I和第二比特区II作为半导体衬底上形成存储器单元区域，本实施例中，以所述半导体衬底100上的一个存储单元区域作为示例，在所述半导体衬底100上形成一个存储器单元。在本发明的其他实施例中，所述半导体衬底100上可以具有多个第一比特区I和第二比特区II，以形成多个存储器单元。

请参考图3，在所述半导体衬底100表面依次形成第一介质层200、位于所述第一介质层200表面的浮栅材料层300和位于所述浮栅材料层300表面的第二介质层400。

所述第一介质层200的材料为氧化硅，厚度范围为所述第一介质层200用于形成后续的浮栅介质层，作为浮栅极和半导体衬底之间的隧穿氧化层。所述第一介质层200的形成方法可以为热氧化、化学气相沉积或原子层沉积工艺。

所述浮栅材料层300的材料可以为多晶硅，厚度范围为所述浮栅材料层300用于形成后续的浮栅极，所述浮栅材料层300的形成方法可以为化学气相沉积。

后续刻蚀所述浮栅材料层300和第一介质层200，形成浮栅结构。

所述第二介质层400的材料可以为氧化硅或者氮化硅，本实施例中，所述第二介质层400的材料为氮化硅。可以采用化学气相沉积工艺形成所述第二介质层400，所述第二介质层400的厚度为

在形成所述第二介质层400之后，在所述半导体衬底100内形成浅沟槽隔离结构(图中未示出)，以隔离存储器的有源区。本实施例中，为半导体衬底上的同一有源区内的部分剖面示意图，单个有源区用于形成存储器的一个字节存储量的存储单元。不同字节的存储单元的有源区之间通过浅沟槽隔离结构隔离。

具体的，形成所述浅沟槽隔离结构的方法可以是：刻蚀所述第二介质层400、浮栅材料层300、第一介质层200和半导体衬底100，在所述半导体衬底100内形成凹槽；在所述凹槽内填充绝缘材料，形成浅沟槽隔离结构(STI)。由于采用干法刻蚀形成的所述凹槽的顶部宽度大于底部宽度，所以所述浅沟槽隔离结构的顶部宽度会大于底部宽度，由于所述第二介质层400的厚度较大，所述浅沟槽隔离结构在垂直方向上会对浮栅材料层300有一定的遮挡作用，会导致后续采用各向异性刻蚀工艺去除浮栅极以外的浮栅材料层的过程中，受到浅沟槽隔离结构的阻挡，所以后续需要对所述浅沟槽隔离结构进行刻蚀，使所述浅沟槽隔离结构内的绝缘材料的表面高度下降，消除所述浅沟槽隔离结构对浮栅材料层的遮挡作用。

请参考图4，在所述第二介质层300表面形成图形化掩膜层500，所述图形化掩膜层500的宽度小于第一比特区I和第二比特区II的总宽度，暴露出部分第一比特区I和第二比特区II上的第二介质层300。

具体的，所述图形化掩膜层500覆盖第一比特区I和第二比特区II上后续用于形成浮栅极结构和源线的部分，暴露出存储器单元的其他区域以及浅沟槽隔离结构。

本实施例中，所述第二介质层400上形成了多个图形化掩膜层500，相邻图形化掩膜层500之间具有一定间距，所述间距的范围为0.3微米～0.8微米，为相邻存储单元的浮栅结构之间的最短距离。

所述图形化掩膜层500的材料可以是光刻胶、氧化硅、无定形碳等掩膜材料，并且所述图形化掩膜层500的材料与第二介质层400的材料不同，避免在后续去除所述图形化掩膜层500的过程中对所述第二介质层400造成损伤。

以所述图形化掩膜层500作为掩膜，刻蚀浅沟槽隔离结构，使所述浅沟槽隔离结构内的绝缘材料表面高度下降。本实施例中，可以采用干法刻蚀工艺或湿法刻蚀工艺对所述绝缘材料进行刻蚀。当所述绝缘材料的表面与浮栅材料层300的齐平时，停止刻蚀，从而消除所述浅沟槽隔离结构对于浮栅材料层300的遮挡作用。

所述图形化掩膜层500作为刻蚀浅沟槽隔离结构的掩膜层，同时还可以作为后续对半导体衬底100进行第一离子注入和第二离子注入的掩膜层，不需要额外形成新的光罩图形以及掩膜层，从而可以节约工艺成本。

本发明的其他实施例中，也可以不对所述浅沟槽隔离结构进行刻蚀或者不形成所述图形化掩膜层500。

请参考图5，对所述第一比特区I进行第一离子注入，形成第一掺杂区101。

所述第一离子注入的掺杂离子类型与后续形成的存储器单元的源区和漏区的掺杂离子类型相反。本实施例中，所述存储器单元的载流子类型为电子，所以，所述存储器单元的源区和漏区的掺杂离子为N型掺杂离子，则所述第一离子注入的掺杂离子为P型掺杂离子，可以是B、Ga或In。

由于所述图形化掩膜层500覆盖部分第一比特区I，本实施例中，采用倾斜注入方式，进行所述第一离子注入。以所述图形化掩膜层500作为掩膜，沿位于第一比特区I一侧的相邻图形化掩膜层500之间的开口，采用倾斜注入方式，对第一比特区I进行第一离子注入。本实施例中，所述第一离子注入的注入方向与半导体衬底100表面的夹角范围为正20度～45度，注入离子为硼，能量为60keV～70keV，剂量为2×10¹²cm^-2～5×10¹²cm^-2，形成的第一掺杂区101的浓度为1×10¹⁷cm^-3～5×10¹⁷cm^-3，注入深度范围为半导体衬底100表面以下100埃～500埃。可以通过调整所述第一离子注入的掺杂离子的注入能量，来调整所述掺杂离子的注入深度，使的所述掺杂离子能够穿过半导体衬底100上的各个材料层，在所述半导体衬底100的第一比特区I内形成第一掺杂区101。

由于所述图形化掩膜层500的阻挡作用，所述第一离子注入的掺杂离子只能进入所述半导体衬底100的第一区域I内。

所述第一离子注入形成的第一掺杂区101可以调节第一比特区I内形成反型层的阈值电压，所述第一掺杂区101的浓度越大，第一比特区域I内形成反型层的阈值电压越大。

现有技术中，通常在形成浅沟槽隔离结构后，对所述半导体衬底100进行阈值调整注入，以调整所述半导体衬底100的反型阈值电压，使得第一比特区I和第二比特区II具有相同的反型阈值电压。而本实施例中，在形成所述浅沟槽隔离结构后，不进行上述阈值调整注入，而通过所述第一离子注入，以及后续的第二离子注入在存储器单元的第一比特区I和第二比特区II进行离子注入，以分别调整所述第一比特区I和第二比特区II的反型阈值电压。

在本发明的其他实施例中，所述存储器单元的源区和漏区的掺杂离子类型还可以是P型，则所述第一离子注入的掺杂离子类型为N型，可以是P、As或Sb。

请参考图6，对所述第二比特区II进行第二离子注入，形成第二掺杂区102，所述第二掺杂区102的掺杂浓度小于第一掺杂区101的掺杂浓度。

所述第二离子注入的掺杂离子类型与待形成的存储器单元的源区和漏区的掺杂离子类型相反。本实施例中，所述存储器单元的载流子类型为电子，所以，所述存储器单元的源区和漏区的掺杂离子为N型掺杂离子，则所述第二离子注入的掺杂离子为P型掺杂离子，可以是B、Ga或In。本实施例中，所述第二离子注入的掺杂离子与第一离子注入的掺杂离子相同。

本实施例中，采用倾斜注入方式，进行所述第二离子注入。以所述图形化掩膜层500作为掩膜，沿位于第二比特区II一侧的相邻图形化掩膜层500之间的开口，采用倾斜注入方式，对第二比特区II进行第一离子注入。本实施例中，所述第二离子注入的注入方向与半导体衬底100表面的夹角范围为负20度～45度，注入离子为硼，能量为60keV～70keV，剂量为1×10¹²cm^-2～2×10¹²cm^-2，形成的第二掺杂区的浓度为5×10¹⁶cm^-3～2×10¹⁷cm^-3，注入深度范围为半导体衬底100表面以下100埃～500埃。所述第二离子注入的方向与第一离子注入的方向可以是对称的方向。可以通过调整所述第二离子注入的掺杂离子的注入能量，来调整所述掺杂离子的注入深度，使的所述掺杂离子能够穿过半导体衬底100上的各个材料层，在所述半导体衬底100的第二比特区II内形成第二掺杂区102。

由于所述图形化掩膜层500的阻挡作用，所述第二离子注入的掺杂离子只能进入所述半导体衬底100的第二比特区II内。

所述第二离子注入形成的第二掺杂区102可以调节第二比特区II形成反型层的阈值电压，所述第二掺杂区102的掺杂浓度越小，所述第二比特区II内越容易形成反型层，在所述第二比特区102施加一定电压的情况下，所述第二比特区II内的载流子浓度越大，所述第二比特区II的电阻越小。

由于本实施例中，所述第二掺杂区102的掺杂浓度小于第一掺杂区101的掺杂浓度，所述第二比特区II内更容易形成反型层，在对所述存储器单元进行读取操作的过程中，第二比特区II的反型层电阻小于第一比特区I的反型层电阻。

本实施例中，在半导体衬底100的其他区域的存储器单元区内的第一比特区内也同时形成第一掺杂区，在其他区域的存储器单元区内的第二比特区内也同时形成第二掺杂区。

在本发明的其他实施例中，也可以额外形成暴露出第一区域的掩膜层，采用垂直与半导体衬底表面的注入方向对第一区域进行注入，形成第一掺杂区；额外形成暴露出第二比特区域的掩膜层，采用垂直与半导体衬底表面的注入方向对第二区域进行注入，形成第二掺杂区。

请参考图7，去除所述图形化掩膜层500，并刻蚀所述第二介质层400，形成开口401，所述开口401暴露出部分第一比特区I和部分第二比特区II上的浮栅材料层300。

形成所述开口401的方法包括：在所述第二介质层400上形成刻蚀掩膜层，所述刻蚀掩膜层定义出后续需要形成开口的位置和尺寸；以所述刻蚀掩膜层为掩膜，刻蚀所述第二介质层400至浮栅材料层300侧面，形成开口401，然后去除所述刻蚀掩膜层。

本实施例中，仅以形成一个开口401作为示例，在本发明的其他实施例中，还可以形成多个所述开口401。

请参考图8，对所述第一开口401底部的浮栅材料层300进行刻蚀，使所述开口401底部的浮栅材料层300表面发生凹陷。

通常采用干法刻蚀工艺，对所述浮栅材料层300进行各向同性刻蚀，所述干法刻蚀工艺采用的刻蚀气体可以是CF₄、CHF₃或C₂F₆中的一种或几种组合，使得第一开口401底部的浮栅材料层300表面发生凹陷，所述浮栅材料层300的厚度从开口401底部中心位置处向两侧逐渐增加。

在本发明的其他实施例中，也可以不对所述浮栅材料层300进行刻蚀，保持所述浮栅材料层300的厚度均匀。

请参考图9，沿所述开口401对所述第一掺杂区101和第二掺杂区102分别进行补充离子注入。

所述补充离子注入沿所述开口401，采用倾斜注入方式，对第一比特区I和第二比特区II进行补充离子注入。

具体的，所述补充离子注入包括对第一比特区I进行的第一补充离子注入和对第二比特区II进行的第二补充离子注入；所述第一补充离子注入的注入方向与半导体衬底表面的夹角为正20～45度，注入离子为硼，能量为30keV～40keV，剂量为1×10¹²cm^-2～1×10¹³cm^-2；所述第二补充离子注入的注入方向与半导体衬底表面的夹角为负20～45度，注入离子为硼，能量为30keV～40keV，剂量为1×10¹²cm^-2～1×10¹³cm^-2。

所述补充离子注入，可以进一步对所述第一掺杂区101和第二掺杂区102的掺杂浓度和面积进行调整。

在本发明的其他实施例中，可以不进行所述补充离子注入。

请参考图10，在所述开口401的侧壁表面形成第一侧墙402。

所述第一侧墙402的形成方法包括：在所述开口401的内壁表面以及第二介质层400表面形成第一侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述第一侧墙材料层，去除位于开口401底部表面以及第二介质层400表面的第一侧墙材料层，形成覆盖开口401侧壁的第一侧墙402。具体的，本实施例中，采用干法刻蚀工艺进行所述无掩膜刻蚀工艺，所述干法刻蚀工艺采用的刻蚀气体为CF₄，缓冲气体为He，压强为20mTorr～200mTorr，其中CF₄的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。在本发明的其他实施例中，所述刻蚀气体还可以是CF₄、CHF₃或C₂F₆中的一种或几种组合。

后续在所述第一侧墙402下方形成浮栅结构，所述第一侧墙402的宽度限定了后续待形成的浮栅结构的宽度。

请参考图11，以所第二介质层400和第一侧墙402为掩膜，刻蚀所述开口401底部的浮栅材料层300和第一介质层200至半导体衬底100表面。

本实施例中，所述刻蚀工艺为各向异性刻蚀工艺，使得刻蚀后的浮栅材料层300和第一介质层200的侧壁齐平，提高后续刻蚀所述浮栅材料层300和第一材料层200在第一侧墙402下方形成的浮栅结构的性能。

请参考图12，在所述开口401下方的浮栅材料层300和第一介质层200的侧壁表面形成第二侧墙403，并且在所述第二侧墙403之间的半导体衬底100内形成源区103。

所述第二侧墙403的材料为氧化硅或氮氧化硅，形成所述第二侧墙403的方法包括：在所述第二介质层400表面、第一侧墙402表面以及开口401下方的半导体衬底100表面、浮栅材料层300和第一介质层200的侧壁表面形成第二侧墙材料层；采用无掩膜刻蚀工艺，刻蚀所述第二侧墙材料层，形成位于所述开口401下方的浮栅材料层300和第一介质层200的侧壁表面的第二侧墙403。所述第二侧墙403可以在后续工艺步骤中，保护所述浮栅材料层300和第一介质层200的侧壁，并且作为浮栅材料层300、第一介质层200与后续形成的源线之间的隔离结构。

形成所述第二侧墙403之后，对所述第二侧墙403之间的半导体衬底100进行离子注入，形成源区103。本实施例中，所述离子注入采用的掺杂离子为N型离子，形成N型掺杂的源区103。本实施例中，所述源区103的掺杂浓度为10²⁰cm^-3～10²¹cm^-3，掺杂离子为P或As。所述第二侧墙403可以在离子注入的过程中保护所述浮栅材料层300和第一介质层200。

请参考图13，在所述第一侧墙402和第二侧墙403之间的半导体衬底100表面的开口内形成源线404，所述源线404的表面与第二介质层400表面齐平。

在所述源区103表面沉积源线材料层，使所述源线材料层填充满开口401(请参考图12)并覆盖第二介质层400。所述本实施例中，所述源线材料层的材料为多晶硅，形成所述源线材料层的方法为化学气相沉积。形成所述源线材料层后，采用化学机械研磨工艺对所述源线材料层进行平坦化，以所述第二介质层400为停止层，形成源线404。在本发明的其他实施例中，也可以采用刻蚀工艺，去除所述第二介质层400上的源线材料层。

在形成所述源线404之后，还可以采用热氧化或沉积工艺，在所述源线404表面形成氧化保护层(图中未示出)。

请参考图14，去除第二介质层400(请参考图13)及第二介质层400下方的浮栅材料层300(请参考图13)和第一介质层200(请参考图13)，形成位于第一侧墙402下方的浮栅极300a和浮栅介质层200a。

具体的，采用湿法刻蚀工艺，对第二介质层400进行刻蚀，所示湿法刻蚀工艺采用的刻蚀溶液是H₃PO₄溶液，进一步的采用无掩膜干法刻蚀工艺，以第一侧墙403为保护层，依次刻蚀浮栅材料层300和第一介质层200，形成位于第一侧墙402下方的浮栅结构，所述浮栅结构包括浮栅介质层200a和位于所述浮栅介质层200a表面的浮栅极300a。由于所述浮栅极300a的厚度从靠近源线404处向两侧逐渐增加，所以，在所述浮栅极300a具有一个尖角，当对所述存储器单元进行擦除操作时，浮栅极300a顶部尖角能够降低隧穿效应的通道电压，使得热电子更容易从浮栅极300a隧穿进入后续形成的字线中，可提高擦除过程中热电子形成的电流，提高所述存储器单元的擦除效率。

请参考图15，形成覆盖所述半导体衬底100表面、第一侧墙402、浮栅极300a和浮栅介质层200a侧壁的隧穿介质层500、和位于第一比特区I和第二比特区II上的隧穿介质层500表面的字线600。

所述隧穿介质层500的材料为氧化硅，厚度为本实施例中，采用化学气相沉积工艺形成所述隧穿介质层500。

所述字线600的材料为多晶硅，形成所述字线600的方法包括：在所述隧穿介质层500表面形成字线材料层之后，对所述字线材料层进行无掩膜刻蚀处理，形成所述字线600。

请参考图16，在所述字线600一侧的第一比特区I内形成第一漏区104，字线600一侧的第二比特区II内形成第二漏区105。

可以采用离子注入工艺形成所述第一漏区104和第二漏区105，本实施例中，所述第一漏区104和第二漏区105的掺杂类型为N型。

在本发明的其他实施例中，在形成所述第一漏区104和第二漏区105之前，可以在所述字线600表面形成保护侧墙，以在后续的离子注入过程中保护所述字线。

为解决上述问题，本发明的实施例还提供一种采用上述方法形成的存储单元。

请参考图16，所述存储单元包括：半导体衬底100，所述半导体衬底100包括第一比特区I和与所述第一比特区I相邻的第二比特区II；位于所述第一比特区I内的第一掺杂区101，位于所述第二比特区II内的第二掺杂区102，所述第二掺杂区102的掺杂浓度小于第一掺杂区101的掺杂浓度；同时覆盖部分第一比特区I和第二比特区II的源线404；位于源线404两侧的覆盖部分第一比特区I和第二比特区II的浮栅介质层200a、位于所述浮栅介质层200a表面的浮栅极300a、位于浮栅极300a表面的第一侧墙402；位于浮栅极300a两侧的第一比特区I上和第二比特区II上的字线600；位于所述字线600与半导体衬底100、浮栅极300a、浮栅介质层200a之间的隧穿介质层500；位于字线600一侧的第一比特区I内的第一漏区104，位于字线600另一侧的第二比特区II内形成第二漏区105。本实施例中，所述源线404与浮栅介质层200a、浮栅极300a之间还具有第二侧墙403，所述源线404下方的半导体衬底100内还具有源区103。

所述第一掺杂区101和第二掺杂区102的掺杂类型与第一漏区104、第二漏区105以及源区103的掺杂类型相反。本实施例中，所述第一掺杂区101和第二掺杂区102为P型掺杂，所述第一漏区104、第二漏区105以及源区103为N型掺杂。所述第一掺杂区101的掺杂浓度为1×10¹⁷～5×10¹⁷cm^-3，所述第二掺杂区102的掺杂浓度为5×10¹⁶～2×10¹⁷cm^-3。

所述第二掺杂区102的掺杂浓度小于第一掺杂区101的掺杂浓度，从而使得第二比特区II产生反型层的阈值电压小于第一比特区I产生反型层的阈值电压。当在第一比特区I和第二比特区II上的字线600上同时施加相同的电压时，所述第二比特区II更容易发生反型。在所述第一比特区I内形成反型层时，所述第二比特区II内的载流子浓度更高，使得所述第二比特区II的电阻小于第一比特区I的电阻。在对所述第一比特区I的浮栅极300a的数据进行读取的过程中，部分读取电流会流向第二漏区105，从而可以降低流向所述源线404端的电流大小，从而降低外围电路中，与源线404连接的选择晶体管的驱动能力要求，与现有技术相比，可以缩小所述选择晶体管的体积，从而提高整个存储器的集成度，降低成本。

本发明的实施例还提供一种上述存储器单元的读取方法。

请参考图17，当对所述第一比特区I上的浮栅极内的数据进行读取时，对第一比特区I和第二比特区II上的字线600同时施加第一电压V₁，所述第一电压V₁能够使所述第一比特区I上的字线600下方的半导体衬底100内形成反型层；使第二比特区II内的第二漏区105以及源线404接地；对第一漏区104施加第二电压V₂，所述第二电压V₂可以使半导体衬底100内的载流子产生迁移，形成读取电流，部分读取电流流向源线404，部分读取电流经过流向第二漏区105。

由于所述存储器单元的第二比特区II内的第二掺杂区102的掺杂浓度小于第一比特区I内的第一掺杂区101的掺杂浓度，所以，所述第二比特区II的反型阈值电压V_T2小于第一比特区I的反型阈值电压V_T1，所述反型阈值电压是指使得半导体衬底内形成反型层的阈值电压。

在所述第一比特区I和第二比特区II上的字线600同时施加第一电压V₁，且所述第一电压V₁＞V_T1＞V_T2，本实施例中，所述第一电压V₁的大小为2.2V～2.8V，所以可以在所述第一比特区I的字线300下方的半导体衬底100内形成反型层，同时在第二比特区II的字线600下方的半导体衬底100内也形成反型层，并且，所述第二比特区II内的阈值电压比第一比特区I的阈值电压更低，所以在所述第一比特区I和第二比特区II上的字线600同时施加第一电压V₁后，第二比特区II内的载流子数量大于第一比特区I内的载流子数量，使得第二比特区II的电阻较小。本实施例中，所述第一电压V₁的大小为2.2V～2.8V。

在所述第一比特区I内的第一漏区104上施加第二电压V₂，并且将源线404和第二漏区105接地，所述第一漏区104与源线400之间形成电场，以及所述第一漏区104与第二漏区105之间也形成电场。所述半导体衬底100内的载流子在电场作用下从源线404和第二漏区105向第一漏区104流动，形成读取电流I₀。所述读取电流I₀由流向源线404的部分电流I₁和流向第二漏区的部分电流I₂组成，即I₀＝I₁+I₂。本实施例中，所述第二电压V₂为0.5V～1.0V。

当所述第一比特区I上的浮栅极300a为擦除状态时，即所述第一比特区I上的浮栅极300a为逻辑“1”状态，所述第一比特区I上的浮栅极300a为正电位，使所述浮栅极300a下方的第一比特区I也形成反型层，从而使得所述第一比特区I内形成大量的载流子，大量载流子在半导体衬底100内的电场的作用下形成较大的读取电流I₀。

现有技术中，仅在第一比特区I上的字线600上施加第一电压，使得第一比特区I内形成反型层，而第二比特区II的字线600上不施加电压，无法在所述第二比特区II内形成反型层，所以，现有技术中的读取电流全部从源线404流出，从而使得与源线404连接的选择晶体管需要承受较大的电流，尤其在所述第一比特区域I上的浮栅极为擦除状态时，因而所述选择晶体管的驱动能力较大，占据的芯片面积较大，导致存储器的成本较高。

而本实施例中，由于同时在第二比特区域II的字线600上施加第一电压V1，使得所述第二比特区II内形成反型层，部分所述读取电流I₀可以分流至第二漏区105，形成电流I₂；并且，由于所述第二比特区II内的第二掺杂区102的掺杂浓度较低，使得所述第二比特区II的反型层的电阻较小，从而可以进一步提高所述电流I₂，能够大幅减小流向源线404的电流I₁，从而使得与所述源线404连接的选择晶体管需要承受的电流大幅减小，从而可以降低该选择晶体管驱动能力，形成面积较小的选择晶体管，进而提高存储器的集成度，降低存储器的成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储器单元的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一比特区、与所述第一比特区相邻的第二比特区，所述半导体衬底表面形成有第一介质层、位于所述第一介质层表面的浮栅材料层和位于所述浮栅材料层表面的第二介质层；

对所述第一比特区进行第一离子注入，形成第一掺杂区；

对所述第二比特区进行第二离子注入，形成第二掺杂区，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度；

刻蚀所述第二介质层，形成开口，所述开口暴露出部分第一比特区和部分第二比特区上的浮栅材料层；

在所述开口的侧壁表面形成侧墙；

以所述侧墙为掩膜刻蚀浮栅材料层和第一介质层至半导体衬底表面；

在所述开口内形成源线；

去除第二介质层及第二介质层下方的浮栅材料层和第一介质层，形成位于侧墙下方的浮栅极和浮栅介质层；

形成覆盖所述半导体衬底表面、侧墙、浮栅极和浮栅介质层侧壁的隧穿介质层；

形成位于所述隧穿介质层表面的字线；

在字线一侧的第一比特区内形成第一漏区，字线一侧的第二比特区内形成第二漏区。

2.根据权利要求1所述的存储器单元的形成方法，其特征在于，还包括：在对所述第一比特区进行第一离子注入、对所述第二比特区进行第二离子注入之前，在所述第二介质层表面形成图形化掩膜层，所述图形化掩膜层宽度小于第一比特区和第二比特区的总宽度，暴露出部分第一比特区和第二比特区上的介质层，然后在进行所述第一离子注入和第二离子注入之后，再去除所述图形化掩膜层。

3.根据权利要求1所述的存储器单元的形成方法，其特征在于，所述第一离子注入的注入方向与半导体衬底表面的夹角为正20度～45度，注入离子为硼，能量为60keV～70keV，剂量为2×10¹²cm^-2～5×10¹²cm^-2，形成的第一掺杂区的浓度为1×10¹⁷cm^-3～5×10¹⁷cm^-3。

4.根据权利要求3所述的存储器单元的形成方法，其特征在于，所述第二离子注入的注入方向与半导体衬底表面的夹角为负20度～45度，注入离子为硼，能量为60keV～70keV，剂量为1×10¹²cm^-2～2×10¹²cm^-2，形成的第二掺杂区的浓度为5×10¹⁶cm^-3～2×10¹⁷cm^-3。

5.根据权利要求1所述的存储器单元的形成方法，其特征在于，还包括刻蚀所述第二介质层形成开口之后，沿开口对所述第一掺杂区和第二掺杂区分别进行补充离子注入。

6.根据权利要求5所述的存储器单元的形成方法，其特征在于，所述补充离子注入的注入方向与半导体衬底表面的夹角为20度～45度，注入离子为硼，能量为30keV～40keV，剂量为1×10¹²cm^-2～1×10¹³cm^-2。

7.根据权利要求1所述的存储器单元的形成方法，其特征在于，还包括：以所述侧墙为掩膜刻蚀浮栅材料层和第一介质层至半导体衬底表面之后，对侧墙之间的半导体衬底进行离子注入，形成源区。

8.根据权利要求1所述的存储器单元的形成方法，其特征在于，还包括在形成所述开口之后，对所述开口底部的浮栅材料层进行刻蚀，使所述开口底部的浮栅材料层表面发生凹陷。

9.一种根据权利要求1至权利要求8中任一项所述的存储器单元的形成方法所形成的存储器单元，其特征在于，包括：

半导体衬底，所述半导体衬底包括第一比特区和与所述第一比特区相邻的第二比特区；

位于所述第一比特区内的第一掺杂区，位于所述第二比特区内的第二掺杂区，所述第二掺杂区的掺杂浓度小于第一掺杂区的掺杂浓度；

同时覆盖部分第一比特区和第二比特区的源线；

位于源线两侧的覆盖部分第一比特区和第二比特区的浮栅介质层、位于所述浮栅介质层表面的浮栅极、位于浮栅极表面的侧墙；

位于浮栅极两侧的第一比特区上和第二比特区上的字线；

位于所述字线与半导体衬底、浮栅极、浮栅介质层之间的隧穿介质层；

位于字线一侧的第一比特区内的第一漏区，位于字线另一侧的第二比特区内的第二漏区。

10.一种权利要求9所述的存储器单元的读取方法，其特征在于，包括：

在读取第一比特区上的浮栅极内的数据时，对第一比特区和第二比特区上的字线同时施加第一电压，使所述第一比特区上的字线下方的半导体衬底内形成反型层；

使第二漏区以及源线接地；

对第一漏区施加第二电压，所述第二电压可以使半导体衬底内的载流子产生迁移，形成读取电流，部分读取电流从第一漏区流向源线，部分读取电流从第一漏区流向第二漏区。