CN102938406A - 分栅式闪存及其形成方法 - Google Patents

Abstract

一种分栅式闪存，包括：半导体衬底，位于所述半导体衬底表面的字线，位于所述字线两侧的两个分立的存储位单元，所述两个存储位单元与字线之间具有隧穿氧化层；所述存储位单元包括位于所述半导体衬底表面的第一绝缘层、位于所述第一绝缘层表面的浮栅，位于所述浮栅表面的第二绝缘层，位于所述第二绝缘层表面的控制栅和覆盖所述浮栅、控制栅的侧墙结构；所述浮栅包括第一浮栅和第二浮栅，所述第一浮栅与字线的间距大于所述第二浮栅与字线的间距。由于第一浮栅与字线的间距比现有技术的大，使得所述浮栅和字线之间的耦合电容比现有技术的小，使得字线和浮栅之间的耦合电容尽可能的小，从而改进了闪存的擦除和读写的效率。

Description

分栅式闪存及其形成方法

技术领域

本发明涉及半导体技术，特别涉及一种分栅式闪存及其形成方法。

背景技术

在现有技术中，闪存（Flash）存储器已经成为非易失性半导体存储技术的主流，在各种各样的闪存器件中，基本分为两种类型：叠栅式闪存和分栅式闪存，由于叠栅式闪存存在过擦除问题，而分栅式闪存的一个控制栅同时作为选择晶体管（Select transister），有效的避免了过擦除效应，电路设计相对简单。而且，相比叠栅式闪存，分栅式闪存利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛的应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括：半导体衬底10，位于所述半导体衬底10表面间隔排列的第一存储位单元50和第二存储位单元60，填充满所述第一存储位单元50和第二存储位单元60之间沟槽的字线40，所述字线40与第一存储位单元50、第二存储位单元60和半导体衬底10之间形成有隧穿氧化层70，位于所述半导体衬底10表面且位于所述第一存储位单元50一侧的源极20和位于所述第二存储位单元60另一侧的漏极30。其中，所述第一存储位单元40包括：位于所述半导体衬底10上的第一多晶硅浮栅52和位于所述第一多晶硅浮栅52表面的第一多晶硅控制栅51；所述第二存储位单元60包括：位于所述半导体衬底10上的第二多晶硅浮栅62和位于所述第二多晶硅浮栅62上的第二多晶硅控制栅61。

但现有的分栅式闪存工作效率不佳。

发明内容

本发明解决的问题是提供一种分栅式闪存及其形成方法，可以在保持控制栅和浮栅之间耦合电容不变的情况下，降低浮栅与字线的耦合电容，从而提高浮栅和控制栅之间的耦合系数，降低浮栅和字线之间的耦合系数，提高分栅式闪存的工作效率。

为解决上述问题，本发明技术方案提供了一种分栅式闪存，包括：半导体衬底，位于所述半导体衬底表面的字线，位于所述字线两侧的两个分立的存储位单元，所述两个存储位单元与字线之间具有隧穿氧化层，位于其中一个存储位单元远离字线一侧的半导体衬底内的源极，位于另一个存储位单元远离字线一侧的半导体衬底内的漏极；所述存储位单元包括位于所述半导体衬底表面的第一绝缘层、位于所述第一绝缘层表面的浮栅，位于所述浮栅表面的第二绝缘层，位于所述第二绝缘层表面的控制栅和覆盖所述浮栅、控制栅的侧墙结构；所述浮栅包括第一浮栅和第二浮栅，所述第一浮栅靠近字线的侧壁与字线的间距大于所述第二浮栅靠近字线的侧壁与字线的间距。

可选的，所述浮栅靠近字线的侧壁为阶梯型，所述第一浮栅位于浮栅的上半部分，所述第二浮栅位于浮栅的下半部分。

可选的，所述浮栅的总厚度范围为1000埃~2000埃，所述第二浮栅的厚度范围为100埃~300埃。

可选的，所述第一浮栅靠近字线的侧壁与字线之间的绝缘材料包括氧化硅、氮化硅、氮氧化硅其中的一种或几种。

可选的，所述第一浮栅靠近字线的侧壁与隧穿氧化层之间的间距范围为300埃~500埃。。

可选的，所述控制栅靠近字线的侧壁与字线之间的间距大于或等于所述第一浮栅靠近字线的侧壁与字线之间的间距。

可选的，所述浮栅的剖面形状为矩形，所述第二绝缘层和控制栅位于所述浮栅的顶部表面和侧壁表面。

本发明技术方案还提供了一种分栅式闪存的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，在所述控制栅材料层表面形成掩膜层；对所述掩膜层进行刻蚀，直到暴露出控制栅材料层，在所述掩膜层侧壁形成第一侧墙，所述第一侧墙之间暴露出部分控制栅材料层表面；以所述第一侧墙为掩膜，对所述控制栅材料层、第二绝缘材料层和部分厚度的浮栅材料层进行刻蚀，暴露出部分浮栅材料层，形成第一开口；在所述第一开口侧壁形成第二侧墙，所述第二侧墙之间暴露出部分浮栅材料层表面；以所述第二侧墙为掩膜，对剩余的浮栅材料层和第一绝缘层进行刻蚀，直到暴露出半导体衬底，形成第二开口，所述浮栅材料层分为位于上半部分的第一浮栅材料层和位于下半部分的第二浮栅材料层；在所述第二开口的底部和侧壁表面形成隧穿氧化层，在所述第二开口的隧穿氧化层表面形成字线，所述字线填充满所述第二开口；去除所述掩膜层，以所述第一侧墙和字线为掩膜，刻蚀所述控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，在所述字线两侧形成两个分立的存储位单元；在其中一个存储位单元远离字线一侧的半导体衬底内形成源极，在另一个存储位单元远离字线一侧的半导体衬底内形成漏极。

本发明技术方案还提供了另一种分栅式闪存的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，在所述控制栅材料层表面形成掩膜层；对所述掩膜层进行刻蚀，直到暴露出控制栅材料层，在所述掩膜层侧壁形成第一侧墙，所述第一侧墙之间暴露出部分控制栅材料层表面；以所述第一侧墙为掩膜，先对所述控制栅材料层、第二绝缘材料层进行刻蚀，形成第三开口；在所述第三开口侧壁形成第四侧墙，以所述第四侧墙为掩膜，对部分厚度的浮栅材料层进行刻蚀，形成第四开口；在所述第四开口侧壁形成第五侧墙，以所述第五侧墙为掩膜，对剩余的浮栅材料层和第一绝缘层进行刻蚀，直到暴露出半导体衬底，形成第五开口，所述浮栅材料层分为位于上半部分的第一浮栅材料层和位于下半部分的第五浮栅材料层；在所述第五开口的底部和侧壁表面形成隧穿氧化层，在所述第五开口的隧穿氧化层表面形成字线，所述字线填充满所述第五开口；去除所述掩膜层，以所述第一侧墙和字线为掩膜，刻蚀所述控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，在所述字线两侧形成两个分立的存储位单元；在其中一个存储位单元远离字线一侧的半导体衬底内形成源极，在另一个存储位单元远离字线一侧的半导体衬底内形成漏极。

与现有技术相比，本发明具有以下优点：

本发明实施例的分栅式闪存的浮栅包括第一浮栅和第二浮栅，所述第一浮栅靠近字线的侧壁与字线的间距大于所述第二浮栅靠近字线的侧壁与字线的间距。由于第一浮栅的靠近字线的侧壁与字线的间距比现有技术的大，使得所述浮栅和字线之间的耦合电容比现有技术的小，可以在保持控制栅和浮栅之间耦合电容不变的情况下，降低浮栅与字线的耦合电容，从而提高浮栅和控制栅之间的耦合系数，降低浮栅和字线之间的耦合系数，提高分栅式闪存的工作效率。且在擦除操作中，浮栅中的电子仍然可以利用第二浮栅的侧壁通过隧穿氧化层进入字线中，不会对擦除操作产生影响。

本发明实施例的浮栅的剖面形状为矩形，使得控制栅可以形成在所述浮栅的顶部和侧壁表面，提高了浮栅和控制栅之间的重叠面积，使得浮栅与控制栅之间的电容变大，控制栅对浮栅的电容耦合能力变强，控制能力变强。

附图说明

图1是现有技术的分栅式闪存的结构示意图；

图2~图11是本发明第一实施例的分栅式闪存的形成过程的结构示意图；

图12~图18是本发明第二实施例的分栅式闪存的形成过程的结构示意图。

具体实施方式

由于现有的分栅式闪存工作效率不佳，发明人经过研究，发现这主要是由于现有的多晶硅浮栅与字线之间只间隔隧穿氧化层，使得所述字线上的电压会通过电容耦合影响多晶硅浮栅上的电压，从而影响分栅式闪存工作效率。为此，本发明提供了一种分栅式闪存，所述分栅式闪存的浮栅包括第一浮栅和第二浮栅，所述第一浮栅靠近字线的侧壁与字线的间距大于所述第二浮栅靠近字线的侧壁与字线的间距。由于所述浮栅包括第一浮栅和第二浮栅，第一浮栅的靠近字线的侧壁与字线的间距比现有技术的大，使得所述浮栅和字线之间的耦合电容比现有技术的小，可以在保持控制栅和浮栅之间耦合电容不变的情况下，降低浮栅与字线的耦合电容，从而提高浮栅和控制栅之间的耦合系数，降低浮栅和字线之间的耦合系数，提高分栅式闪存的工作效率。且在擦除操作中，浮栅中的电子仍然可以利用第二浮栅的侧壁通过隧穿氧化层进入字线中，不会对擦除操作产生影响。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

第一实施例

本发明第一实施例首先提供了一种分栅式闪存的形成方法，请参考图2至图11，为本发明第一实施例的分栅式闪存的形成过程的结构示意图。

请参考图2，提供半导体衬底100，在所述半导体衬底100表面形成第一绝缘材料层110，在所述第一绝缘材料层110表面形成浮栅材料层120，在所述浮栅材料层120表面形成第二绝缘材料层130，在所述第二绝缘材料层130表面形成控制栅材料层140，在所述控制栅材料层140表面形成掩膜层150。

所述半导体衬底100选自P型或N型的硅衬底、锗衬底、锗硅衬底、绝缘体上硅衬底其中的一种。

所述第一绝缘材料层110、第二绝缘材料层130的材料为氧化硅，形成所述第一绝缘材料层110、第二绝缘材料层130的工艺为热氧化工艺、原子层沉积工艺或化学气相沉积工艺。

所述浮栅材料层120用于形成浮栅，所述控制栅材料层140用于形成控制栅。所述浮栅材料层120、控制栅材料层140的材料为掺杂有N型或P型杂质离子的多晶硅或金属，形成所述多晶硅的工艺为化学气相沉积工艺或溅射工艺。

请参考图3，图2为图3沿AA′线方向的剖面结构示意图，所述浮栅材料层120的剖面形状为矩形，所述浮栅材料层120为条形结构，所述浮栅材料层120下方对应的半导体衬底被浅沟槽隔离结构105相隔离，使得任意一根条形浮栅材料层与其他条形浮栅材料层电学隔离，每一根独立形成一个分栅式闪存。形成所述条形浮栅材料层120的工艺为：在所述第一绝缘材料层110表面利用化学气相沉积工艺形成一层浮栅材料（未图示），对所述浮栅材料进行刻蚀形成剖面结构为矩形的条形浮栅材料层120。由于所述浮栅材料层120剖面形状为矩形，后续形成的第二绝缘材料层130和控制栅材料层140不仅形成在所述浮栅材料层120的顶部表面，还形成在所述浮栅材料层120的侧壁表面，使得最终形成的浮栅与控制栅之间的重叠面积变大，浮栅与控制栅之间的电容变大，控制栅对浮栅的电容耦合能力变强，控制能力变强，有利于提高分栅式闪存的工作效率。

在其他实施例中，也可以不形成所述剖面形状为矩形的浮栅材料层，在所述第一绝缘材料层表面利用化学气相沉积工艺形成一层浮栅材料层后，直接在所述浮栅材料层表面形成第二绝缘材料层和控制栅材料层。

所述掩膜层150的材料为光刻胶、氧化硅、氮化硅、氮氧化硅、无定形碳等其中的一种或几种，形成所述掩膜层的工艺为化学气相沉积工艺。在本实施例中，所述掩膜层150的材料为氮化硅。

请参考图4，对所述掩膜层150进行刻蚀，直到暴露出控制栅材料层140，在所述掩膜层150侧壁形成第一侧墙161，所述第一侧墙161之间暴露出部分控制栅材料层140表面。

具体工艺包括：在所述掩膜层150表面形成图形化的光刻胶层（未图示），以所述图形化的光刻胶层为掩膜，对所述掩膜层150进行刻蚀，直到暴露出控制栅材料层140；在所述掩膜层150和暴露出的控制栅材料层140表面形成第一侧墙材料层（未图示），对所述第一侧墙材料层进行回刻蚀，在所述掩膜层150侧壁形成第一侧墙161。在本实施例中，所述第一侧墙161的材料为氧化硅。通过控制所述第一侧墙材料层的宽度，可以控制所述第一侧墙161最底部的宽度，从而控制最终形成的浮栅和控制栅的宽度。其中，本发明实施例中所指的宽度为半导体结构在附图？中沿平行于半导体衬底表面方向的从左到右的距离。

请参考图5，以所述第一侧墙161为掩膜，对所述控制栅材料层140、第二绝缘材料层130和部分厚度的浮栅材料层120进行刻蚀，暴露出部分浮栅材料层120，形成第一开口171。

通过对刻蚀时间的控制，在刻蚀去除所述第一侧墙161暴露出的控制栅材料层140、第二绝缘材料层130后，再去除部分厚度的浮栅材料层120。在本实施例中，所述浮栅材料层120的厚度范围为1000埃~2000埃，未被除去剩余的浮栅材料层的厚度范围为100埃~300埃。

在其他实施例中，本领域技术人员也可以根据需要形成其他厚度的浮栅、第一浮栅和第二浮栅。

请参考图6，在所述第一开口171（请参考图5）侧壁形成第二侧墙162，所述第二侧墙162之间暴露出部分浮栅材料层120表面。

形成所述第二侧墙162的工艺包括：在所述第一开口171的底部和侧壁表面、所述掩膜层150表面形成第二侧墙材料层（未图示），对所述第二侧墙材料层进行回刻蚀，在所述第一开口171侧壁形成第二侧墙162。通过控制所述第二侧墙材料层的厚度，可以控制所述第二侧墙162最底部的宽度，从而控制最终形成的第一浮栅与隧穿氧化层之间的距离。在本实施例中，所述第二侧墙162的厚度范围为300埃~500埃。由于最终形成的浮栅与字线之间的寄生电容与两者之间的距离成反比，当最终形成的被刻蚀部分厚度的浮栅（第一浮栅）与字线之间的间距较大时，即所述第二侧墙162最底部的宽度较大时，所述浮栅与字线之间的寄生电容与现有技术相比较小，使得所述字线对浮栅的电压影响较小，从而不容易影响分栅式闪存读写和擦除的效率。

所述第二侧墙162的材料包括氧化硅、氮化硅或氮氧化硅，使得所述介于第一浮栅和字线之间的寄生电容尽可能的小，从而使得所述浮栅和字线的总的寄生电容尽可能的小，从而减小浮栅和字线之间的耦合系数，提高闪存的读写擦除效率。。

请参考图7，以所述第二侧墙162为掩膜，对剩余的浮栅材料层120和第一绝缘层110进行刻蚀，直到暴露出半导体衬底100，形成第二开口172，所述浮栅材料层120分为位于上半部分的第一浮栅材料层121和位于下半部分的第二浮栅材料层122，其中所述第一浮栅材料层121的厚度等于图5中刻蚀掉的浮栅材料层120的厚度。所述第一浮栅材料层121与第二开口172的侧壁之间具有第二侧墙162，所述第二浮栅材料层122侧壁未形成有侧墙。

请参考图8，在所述第二开口172（请参考图7）的底部和侧壁表面形成隧穿氧化层181，在所述第二开口172的隧穿氧化层181表面形成字线180，所述字线180填充满所述第二开口172。

在本实施例中，利用化学气相沉积工艺或原子层沉积工艺在所述第二开口172的底部和侧壁表面、掩膜层150表面形成氧化硅材料层（未图示），在所述氧化硅材料层表面形成多晶硅材料层（未图示），且所述多晶硅材料层填充满所述第二开口172，以所述掩膜层150作为研磨阻挡层对所述多晶硅材料层、氧化硅材料层进行研磨，直到暴露出所述掩膜层150表面，在所述第二开口172内形成隧穿氧化层181和位于隧穿氧化层181表面的多晶硅材料，所述位于隧穿氧化层181表面的多晶硅材料形成字线180。其中，所述浮栅材料层120中的第二浮栅材料层122的侧壁与隧穿氧化层181相接触，使得后续对分栅式闪存进行擦除操作中浮栅中的电子仍可以通过第二浮栅材料层122和隧穿氧化层181进入字线180，不会影响分栅式闪存的擦除能力。

请参考图9，去除所述掩膜层150（请参考图8），以所述第一侧墙161和字线180为掩膜，刻蚀所述控制栅材料层140（请参考图8）、第二绝缘材料层130（请参考图8）、浮栅材料层120（请参考图8）、第一绝缘材料层110（请参考图8），分别形成控制栅145、第二绝缘层135、浮栅层125和第一绝缘层115，其中所述浮栅125包括位于第一绝缘层115表面的第二浮栅127和位于第二浮栅127表面的第一浮栅126，所述第一浮栅126与隧穿氧化层181之间具有第二侧墙162，所述第二浮栅127与隧穿氧化层181相接触。

请参考图10，在所述刻蚀后的第一侧墙161、控制栅145、第二绝缘层135、浮栅层125和第一绝缘层115的侧壁形成第三侧墙163，所述第一侧墙161、第二侧墙162、第三侧墙163构成侧墙结构160，所述侧墙结构160、控制栅145、第二绝缘层135、浮栅层125和第一绝缘层115构成存储位单元200，使得所述字线180两侧形成两个分立的存储位单元200。

请参考图11，在其中一个存储位单元200远离字线180一侧的半导体衬底100内形成源极191，在另一个存储位单元200远离字线180一侧的半导体衬底100内形成漏极192。

形成所述源极191和漏极192的工艺为离子注入工艺。形成所述源极191和漏极192后，在所述源极191和漏极192表面形成导电插塞（未图示），使得源极191和漏极192与控制电路相连接。

本发明第一实施例还提供了一种分栅式闪存，请参考图11，具体包括：半导体衬底100，位于所述半导体衬底100表面的字线180，位于所述字线180两侧的两个分立的存储位单元200，所述两个存储位单元200与字线180之间具有隧穿氧化层181，位于其中一个存储位单元200远离字线180一侧的半导体衬底100内的源极191，位于另一个存储位单元200远离字线180一侧的半导体衬底100内的漏极192；所述存储位单元200包括位于所述半导体衬底100表面的第一绝缘层115、位于所述第一绝缘层115表面的浮栅125，位于所述浮栅125表面的第二绝缘层135，位于所述第二绝缘层135表面的控制栅145和覆盖所述浮栅125、控制栅145的侧墙结构160；所述侧墙结构160由位于控制栅145表面的第一侧墙161，位于第一侧墙161、控制栅145、第二绝缘层135、部分厚度的浮栅125一侧的第二侧墙162，位于第一侧墙161、控制栅145、第二绝缘层135、浮栅125、第一绝缘层115另一侧的第三侧墙163构成；所述浮栅125包括第一浮栅126和第二浮栅127，所述第一浮栅126位于浮栅125的上半部分，所述第二浮栅127位于浮栅125的下半部分，所述第一浮栅126与隧穿氧化层181之间具有第二侧墙165，所述第二浮栅127与隧穿氧化层181′相接触，使得所述第一浮栅126靠近字线180的侧壁与字线180的间距大于所述第二浮栅127靠近字线180的侧壁与字线180的间距。

由于所述第一浮栅126靠近字线180的侧壁与字线180的间距大于所述第二浮栅127靠近字线180的侧壁与字线180的间距，使得本发明实施例的分栅式闪存中浮栅与字线之间的寄生电容比现有的分栅式闪存中浮栅与字线之间的寄生电容小，字线的电压不容易影响分栅式闪存的正常工作。

且通过控制第二侧墙的厚度和材料、第一浮栅侧壁的表面积，可以控制浮栅与字线之间的总的寄生电容，从而保证分栅式闪存正常的工作。

在现有技术中，请参考图1，在对分栅式闪存进行编程的过程中，所述字线40的电压为1.5V，所述第一多晶硅控制栅51的电压为5V，所述第二多晶硅控制栅61的电压为10V，所述源极20的电压为0V，所述漏极30的电压为5V，利用所述第二多晶硅控制栅61的高压通过电容耦合将第二多晶硅浮栅62的电压升高，从而使得沟道区的电子隧穿进入第二多晶硅浮栅62，从而完成编程操作。由于所述第二多晶硅浮栅62与字线40之间只具有隧穿氧化层70，第二多晶硅浮栅62容易受到较低的字线40电压的影响，导致第二多晶硅浮栅62的电压不容易升高，不容易将沟道区的电子隧穿进入第二多晶硅浮栅62，影响编程效率。但本发明实施例的浮栅125与字线180之间的寄生电容较低，电容耦合能力较差，浮栅125不容易受到较低的字线电压的影响，浮栅电压受到控制栅的电容耦合很容易升高，可以较容易地将沟道区的电子隧穿进入浮栅125，完成编程操作。

同理，请参考图1，在对分栅式闪存进行擦除的过程中，所述字线40的电压为8V，所述第一多晶硅控制栅51的电压为0V，所述第二多晶硅控制栅61的电压为0V，所述源极20的电压为0V，所述漏极30的电压为0V，利用所述字线40的高压将电子通过字线40从第一多晶硅浮栅52、第二多晶硅浮栅62中移走，从而完成擦除操作。由于所述第一多晶硅浮栅52、第二多晶硅浮栅62与字线40之间只具有隧穿氧化层70，第一多晶硅浮栅52、第二多晶硅浮栅62容易受到较高的字线电压的影响，导致第一多晶硅浮栅52、第二多晶硅浮栅62与字线40之间的电压差变小，不容易将第一多晶硅浮栅52、第二多晶硅浮栅62的电子隧穿进入字线，影响擦除效率。但本发明实施例的浮栅125与字线180之间的寄生电容较低，电容耦合能力较差，浮栅125不容易受到较高的字线电压的影响，浮栅电压仍然较低，浮栅与字线之间的电压差较大，可以较容易地将浮栅的电子隧穿进入字线，完成擦除操作。

同理，请参考图1，在对分栅式闪存进行读取的过程中，所述字线40的电压为2.5V，所述第一多晶硅控制栅51的电压为0V，所述第二多晶硅控制栅61的电压为3V，所述源极20的电压为0V，所述漏极30的电压为1V，通过判断沟道区是否有电流导通，实现对第一多晶硅浮栅52的读取操作。由于所述第一多晶硅浮栅52、第二多晶硅浮栅62与字线40之间只具有隧穿氧化层70，第一多晶硅浮栅52、第二多晶硅浮栅62容易受到较高的字线电压的影响，导致第一多晶硅浮栅52的电压受到字线电压的影响而升高，从而可能导致第一多晶硅浮栅52对应的沟道区的开启是由于受到字线电压的影响，不能做出正确的读取操作。但本发明实施例的浮栅125与字线180之间的寄生电容较低，电容耦合能力较差，浮栅125不容易受到字线电压的影响，浮栅对应的沟道区的开启或关闭完全取决于浮栅中是否存在电子，从而能完成准确的读取操作。

第二实施例

本发明第二实施例还提供了一种分栅式闪存的形成方法，请参考图12至图18，为本发明第二实施例的分栅式闪存的形成过程的结构示意图。

在本发明第二实施例的分栅式闪存的形成过程中，形成第一侧墙及之前的工艺与本发明第一实施例相同，具体请参考图2至图4，在此不做赘述。

请参考图12，以所述第一侧墙161为掩膜，先对所述控制栅材料层140、第二绝缘材料层130进行刻蚀，形成第三开口173。

请参考图13，在所述第三开口侧壁形成第四侧墙164，以所述第四侧墙164为掩膜，对部分厚度的浮栅材料层120进行刻蚀，形成第四开口174。

通过对刻蚀时间的控制，去除部分厚度的浮栅材料层120。在本实施例中，所述浮栅材料层120的厚度范围为1000埃~2000埃，未被去除的浮栅材料的厚度范围为100埃~300埃。

在其他实施例中，本领域技术人员也可以根据需要形成其他厚度的浮栅、第一浮栅和第二浮栅。

所述第四侧墙164的材料为氧化硅或氮氧化硅。由于所述第四侧墙164的隔离，最终形成的控制栅与字线之间的距离大于浮栅与字线的距离，控制栅和字线之间形成电学隔离，在擦除和读写时控制栅和字线之间不会漏电。

请参考图14，在所述第四开口侧壁形成第五侧墙165，以所述第五侧墙165为掩膜，对剩余的浮栅材料层120和第一绝缘层110进行刻蚀，直到暴露出半导体衬底100，形成第五开口175，所述浮栅材料层120分为位于上半部分的第一浮栅材料层121′和位于下半部分的第五浮栅材料层122′。

所述第五侧墙165的材料包括氧化硅、氮化硅或氮氧化硅。在本实施例中，所述第五侧墙165的厚度范围为300埃~500埃。由于所述浮栅与字线之间的寄生电容与两者之间的距离成反比，通过控制所述第五侧墙165的厚度和材料，当最终形成的被刻蚀部分厚度的浮栅（第一浮栅）与字线之间的间距较大时，即所述第二侧墙162最底部的宽度较大时，所述浮栅与字线之间的寄生电容与现有技术相比较小，使得所述字线对浮栅的电压影响较小，从而不容易影响分栅式闪存读写和擦除的效率。

请参考图15，在所述第五开口175（请参考图14）的底部和侧壁表面形成隧穿氧化层181′，在所述第五开口175的隧穿氧化层181′表面形成字线180′，所述字线180′填充满所述第五开口175。

请参考图16，去除所述掩膜层150（请参考图15），以所述第一侧墙161和字线180′为掩膜，刻蚀所述控制栅材料层140（请参考图15）、第二绝缘材料层130（请参考图15）、浮栅材料层120（请参考图15）、第一绝缘材料层110（请参考图15），分别形成控制栅145′、第二绝缘层135′、浮栅层125′和第一绝缘层115′，其中所述浮栅125′包括位于第一绝缘层115′表面的第二浮栅127′和位于第二浮栅127′表面的第一浮栅126′，所述第一浮栅126′与隧穿氧化层181′之间具有第五侧墙165，所述第二浮栅127′与隧穿氧化层181′相接触，所述控制栅145′与隧穿氧化层181′之间具有第五侧墙165和第四侧墙164。

请参考图17，在所述刻蚀后的第一侧墙161、控制栅145′、第二绝缘层135′、浮栅层125′和第一绝缘层115′的侧壁形成第六侧墙166，所述第一侧墙161、第四侧墙164、第五侧墙165、第六侧墙166构成侧墙结构160′，所述侧墙结构160′、控制栅145′、第二绝缘层135′、浮栅层125′和第一绝缘层115′构成存储位单元200′，使得所述字线180′两侧形成两个分立的存储位单元200′。

请参考图18，在其中一个存储位单元200′远离字线180′一侧的半导体衬底100内形成源极191′，在另一个存储位单元200′远离字线180′一侧的半导体衬底100内形成漏极192′。

本发明第二实施例还提供了一种分栅式闪存，请参考图18，具体包括：半导体衬底100，位于所述半导体衬底100表面的字线180′，位于所述字线180′两侧的两个分立的存储位单元200′，所述两个存储位单元200′与字线180′之间具有隧穿氧化层181′，位于其中一个存储位单元200′远离字线180′一侧的半导体衬底100内的源极191′，位于另一个存储位单元200′远离字线180′一侧的半导体衬底100内的漏极192′；所述存储位单元200′包括位于所述半导体衬底100表面的第一绝缘层115′、位于所述第一绝缘层115′表面的浮栅125′，位于所述浮栅125′表面的第二绝缘层135′，位于所述第二绝缘层135′表面的控制栅145′和覆盖所述浮栅125′、控制栅145′的侧墙结构160′；所述侧墙结构160′由位于控制栅145′表面的第一侧墙161′，位于第一侧墙161、控制栅145′、第二绝缘层135′一侧的第四侧墙164，位于第四侧墙164和部分厚度的浮栅125′一侧的第五侧墙165，位于第一侧墙161、控制栅145′、第二绝缘层135′、浮栅125′、第一绝缘层115′另一侧的第六侧墙166构成；所述浮栅125′包括第一浮栅126′和第二浮栅127′，所述第一浮栅126′位于浮栅125′的上半部分，所述第二浮栅127′位于浮栅125′的下半部分，所述第一浮栅126′与隧穿氧化层181′之间具有第五侧墙165，所述第二浮栅127′与隧穿氧化层181′相接触，使得所述第一浮栅126′靠近字线180′的侧壁与字线180′的间距大于所述第二浮栅127′靠近字线180′的侧壁与字线180′的间距；所述控制栅145′与隧穿氧化层181′之间具有第五侧墙165和第四侧墙164，使得最终形成的控制栅与字线之间的距离大于浮栅与字线的距离，使得浮栅电压与字线电压互相不受影响。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种分栅式闪存，其特征在于，包括：半导体衬底，位于所述半导体衬底表面的字线，位于所述字线两侧的两个分立的存储位单元，所述两个存储位单元与字线之间具有隧穿氧化层，位于其中一个存储位单元远离字线一侧的半导体衬底内的源极，位于另一个存储位单元远离字线一侧的半导体衬底内的漏极；所述存储位单元包括位于所述半导体衬底表面的第一绝缘层、位于所述第一绝缘层表面的浮栅，位于所述浮栅表面的第二绝缘层，位于所述第二绝缘层表面的控制栅和覆盖所述浮栅、控制栅的侧墙结构；所述浮栅包括第一浮栅和第二浮栅，所述第一浮栅靠近字线的侧壁与字线的间距大于所述第二浮栅靠近字线的侧壁与字线的间距。

2.如权利要求1所述的分栅式闪存，其特征在于，所述浮栅靠近字线的侧壁为阶梯型，所述第一浮栅位于浮栅的上半部分，所述第二浮栅位于浮栅的下半部分。

3.如权利要求2所述的分栅式闪存，其特征在于，所述浮栅的总厚度范围为1000埃~2000埃，所述第二浮栅的厚度范围为100埃~300埃。

4.如权利要求1所述的分栅式闪存，其特征在于，所述第一浮栅靠近字线的侧壁与字线之间的绝缘材料包括氧化硅、氮化硅、氮氧化硅其中的一种或几种。

5.如权利要求1所述的分栅式闪存，其特征在于，所述第一浮栅靠近字线的侧壁与隧穿氧化层之间的间距范围为300埃~500埃。

6.如权利要求1所述的分栅式闪存，其特征在于，所述控制栅靠近字线的侧壁与字线之间的间距大于或等于所述第一浮栅靠近字线的侧壁与字线之间的间距。

7.如权利要求1所述的分栅式闪存，其特征在于，所述浮栅的剖面形状为矩形，且所述第二绝缘层和控制栅位于所述浮栅的顶部表面和侧壁表面。

8.一种分栅式闪存的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，在所述控制栅材料层表面形成掩膜层；

对所述掩膜层进行刻蚀，直到暴露出控制栅材料层，在所述掩膜层侧壁形成第一侧墙，所述第一侧墙之间暴露出部分控制栅材料层表面；

以所述第一侧墙为掩膜，对所述控制栅材料层、第二绝缘材料层和部分厚度的浮栅材料层进行刻蚀，暴露出部分浮栅材料层，形成第一开口；

在所述第一开口侧壁形成第二侧墙，所述第二侧墙之间暴露出部分浮栅材料层表面；

以所述第二侧墙为掩膜，对剩余的浮栅材料层和第一绝缘层进行刻蚀，直到暴露出半导体衬底，形成第二开口，所述浮栅材料层分为位于上半部分的第一浮栅材料层和位于下半部分的第二浮栅材料层；

在所述第二开口的底部和侧壁表面形成隧穿氧化层，在所述第二开口的隧穿氧化层表面形成字线，所述字线填充满所述第二开口；

去除所述掩膜层，以所述第一侧墙和字线为掩膜，刻蚀所述控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，在所述字线两侧形成两个分立的存储位单元；

在其中一个存储位单元远离字线一侧的半导体衬底内形成源极，在另一个存储位单元远离字线一侧的半导体衬底内形成漏极。

9.如权利里要求8所述的分栅式闪存的形成方法，其特征在于，所述浮栅材料层的总厚度范围为1000埃~2000埃，所述第二浮栅材料层的厚度范围为100埃~300埃。

10.如权利里要求8所述的分栅式闪存的形成方法，其特征在于，所述第二侧墙的厚度范围为300埃~500埃。

11.如权利里要求8所述的分栅式闪存的形成方法，其特征在于，形成所述浮栅材料层的工艺为：在所述第一绝缘材料层表面利用化学气相沉积工艺形成一层浮栅材料，对所述浮栅材料进行刻蚀形成剖面结构的矩形的条形浮栅材料层，使得后续形成的第二绝缘材料层和控制栅材料层形成在所述条形浮栅材料层的顶部表面和侧壁表面。

12.如权利里要求8所述的分栅式闪存的形成方法，其特征在于，所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅其中的一种或几种。

13.一种分栅式闪存的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，在所述控制栅材料层表面形成掩膜层；

对所述掩膜层进行刻蚀，直到暴露出控制栅材料层，在所述掩膜层侧壁形成第一侧墙，所述第一侧墙之间暴露出部分控制栅材料层表面；

以所述第一侧墙为掩膜，先对所述控制栅材料层、第二绝缘材料层进行刻蚀，形成第三开口；

在所述第三开口侧壁形成第四侧墙，以所述第四侧墙为掩膜，对部分厚度的浮栅材料层进行刻蚀，形成第四开口；

在所述第四开口侧壁形成第五侧墙，以所述第五侧墙为掩膜，对剩余的浮栅材料层和第一绝缘层进行刻蚀，直到暴露出半导体衬底，形成第五开口，所述浮栅材料层分为位于上半部分的第一浮栅材料层和位于下半部分的第五浮栅材料层；

在所述第五开口的底部和侧壁表面形成隧穿氧化层，在所述第五开口的隧穿氧化层表面形成字线，所述字线填充满所述第五开口；

去除所述掩膜层，以所述第一侧墙和字线为掩膜，刻蚀所述控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，在所述字线两侧形成两个分立的存储位单元；

在其中一个存储位单元远离字线一侧的半导体衬底内形成源极，在另一个存储位单元远离字线一侧的半导体衬底内形成漏极。

14.如权利里要求13所述的分栅式闪存的形成方法，其特征在于，所述浮栅材料层的总厚度范围为1000埃~2000埃，所述第二浮栅材料层的厚度范围为100埃~300埃。

15.如权利里要求13所述的分栅式闪存的形成方法，其特征在于，所述第五侧墙的厚度范围为300埃~500埃。

16.如权利里要求13所述的分栅式闪存的形成方法，其特征在于，形成所述浮栅材料层的工艺为：在所述第一绝缘材料层表面利用化学气相沉积工艺形成一层浮栅材料，对所述浮栅材料进行刻蚀形成剖面结构的矩形的条形浮栅材料层，使得后续形成的第二绝缘材料层和控制栅材料层形成在所述条形浮栅材料层的顶部表面和侧壁表面。

17.如权利里要求13所述的分栅式闪存的形成方法，其特征在于，所述第五侧墙的材料包括氧化硅、氮化硅、氮氧化硅其中的一种或几种。

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