CN112234096B - 分栅快闪存储器及其制备方法 - Google Patents
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Abstract
本发明提供一种分栅快闪存储器及其制备方法。所述分栅快闪存储器包括：衬底，所述衬底上形成有浮栅层。控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，第一L型部分和第二L型部分相对且间隔覆盖于浮栅上；且在控制栅结构的顶表面上覆盖有金属硅化层。设置在控制栅结构和浮栅层两侧的字线栅。以及，擦除栅，所述擦除栅贯穿控制栅结构和浮栅层。其中，第一L型部分和第二L型部分设置于擦除栅两侧。因此，本发明通过设置控制栅结构，不仅提高编程效率，还在擦除时，通过对控制栅结构施加一定的负电压，以降低擦除栅的电压，便于电路设计。且通过金属硅化层直接将控制栅结构接出，以降低器件中电阻电容的传输延迟，进而提高器件性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种分栅快闪存储器及其制备方法。
背景技术
快闪存储器为一种非易失性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。如今快闪存储器己经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。其中，快闪存储器主要分为为分栅结构和叠栅结构。相比叠栅快闪存储器，分栅快闪存储器编程效率较高，且擦除栅的结构可以避免"过擦除。故目前分栅快闪存储器被广泛应用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。
然而，随着半导体器件的快速发展，对分栅快闪存储器编程效率的要求也越来越高。现有的提高分栅快闪存储器效率的方法是增加源极与浮栅的耦合面积，以使浮栅与源极的耦合率也相应提高。在进行编程操作时，由于耦合率高，浮栅上产生较高的耦合电压，更多热电子被吸引到浮栅上，从而提高了对浮栅的编程效率。但这种改善方式不仅会导致整体的器件结构增大，还会增大在器件进行擦除时所需的擦除电压，增加器件功耗。
因此，需要一种新的分栅快闪存储器，具有较低的擦除电压，不仅能够降低器件功耗，还能够提高编程效率。
发明内容
本发明的目的在于提供一种分栅快闪存储器及其制备方法，以解决擦除电压较高和编程效率低中的至少一个问题。
为解决上述技术问题，本发明提供一种分栅快闪存储器，包括：
一衬底，所述衬底上形成有浮栅层；
一控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，所述第一L型部分和所述第二L型部分相对且间隔覆盖于所述浮栅上；
一金属硅化层，所述金属硅化层覆盖所述控制栅结构的顶表面；
一擦除栅，所述擦除栅贯穿所述控制栅结构和所述浮栅层；其中，所述第一L型部分和所述第二L型部分设置于所述擦除栅两侧；
一字线栅，所述字线栅设置于所述控制栅结构和所述浮栅层两侧。
可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括第一侧墙和第二侧墙；其中，所述第一侧墙覆盖所述第一L型部分和所述第二L型部分的第一侧面；所述第二侧墙覆盖所述第一侧墙表面、部分所述控制栅结构以及所述浮栅层的第一侧面。
可选的，在所述的分栅快闪存储器中，，所述分栅快闪存储器还包括第三侧墙，所述第三侧墙覆盖所述控制栅结构的第二侧面以及所述浮栅层的第二侧面。
可选的，在所述的分栅快闪存储器中，所述字线栅覆盖所述第三侧墙的侧壁。
可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括源极和漏极；所述源极位于与所述擦除栅相对的所述衬底内，所述漏极位于所述字线栅侧边的所述衬底内。
可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括ONO膜层和第一氧化层，所述ONO膜层形成于所述浮栅层和所述控制栅结构之间，所述第一氧化层形成于所述浮栅层和所述衬底之间。
基于同一发明构思，本发明还提供一种分栅快闪存储器的制备方法，包括：
提供一衬底，所述衬底上依次形成有浮栅层和掩模层；
在所述掩模层中形成沟槽，并暴露部分所述浮栅层；
形成控制栅层，所述控制栅层覆盖所述掩模层及所述沟槽表面；
去除所述沟槽底部的部分所述控制栅层以及所述掩模层上的所述控制栅层，以在所述沟槽内形成控制栅结构，所述控制栅结构包括相对且间隔设置的第一L型部分和第二L型部分；
在所述控制栅结构的顶表面上形成金属硅化层。
可选的，在所述的分栅快闪存储器的制备方法中，采用干法刻蚀工艺在所述掩模层中形成所述沟槽。
可选的，在所述的分栅快闪存储器的制备方法中，采用干法刻蚀工艺去除所述沟槽底部的部分所述控制栅层以及所述掩模层上的所述控制栅层。
可选的，在所述的分栅快闪存储器的制备方法中，所述衬底和所述掩模层之间还形成有第一氧化层。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述控制栅结构之前，所述分栅快闪存储器的制备方法还包括：形成第一侧墙；其中，所述第一侧墙覆盖所述沟槽侧壁上的所述控制栅层。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述控制栅层之前，所述分栅快闪存储器的制备方法还包括：在所述掩模层及所述沟槽的表面形成ONO膜层。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述控制栅结构之后，所述分栅快闪存储器的制备方法还包括：去除所述沟槽底部的部分所述ONO膜层以及所述掩模层表面的所述ONO膜层。
可选的，在所述的分栅快闪存储器的制备方法中，在去除所述沟槽底部的部分所述ONO膜层以及所述掩模层表面的所述ONO膜层之后，所述分栅快闪存储器的制备方法还包括：形成第二侧墙，所述第二侧墙覆盖所述第一侧墙表面、部分所述控制栅结构以及所述浮栅层的第一侧面。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述第二侧墙之后，所述分栅快闪存储器的制备方法还包括：去除所述沟槽底部暴露出的部分所述浮栅层，并暴露部分所述衬底。
可选的，在所述的分栅快闪存储器的制备方法中，在去除所述沟槽底部暴露出的部分所述浮栅层，并暴露部分所述衬底之后，所述分栅快闪存储器的制备方法还包括：对位于所述沟槽底部的部分所述衬底执行离子注入工艺，以形成源极。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述源极之后，所述分栅快闪存储器的制备方法还包括：形成擦除栅，所述擦除栅填充所述沟槽。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述擦除栅后，所述分栅快闪存储器的制备方法还包括：依次去除所述掩模层以及所述掩模层覆盖下的所述浮栅层。
可选的，在所述的分栅快闪存储器的制备方法中，依次去除所述掩模层以及所述掩模层覆盖下的所述浮栅层之后，所述分栅快闪存储器的制备方法还包括：形成第三侧墙，所述第三侧墙覆盖裸露出的所述控制栅结构的第二侧面以及所述浮栅层的第二侧面。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述第三侧墙之后，所述分栅快闪存储器的制备方法还包括：形成字线栅，所述字线栅覆盖所述第三侧墙的侧壁。
可选的，在所述的分栅快闪存储器的制备方法中，在形成所述字线栅之后，所述分栅快闪存储器的制备方法还包括：对位于所述字线栅侧边的部分所述衬底执行离子注入工艺，以形成漏极。
可选的，在所述的分栅快闪存储器的制备方法中，在所述控制栅结构的顶表面上形成金属硅化层的步骤，包括：
在形成所述第一L型部分和所述第二L型部分之后，在所述控制栅结构的顶表面上形成第二氧化层；
在形成所述漏极之后，去除所述第二氧化层；
在所述控制栅结构的顶表面上形成金属硅化层
综上所述，本发明提供一种分栅快闪存储器及其制备方法。所述分栅快闪存储器包括：衬底，所述衬底上形成有浮栅层。控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，所述第一L型部分和所述第二L型部分相对且间隔覆盖于所述浮栅上；且在所述控制栅结构的顶表面上覆盖有所述金属硅化层。设置在所述控制栅结构和所述浮栅层两侧的字线栅。以及，擦除栅，所述擦除栅贯穿所述控制栅结构和所述浮栅层。其中，所述第一L型部分和所述第二L型部分设置于所述擦除栅两侧。因此，本发明保留了覆盖在所述沟槽侧壁的所述控制栅层，以形成控制栅结构。不仅提高编程效率，还能够在进行擦除时，通过对所述控制栅结构施加一定的负电压，以降低擦除栅的电压，便于电路设计。并且通过金属硅化层可直接将控制栅结构接出，以降低器件中电阻电容的传输延迟，进而提高器件性能。
附图说明
图1是本发明实施例的分栅快闪存储器的制备方法流程图；
图2～图11是本发明实施例的分栅快闪存储器的制备方法中各步骤中半导体结构示意图。
其中，附图标记如下：
100-衬底；101-第一氧化层；102-浮栅层；103-掩模层；104-ONO膜层；105-控制栅层；105a-第一L型部分；105b-第二L型部分；106-第一侧墙；107-第二氧化层；108-第二侧墙；109-擦除栅；110-第七氧化层；111-第三侧墙；112-字线栅；113-金属硅化层；P-沟槽；S-源极；D-漏极。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种分栅快闪存储器及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
为解决上述技术问题，本实施例提供一种分栅快闪存储器的制备方法，请参阅图1，包括：
步骤一S10：提供一衬底，所述衬底上依次形成有浮栅层和掩模层。
步骤二S20：在所述掩模层中形成沟槽，并暴露部分所述浮栅层。
步骤三S30：形成控制栅层，所述控制栅层覆盖所述掩模层及所述沟槽表面。
步骤四S40：去除所述沟槽底部的部分所述控制栅层以及所述掩模层上的所述控制栅层，以在所述沟槽内形成控制栅结构，所述控制栅结构包括相对且间隔设置的第一L型部分和第二L型部分。
步骤五S50：在所述控制栅结构的顶表面上形成金属硅化层。
以下结合图2-11，对本实施例提供的所述分栅快闪存储器的制备方法作具体的阐述：
步骤一S10：请参阅图2，提供一衬底100，所述衬底100上形成有掩模层103。
所述衬底100包括但不限于为硅基底、锗硅基底等。其中，在所述掩模层103与所述衬底100之间还形成有浮栅层102和第一氧化层101，所述第一氧化层101和所述浮栅层102依次堆叠于所述衬底100上。进一步的，所述第一氧化层101的材质包括氧化硅，所述浮栅层102的材质包括多晶硅，所述掩模层103的材质包括氮化硅。
步骤二S20：请参阅图3，在所述掩模层103中形成沟槽P，并暴露部分所述衬底100。可选的，采用干法刻蚀工艺在所述掩模层103中形成沟槽P，以暴露部分所述浮栅层102。其刻蚀气体包括但不限于为CF4。
步骤三S30：请参阅图4，形成控制栅层105，所述控制栅层105覆盖所述掩模层103及所述沟槽P表面。
进一步的，在形成所述控制栅层105之前，所述分栅快闪存储器的制备方法还包括：在所述掩模层103及所述沟槽P的表面形成ONO膜层104(第三氧化层、第一氮化层和第四氧化层)。所述ONO膜层104用于将所述控制栅层105与所述浮栅层102隔离开，避免各层之间出现电流干扰。
步骤四S40：请参阅图5-6，去除所述沟槽P底部的部分所述控制栅层105以及所述掩模层103上的所述控制栅层105，以在所述沟槽P内形成控制栅结构，所述控制栅结构包括相对且间隔设置的第一L型部分105a和第二L型部分105b。
可选的，采用干法刻蚀工艺去除所述沟槽P底部的部分所述控制栅层105以及所述掩模层103上的所述控制栅层105。其采用的刻蚀气体包括但不限于为HBr和O2的混合气体。
其中，在形成所述控制栅结构之前，请参阅图5，所述分栅快闪存储器的制备方法还包括：形成第一侧墙106。其中，所述第一侧墙106覆盖所述沟槽P侧壁上的所述控制栅层105，其裸露出的表面即为所述第一L型部分105a和第二L型部分105b的第一侧面。可选的，采用原子层沉积工艺形成所述第一侧墙106，且所述第一侧墙106的材质包括氧化硅。所述第一侧墙106用于保护所述控制栅层105。
形成所述第一侧墙106后，请参阅图6，在所述第一侧墙106的阻挡下，去除所述沟槽P底部的部分所述控制栅层105以及所述掩模层103上的所述控制栅层105，以在所述沟槽P内形成控制栅结构。其中在执行所述步骤四S40的过程中，所述第一侧墙106会必不可少的被去除一部分，但位于所述沟槽P侧壁上以及与所述沟槽P侧壁相接的部分所述沟槽P底部上的所述控制栅层105和所述第一侧墙106被保留，以使得在所述第一侧墙106和所述ONO膜层104之间形成了所述控制栅结构的第一L型部分105a和第二L型部分105b。
因此，本实施例提供的所述分栅快闪存储器的制备方法保留了形成于所述沟槽P侧壁的所述控制栅层105，便于将所述控制栅层105直接接出。不仅提高编程效率，还能够在进行擦除时，通过对所述控制栅结构施加一定的负电压，以降低擦除栅的电压，便于电路设计。并且通过后续工艺形成的所述金属硅化层113可直接将控制栅结构接出，以降低器件中电阻电容的传输延迟，进而提高器件性能。
步骤五S50：请参阅图7-11，在所述控制栅结构的顶表面上形成金属硅化层113。
其中，如图7所示，在形成所述第一L型部分105a和所述第二L型部分105b之后，在所述控制栅结构的顶表面上形成有第二氧化层107。即所述第二氧化层107形成于所述第一L型部分105a和所述第二L型部分105b竖直端部的顶表面上。可选的，采用热氧化工艺形成所述第二氧化层107，所述第二氧化层107的材质包括氧化硅。所述第二氧化层107用于保护所述控制栅结构。进一步的，在形成所述漏极D之后，去除所述第二氧化层107。如图11所示，可采用溅射等工艺在所述控制栅结构的顶表面上形成金属硅化层113。
以下具体介绍在形成所述第二氧化层107之后，且在所述形成所述金属硅化层113之前的工艺：
请参阅图8，所述分栅快闪存储器的制备方法还包括：去除所述沟槽P底部的部分所述ONO膜层104以及所述掩模层103表面的所述ONO膜层104，保留所述控制栅结构覆盖下的所述ONO膜层104。可选的，采用湿法刻蚀工艺依次去除部分第四氧化层、部分所述第一氮化层和部分所述第三氧化层。
请参阅图9，在去除所述沟槽P底部的部分所述ONO膜层104以及所述掩模层103表面的所述ONO膜层104之后，所述分栅快闪存储器的制备方法还包括：形成第二侧墙108，所述第二侧墙108覆盖所述第一侧墙106表面、所述控制栅结构裸露出来的侧面以及所述浮栅层102的第一侧面。其中所述浮栅层102的第一侧面为相对所述沟槽P的侧面。所述第二侧墙108包括三个膜层，分别为依次沉积于所述沟槽P侧壁的第五氧化层、第二氮化层和第六氧化层。即，所述第五氧化层覆盖所述第一侧墙106以及部分所述控制栅结构(裸露出的所述控制栅结构)；所述第二氮化层覆盖所述第五氧化层；所述第六氧化层覆盖所述第二氮化层。
请参阅图10，形成所述第二侧墙108后，采用湿法刻蚀工艺去除所述沟槽P底部裸露出的所述浮栅层102，并进一步去除部分所述第一氧化层101，以使得暴露部分所述衬底100。可选的，刻蚀液包括热磷酸。刻蚀完成后，对暴露的部分所述衬底100执行离子注入工艺，以形成源极S。其中注入的离子包括磷离子和砷离子。
因在去除所述沟槽P底部暴露出的部分所述浮栅层102和部分所述第一氧化层101的过程中，会必不可少的去除部分所述第六氧化层，故在形成所述源极S之后，需再沉积一定厚度的氧化硅，以保证第六氧化层的厚度。其中，所述第六氧化层覆盖所述第二氮化层以及所述沟槽P底部暴露出的部分所述浮栅层102、部分所述第一氧化层101以及部分所述衬底100。
在形成所述第六氧化层之后，在所述沟槽P内的所述第六氧化层上形成擦除栅109，所述擦除栅109填充所述沟槽P。所述擦除栅109的材质包括多晶硅。形成所述擦除栅109后，为保护所述擦除栅109可采用热氧化工艺在所述擦除栅109的表面形成第七氧化层110。
进一步的，请参阅图11，形成所述擦除栅109后，所述分栅快闪存储器的制备方法还包括：依次去除所述掩模层103以及所述掩模层103覆盖下的所述浮栅层102。其中，在去除所述浮栅层102时，同时去除所述覆盖于所述控制栅结构第二侧面的所述ONO膜层104。之后形成第三侧墙111，所述第三侧墙111覆盖裸露出的所述控制栅结构的第二侧面以及所述浮栅层102的第二侧面。所述第二侧面与所述第一侧面相对。其中，所述第三侧墙111用于隔离所述浮栅层102和所述控制栅结构。
形成所述第三侧墙111后，所述分栅快闪存储器的制备方法还包括：形成字线栅112。其中形成字线栅112的方法包括：在所述衬底表面形成字线栅材料层，通过回刻蚀保留覆盖于所述第三侧墙的侧壁上的所述字线栅材料层，以形成所述字线栅112。其中，所述字线栅112的材质包括多晶硅。形成所述字线栅112后，对位于所述字线栅112侧边的部分所述衬底100执行离子注入工艺，以形成漏极D。可选的，注入的离子包括磷离子和砷离子。
最后，进一步完成所述分栅快闪存储器的存储区和逻辑区等其他膜层结构，后续工艺为本领域技术人员所熟悉的技术手段，在此不做赘述。
基于同一发明构思，本实施例还提供一种分栅快闪存储器，请参阅图11，包括：
一衬底100，所述衬底100上形成有浮栅层102。
一控制栅结构，所述控制栅结构包括第一L型部分105a和第二L型部分105b，所述第一L型部分105a和所述第二L型部分105b相对且间隔覆盖于所述浮栅102上。
一金属硅化层113，所述金属硅化层113覆盖所述控制栅结构的顶表面。
一擦除栅109，所述擦除栅109贯穿所述控制栅结构和所述浮栅层102。其中，所述第一L型部分105a和所述第二L型部分105b设置于所述擦除栅109两侧。
一字线栅112，所述字线栅112设置于所述控制栅结构和所述浮栅层102两侧。
其中，所述分栅快闪存储器还包括第一侧墙106和第二侧墙108。所述第一侧墙106覆盖所述第一L型部分105a和所述第二L型部分105b的开口。所述第二侧墙108覆盖所述第一侧墙106表面以及部分所述控制栅结构。进一步的，所述第一侧墙106的材质包括氧化硅。所述第二侧墙108包括三个膜层，分别为第五氧化层、第二氮化层和第六氧化层。具体的，所述第五氧化层覆盖所述第一侧墙106以及部分所述控制栅结构(裸露出的所述控制栅结构)；所述第二氮化层覆盖所述第五氧化层；所述第六氧化层覆盖所述第二氮化层以及所述浮栅层102的第一侧面。
此外，所述分栅快闪存储器还包括ONO膜层104和第一氧化层101，所述ONO膜层104(第三氧化层、第一氮化层和第四氧化层)形成于所述浮栅层102和所述控制栅结构之间，所述第一氧化层101形成于所述浮栅层102和所述衬底100之间。所述ONO膜层104用于隔离所述浮栅层102和所述控制栅结构。进一步的，所述擦除栅109覆盖所述所述第二侧墙106。
进一步的，所述分栅快闪存储器还包括第三侧墙111，所述第三侧墙111覆盖所述控制栅结构的第二侧面以及所述浮栅层102的第二侧面。所述字线栅112覆盖所述第三侧墙111的侧壁。
此外，所述分栅快闪存储器还包括源极S和漏极D，通过离子注入工艺在与所述擦除栅109相对的所述衬底100内形成所述源极S以及在所述字线栅112侧边的所述衬底100内形成漏极D。
综上所述，本实施例提供的所述分栅快闪存储器及其制备方法的保留了覆盖在所述沟槽P侧壁的所述控制栅层105，以形成控制栅结构。不仅提高编程效率，还能够在进行擦除时，通过对所述控制栅结构施加一定的负电压，以降低擦除栅的电压，便于电路设计。并且通过金属硅化层可直接将控制栅结构接出，以降低器件中电阻电容的传输延迟，进而提高器件性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (22)
1.一种分栅快闪存储器，其特征在于，所述分栅快闪存储器包括：
一衬底，所述衬底上形成有浮栅层；
一控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，所述第一L型部分和所述第二L型部分相对且间隔覆盖于所述浮栅层上；
一金属硅化层，所述金属硅化层覆盖所述控制栅结构的顶表面；
一擦除栅，所述擦除栅贯穿所述控制栅结构和所述浮栅层；其中，所述第一L型部分和所述第二L型部分设置于所述擦除栅两侧；
一字线栅，所述字线栅设置于所述控制栅结构和所述浮栅层两侧；
其中，所述第一L型部分和所述第二L型部分均具有相对的两端部，且其中一端部平行于所述浮栅层的表面，另一端部垂直于所述浮栅层的表面，且朝向远离所述浮栅层的方向延伸，并与所述金属硅化层相接。
2.根据权利要求1所述的分栅快闪存储器，其特征在于，所述分栅快闪存储器还包括第一侧墙和第二侧墙；其中，所述第一侧墙覆盖所述第一L型部分和所述第二L型部分的第一侧面；所述第二侧墙覆盖所述第一侧墙表面、部分所述控制栅结构以及所述浮栅层的第一侧面。
3.根据权利要求1所述的分栅快闪存储器，其特征在于，所述分栅快闪存储器还包括第三侧墙，所述第三侧墙覆盖所述控制栅结构的第二侧面以及所述浮栅层的第二侧面。
4.根据权利要求3所述的分栅快闪存储器，其特征在于，所述字线栅覆盖所述第三侧墙的侧壁。
5.根据权利要求1所述的分栅快闪存储器，其特征在于，所述分栅快闪存储器还包括源极和漏极；所述源极位于与所述擦除栅相对的所述衬底内，所述漏极位于所述字线栅侧边的所述衬底内。
6.根据权利要求1所述的分栅快闪存储器，其特征在于，所述分栅快闪存储器还包括ONO膜层和第一氧化层，所述ONO膜层形成于所述浮栅层和所述控制栅结构之间，所述第一氧化层形成于所述浮栅层和所述衬底之间。
7.一种分栅快闪存储器的制备方法，其特征在于，包括：
提供一衬底，所述衬底上依次形成有浮栅层和掩模层；
在所述掩模层中形成沟槽，并暴露部分所述浮栅层；
形成控制栅层，所述控制栅层覆盖所述掩模层及所述沟槽表面；
去除所述沟槽底部的部分所述控制栅层以及所述掩模层上的所述控制栅层，以在所述沟槽内形成控制栅结构，所述控制栅结构包括相对且间隔设置的第一L型部分和第二L型部分；
在所述控制栅结构的顶表面上形成金属硅化层；
其中，所述第一L型部分和所述第二L型部分均具有相对的两端部，且其中一端部平行于所述浮栅层的表面，另一端部垂直于所述浮栅层的表面，且朝向远离所述浮栅层的方向延伸，并与所述金属硅化层相接。
8.根据权利要求7所述的分栅快闪存储器的制备方法，其特征在于，采用干法刻蚀工艺在所述掩模层中形成所述沟槽。
9.根据权利要求7所述的分栅快闪存储器的制备方法，其特征在于，采用干法刻蚀工艺去除所述沟槽底部的部分所述控制栅层以及所述掩模层上的所述控制栅层。
10.根据权利要求7所述的分栅快闪存储器的制备方法，其特征在于，所述衬底和所述掩模层之间还形成有第一氧化层。
11.根据权利要求7所述的分栅快闪存储器的制备方法，其特征在于，在形成所述控制栅结构之前，所述分栅快闪存储器的制备方法还包括：形成第一侧墙；其中，所述第一侧墙覆盖所述沟槽侧壁上的所述控制栅层。
12.根据权利要求11所述的分栅快闪存储器的制备方法，其特征在于，在形成所述控制栅层之前，所述分栅快闪存储器的制备方法还包括：在所述掩模层及所述沟槽的表面形成ONO膜层。
13.根据权利要求12所述的分栅快闪存储器的制备方法，其特征在于，在形成所述控制栅结构之后，所述分栅快闪存储器的制备方法还包括：去除所述沟槽底部的部分所述ONO膜层以及所述掩模层表面的所述ONO膜层。
14.根据权利要求13所述的分栅快闪存储器的制备方法，其特征在于，在去除所述沟槽底部的部分所述ONO膜层以及所述掩模层表面的所述ONO膜层之后，所述分栅快闪存储器的制备方法还包括：形成第二侧墙，所述第二侧墙覆盖所述第一侧墙表面、部分所述控制栅结构以及所述浮栅层的第一侧面。
15.根据权利要求14所述的分栅快闪存储器的制备方法，其特征在于，在形成所述第二侧墙之后，所述分栅快闪存储器的制备方法还包括：去除所述沟槽底部暴露出的部分所述浮栅层，并暴露部分所述衬底。
16.根据权利要求15所述的分栅快闪存储器的制备方法，其特征在于，在去除所述沟槽底部暴露出的部分所述浮栅层，并暴露部分所述衬底之后，所述分栅快闪存储器的制备方法还包括：对位于所述沟槽底部的部分所述衬底执行离子注入工艺，以形成源极。
17.根据权利要求16所述的分栅快闪存储器的制备方法，其特征在于，在形成所述源极之后，所述分栅快闪存储器的制备方法还包括：形成擦除栅，所述擦除栅填充所述沟槽。
18.根据权利要求17所述的分栅快闪存储器的制备方法，其特征在于，在形成所述擦除栅后，所述分栅快闪存储器的制备方法还包括：依次去除所述掩模层以及所述掩模层覆盖下的所述浮栅层。
19.根据权利要求18所述的分栅快闪存储器的制备方法，其特征在于，依次去除所述掩模层以及所述掩模层覆盖下的所述浮栅层之后，所述分栅快闪存储器的制备方法还包括：形成第三侧墙，所述第三侧墙覆盖裸露出的所述控制栅结构的第二侧面以及所述浮栅层的第二侧面。
20.根据权利要求19所述的分栅快闪存储器的制备方法，其特征在于，在形成所述第三侧墙之后，所述分栅快闪存储器的制备方法还包括：形成字线栅，所述字线栅覆盖所述第三侧墙的侧壁。
21.根据权利要求20所述的分栅快闪存储器的制备方法，其特征在于，在形成所述字线栅之后，所述分栅快闪存储器的制备方法还包括：对位于所述字线栅侧边的部分所述衬底执行离子注入工艺，以形成漏极。
22.根据权利要求21所述的分栅快闪存储器的制备方法，其特征在于，在所述控制栅结构的顶表面上形成金属硅化层的步骤，包括：
在形成所述第一L型部分和所述第二L型部分之后，在所述控制栅结构的顶表面上形成第二氧化层；
在形成所述漏极之后，去除所述第二氧化层；
在所述控制栅结构的顶表面上形成金属硅化层。
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Citations (7)
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|---|---|---|---|---|
| CN102104044A (zh) * | 2009-12-17 | 2011-06-22 | 中芯国际集成电路制造(上海)有限公司 | 分离栅快闪存储器及其制造方法 |
| CN101853704A (zh) * | 2010-05-28 | 2010-10-06 | 上海宏力半导体制造有限公司 | 共享字线的分栅式闪存的擦除方法 |
| CN103715144A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件及其形成方法 |
| CN102938406A (zh) * | 2012-11-21 | 2013-02-20 | 上海宏力半导体制造有限公司 | 分栅式闪存及其形成方法 |
| CN104821318A (zh) * | 2014-01-30 | 2015-08-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅存储器件及其形成方法 |
| CN109817529A (zh) * | 2019-03-07 | 2019-05-28 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的形成方法及分栅快闪存储器 |
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