KR100823704B1 - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치는 기판 상에 형성된 액티브 패턴, 액티브 패턴의 일부 상에 형성된 제1 전하 트랩핑막 패턴, 제1 전하 트랩핑막 패턴 상에 형성된 제1 게이트 전극, 액티브 패턴의 측면 일부에 제1 방향을 따라 형성된 제2 전하 트랩핑막 패턴, 제2 전하 트랩핑막 패턴의 측면에 제1 방향을 따라 형성된 제2 게이트 전극 및 액티브 패턴의 일부에 형성된 소스/드레인 영역을 포함한다. 하나의 액티브 패턴에 복수의 전하 트랩핑막 패턴들 구현하여 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1a는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 사시도이다.
도 1b는 도 1a의 I-I' 선을 따라 불휘발성 메모리 장치를 절단한 단면도이다.
도 1c는 도 1a의 II-II' 선을 따라 불휘발성 메모리 장치를 절단한 단면도이다.
도 2a는 본 발명의 다른 실시예들에 따른 비트 라인 및 워드 라인을 포함하는 불휘발성 메모리 장치를 제1 방향으로 절단한 단면도이다.
도 2b는 도 2a의 불휘발성 메모리 장치를 상기 제1 방향과 실질적으로 수직한 제2 방향으로 절단한 단면도이다.
도 3a 내지 도 3p는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 4a 내지 도 4g는 제2 및 제3 전하 트랩핑막 패턴들 및 제2 게이트 전극의 형성 공정들을 설명하기 위한 도 3g의 III-III' 선을 따라 불휘발성 메모리 장치를 절단한 단면도들이다.
도 5a 내지 도 5e는 제4 전하 트랩핑막 패턴을 형성하는 공정들을 설명하기 위한 도 3j의 IV-IV' 선을 따라 불휘발성 메모리 장치를 절단한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 비트 라인을 포함하는 불휘발성 메모리 장치의 사시도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제1 워드 라인을 포함하는 불휘발성 메모리 장치의 제조 공정들을 설명하기 위한 도 6의 V-V' 선을 따라 불휘발성 메모리 장치를 절단한 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 제2 및 제3 워드 라인들을 포함하는 불휘발성 메모리 장치의 제조 공정들을 설명하기 위한 도 6의 VI-VI' 선을 따라 불휘발성 메모리 장치를 절단한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10：반도체 기판
11, 21, 41, 51：제1 내지 제4 터널 절연막 패턴
12, 22, 42, 52：제1 내지 제4 전하 저장막 패턴
13, 23, 43, 53：제1 내지 제4 차단막 패턴
15, 25, 45, 55：제1 내지 제4 전하 트랩핑막 패턴
20, 50, 60：제1 내지 제3 게이트 전극 30：액티브 패턴
35, 40, 42：제1 내지 제3 절연막 패턴 65：스페이서
70：소스/드레인 영역 75：비트 라인
80, 82, 84：제4 내지 제6 절연막
90, 92, 94：제1 내지 제3 워드 라인
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 향상된 집적도로 구현할 수 있는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 디램(Dynamic Random Access Memory; DRAM) 장치 또는 에스램(Static Random Access Memory; SRAM) 장치와 같이 데이터의 입출력이 상대적으로 빠른 반면 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와 롬(Read Only Memory; ROM) 장치와 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
근래 들어 상기 불휘발성 메모리 장치인 전기적으로 데이터의 입출력이 가능한 이이피롬(Electrically Erasable Programmable Read Only Memory; EEPROM) 장치 또는 플래시 메모리 장치에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 또는 채널 열전자 주입(Channel Hot Electron Injection; CHEI)을 이용하여 전기적으로 데이터의 프로그래밍 및 소거를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 소노스(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 혹은 모노스(Metal-Oxide-Nitride-Oxide-Semiconductor; MONOS)와 같은 플로팅 트랩 타 입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 플로팅 트랩 타입의 불휘발성 메모리 장치는 통상적으로 반도체 기판 상에 형성된 전하 트랩핑막 및 게이트 전극을 포함한다. 상기 전하 트랩핑막은 상기 반도체 기판 상에 형성된 터널 절연막, 채널 영역을 통해 이동하는 전자들을 저장하기 위한 전하 저장막 및 상기 전하 저장막 상에 형성된 차단막을 포함한다.
상기 플로팅 트랩 타입의 불휘발성 메모리 장치는 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로서 사용될 수 있다. 상기 불휘발성 메모리 장치가 싱글 레벨 셀로서 사용되는 경우, 상기 전하 저장막에는 "0" 또는 "1"의 로직 상태가 저장될 수 있다. 한편, 상기 불휘발성 메모리 장치가 멀티 레벨 셀로서 사용되는 경우, 상기 전하 저장막에는 "00", "01", "10" 또는 "11"의 로직 상태가 저장될 수 있다.
최근, 반도체 메모리 장치의 집적도 향상에 대한 요구에 부응하여 다양한 시도들이 수행되고 있으나, 단위 소자의 크기를 줄이는 이른 바 스케일 다운 방식(scale down method)으로 상기 반도체 메모리 장치의 집적도를 향상시키는 데에는 사진 식각 공정상의 기술적인 한계 및 단채널 효과(short channel effect) 등에 따른 소자 특성의 열화로 인해 어려운 점이 있다. 이에 따라, 단위 소자의 크기를 감소시키는 방식과는 다른 방식으로 반도체 메모리 장치의 집적도를 향상시키려는 연구가 진행되고 있다. 그러나 반도체 메모리 장치의 고집적화는 충분히 이뤄지지 않고 있으며, 여전히 해결해야 할 중요한 문제로 남아 있다.
본 발명의 일 목적은 각 단위 소자의 스케일 다운(scale down) 없이 향상된 집적도를 갖는 불휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 각 단위 소자의 스케일 다운 없이 향상된 집적도로 구현할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 반도체 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 일부 상에 형성된 제1 전하 트랩핑막 패턴, 상기 제1 전하 트랩핑막 패턴 상에 형성된 제1 게이트 전극, 상기 액티브 패턴의 측면 일부에 제1 방향을 따라 형성된 제2 전하 트랩핑막 패턴, 상기 제2 전하 트랩핑막 패턴의 측면에 상기 제1 방향을 따라 형성된 제2 게이트 전극 및 상기 액티브 패턴의 일부에 형성된 소스/드레인 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 전하 트랩핑막 패턴은 상기 반도체 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 차단막 패턴을 포함할 수 있고, 상기 제2 전하 트랩핑막 패턴은 상기 액티브 패턴의 측면 일부 상에 상기 제1 방향으로 순차적으로 형성된 제2 터널 절연막 패턴, 제2 전하 저장막 패턴 및 제2 차단막 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극은 상기 액티브 패턴의 양 측면 일부들에 상기 제1 방향을 따라 각각 하나씩 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 불휘발성 메모리 장치는 상기 반도체 기판과 상기 액티브 패턴 사이에 순차적으로 형성된 제3 게이트 전극 및 제3 전하 트랩핑막 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 전하 트랩핑막 패턴은 상기 제3 게이트 전극 상에 순차적으로 형성된 제3 차단막 패턴, 제3 전하 저장막 패턴 및 제3 터널 절연막 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 터널 절연막 패턴들 및 제1 내지 제3 차단막 패턴들은 산화물을 포함할 수 있고, 상기 제1 내지 제3 전하 저장막 패턴들은 질화물 혹은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 불휘발성 메모리 장치는 상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 일부 상에 형성된 스페이서를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 게이트 전극, 상기 제1 전하 트랩핑막 패턴, 상기 제2 게이트 전극 및 상기 제2 전하 트랩핑막 패턴은 각각 복수 개로 형성되어 상기 제1 방향과 수직한 제2 방향으로 배열될 수 있고, 상기 액티브 패턴은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있으며, 상기 제1 게이트 전극들, 상기 제1 전하 트랩핑막 패턴들, 상기 제2 게이트 전극들, 상기 제2 전하 트랩핑막 패턴들 및 상기 액티브 패턴은 하나의 메모리 셀 칼럼을 형성할 수 있고, 상기 메모리 셀 칼럼은 상기 제1 방향으로 복수 개가 형성되어 메모리 셀 어레이를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 소스/드레인 영역은 상기 제1 게이트 전극들 및 상기 스페이서들에 의해 커버되지 않은 상기 액티브 패턴의 부분에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 불휘발성 메모리 장치는 상기 소스/드레인 영역 상부에 형성되며 상기 제2 방향으로 연장되는 복수 개의 비트 라인들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 메모리 셀 칼럼은, 상기 제1 게이트 전극들과 전기적으로 연결되며 상기 제2 방향으로 연장되는 제1 워드 라인 및 상기 제2 게이트 전극들과 전기적으로 연결되며 상기 제2 방향으로 연장되는 제2 워드 라인을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법에서는, 반도체 기판 상에 액티브 패턴, 예비 제1 전하 트랩핑막 패턴 및 예비 제1 게이트 전극이 형성된다. 상기 액티브 패턴의 측면 일부에 제1 방향을 따라 제2 전하 트랩핑막 패턴이 형성된다. 상기 제2 전하 트랩핑막 패턴의 측면에 상기 제1 방향을 따라 제2 게이트 전극이 형성된다. 상기 예비 제1 게이트 전극의 일부 및 상기 예비 제1 전하 트랩핑막 패턴의 일부가 제거되어 상기 액티브 패턴 상에 제1 전하 트랩핑막 패턴 및 제1 게이트 전극이 형성된다. 상기 액티브 패턴의 일부에 소스/드레인 영역이 형성된다.
본 발명의 일 실시예에 따르면, 상기 예비 제1 전하 트랩핑막 패턴이 형성될 때, 상기 액티브 패턴 상에 예비 제1 터널 절연막 패턴이 형성되고, 상기 예비 제1 터널 절연막 패턴 상에 예비 제1 전하 저장막 패턴이 형성되며, 상기 예비 제1 전하 저장막 패턴 상에 예비 제1 차단막 패턴이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 트랩핑막 패턴이 형성될 때, 상기 액티브 패턴의 표면이 산화되어 제2 터널 절연막이 형성되고, 상기 제2 터널 절연막을 커버하도록 상기 반도체 기판 상에 제2 전하 저장막이 형성되며, 상기 제2 전하 저장막의 일부 및 상기 제2 터널 절연막의 일부가 제거되어, 상기 액티브 패턴의 측면 일부 상에 상기 제1 방향을 따라 제2 터널 절연막 패턴 및 제2 전하 저장막 패턴이 형성되고, 상기 제2 터널 절연막 패턴 및 상기 제2 전하 저장막 패턴을 커버하도록 상기 반도체 기판 상에 제2 차단막이 형성되며, 상기 제2 차단막의 일부가 제거되어 상기 제2 전하 저장막 패턴의 측면 상에 상기 제1 방향을 따라 제2 차단막 패턴이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 저장막은 질화물 혹은 폴리실리콘을 사용하여 형성될 수 있고, 상기 제2 차단막은 산화물을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 저장막의 일부, 상기 제2 터널 절연막의 일부 및 상기 제2 차단막의 일부는 각각 등방성 식각 공정을 통해 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 게이트 전극이 형성된 후, 상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 상에 스페이서가 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법에서는, 반도체 기판 상에 희생막 패턴, 액티브 패턴, 예비 제1 전하 트랩핑막 패턴 및 예비 제1 게이트 전극이 형성된다. 상기 희생막 패턴이 제거되어 상기 반도체 기판의 상면 일부 및 상기 액티브 패턴의 하면을 노출시키는 제1 스페이스가 형성된다. 상기 제1 스페이스를 매립하도록 제2 전하 트랩핑막 패턴 및 제2 게이트 전극이 형성된다. 상기 액티브 패턴의 측면 일부에 제1 방향을 따라 제3 전하 트랩핑막 패턴이 형성된다. 상기 제3 전하 트랩핑막 패턴의 측면 상에 상기 제1 방향을 따라 제3 게이트 전극이 형성된다. 상기 예비 제1 게이트 전극의 일부 및 상기 예비 제1 전하 트랩핑막 패턴의 일부가 제거되어 상기 액티브 패턴 상에 제1 전하 트랩핑막 패턴 및 제1 게이트 전극이 형성된다. 상기 액티브 패턴의 일부에 소스/드레인 영역이 형성된다.
본 발명의 일 실시예에 따르면, 상기 희생막 패턴이 제거되기 전에, 상기 희생막 패턴, 상기 액티브 패턴, 상기 예비 제1 전하 트랩핑막 패턴 및 상기 예비 제1 게이트 전극을 커버하도록 상기 반도체 기판 상에 제1 절연막이 형성되고, 상기 예비 제1 게이트 전극의 상면이 노출될 때까지 상기 제1 절연막이 평탄화 되며, 상기 제1 절연막의 일부가 제거되어 상기 희생막 패턴의 측면 일부, 상기 액티브 패턴의 측면 일부, 상기 예비 제1 전하 트랩핑막 패턴의 측면 일부 및 상기 예비 제1 게이트 전극의 측벽 일부를 노출시키는 제1 절연막 패턴이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 제1 전하 트랩핑막 패턴이 형성될 때, 상기 액티브 패턴 상에 예비 제1 터널 절연막 패턴이 형성되고, 상기 예비 제1 터널 절연막 패턴 상에 예비 제1 전하 저장막 패턴이 형성되며, 상기 예비 제1 전하 저장막 패턴 상에 예비 제1 차단막 패턴이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극이 형성될 때, 상기 액티브 패턴 하면 상에 제2 터널 절연막 패턴이 형성되고, 상기 제2 터널 절연막 패턴 상에 제2 전하 저장막 패턴이 형성되며, 상기 제2 전하 저장막 패턴 상에 제2 차단막 패턴이 형성되고, 상기 제2 차단막 패턴 상에 상기 제2 게이트 전극이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막 패턴 및 상기 제2 차단막 패턴은 산화물을 사용하여 형성될 수 있고, 상기 제2 전하 저장막 패턴은 질화물 혹은 폴리실리콘을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 트랩핑막 패턴 형성 시, 제4 터널 절연막 패턴, 제4 전하 저장막 패턴 및 제4 차단막 패턴을 포함하는 제4 전하 트랩핑막 패턴이 상기 반도체 기판 상에 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극이 형성될 때, 상기 액티브 패턴의 표면 및 상기 반도체 기판의 표면이 산화되어 각각 제2 터널 절연막 및 제4 터널 절연막이 형성되고, 상기 제2 터널 절연막을 커버하는 제2 전하 저장막과, 상기 제4 터널 절연막을 커버하는 제4 전하 저장막이 형성되면서, 상기 제2 및 제4 전하 저장막 사이에 제2 스페이스가 형성되며, 상기 제2 및 제4 전하 저장막들의 일부들 및 상기 제2 및 제4 터널 절연막들의 일부들이 각각 제거되어, 상기 액티브 패턴의 하면 상에 제2 터널 절연막 패턴 및 제2 전하 저장막 패턴이 형성되고 상기 반도체 기판의 상면 일부 상에 제4 터널 절연막 패턴 및 제4 전하 저장막 패턴이 형성되며, 상기 제2 전하 저장막 패턴 및 상기 제2 터널 절연막 패턴을 커버하는 제2 차단막과, 상기 제4 전하 저장막 패턴 및 상기 제4 터널 절연막 패턴을 커버하는 제4 차단막이 형성되면서, 상기 제2 및 제4 차단막 사이에 제3 스페이스가 형성되고, 상기 제2 및 제4 차단막 일부가 제거되어, 상기 제2 전하 저장막 패턴 상에 제2 차단막 패턴이 형성되고 상기 제4 저장막 패턴 상에 제4 차단막 패턴이 형성되며, 상기 제3 스페이스를 충분히 매립하도록 상기 반도체 기판 상에 도전막이 형성되고, 상기 도전막의 일부가 제거되어 상기 제2 및 제4 차단막 패턴들 사이에 상기 제2 게이트 전극이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 전하 트랩핑막 패턴이 형성되기 전에, 상기 희생막 패턴, 상기 제2 게이트 전극, 상기 제2 전하 트랩핑막 패턴 및 상기 액티브 패턴의 일부를 감싸도록 상기 반도체 기판 상에 제2 절연막 패턴이 형성될 수 있고, 상기 제3 전하 트랩핑막 패턴 및 상기 제3 게이트 전극은 상기 제2 절연막 패턴 상에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 게이트 전극이 형성된 이후에, 상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 상에 스페이서가 형성될 수 있다.
본 발명에 따르면, 불휘발성 메모리 장치는 동일한 액티브 패턴의 상하좌우에 형성된 네 개의 전하 트랩핑막 패턴들을 포함한다. 이에 따라, 종래 불휘발성 메모리 장치에 비해서, 단위 소자의 크기를 작게 만들지 않고서도 향상된 집적도를 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 불휘발성 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1a는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 사시도이고, 도 1b는 도 1a의 I-I' 선을 따라 불휘발성 메모리 장치를 절단한 단면도이며, 도 1c는 도 1a의 II-II' 선을 따라 불휘발성 메모리 장치를 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 상기 불휘발성 메모리 장치는, 반도체 기판(10) 상에 형성된 제1 전하 트랩핑막 패턴(15), 제1 게이트 전극(20), 제2 전하 트랩핑막 패턴(25), 액티브 패턴(30), 제3 전하 트랩핑막 패턴(45), 제2 게이트 전극(50), 제4 전하 트랩핑막 패턴(55) 및 제3 게이트 전극(60)을 포함한다.
또한, 상기 불휘발성 메모리 장치는, 반도체 기판(10) 상에 형성된 제1 절연막 패턴(35)과 제2 절연막 패턴(40) 그리고 제2 게이트 전극(50) 상에 형성된 제3 절연막 패턴(42)을 더 포함할 수 있다. 여기서, 제3 게이트 전극(60)의 측벽 및 제4 전하 트랩핑막 패턴(55)의 측면 상에는 스페이서(65)가 형성될 수 있다.
제1 전하 트랩핑막 패턴(15), 제1 게이트 전극(20), 제2 전하 트랩핑막 패턴(25), 액티브 패턴(30) 및 제3 게이트 전극(60)은 반도체 기판(10)의 일부 상에 순차적으로 형성된다. 액티브 패턴(30)의 양 측면 상에는 제3 전하 트랩핑막 패턴(45) 및 제2 게이트 전극(50)이 제1 방향을 따라 형성된다.
반도체 기판(10)과 제3 전하 트랩핑막 패턴(45) 및 제2 게이트 전극(50) 사이에는 제2 절연막 패턴(40)이 형성되며, 제3 전하 트랩핑막 패턴(45) 및 제2 게이트 전극(50) 상에는 제3 절연막 패턴(42)이 형성된다.
제1 및 제2 전하 트랩핑막 패턴들(15, 25), 제1 게이트 전극(20) 및 액티브 패턴(30)은 상기 제1 방향에 대하여 실질적으로 수직한 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다. 복수의 제2 및 제3 게이트 전극들(50, 60)과 제3 및 제4 전하 트랩핑막 패턴들(45, 55)은 각기 상기 제2 방향을 따라 고립된 형상으로 형 성된다. 이에 따라, 복수의 제2 및 제3 절연막 패턴들(40, 42)도 각기 상기 제2 방향을 따라 고립된 형상으로 형성된다. 이 경우, 각 제2 및 제3 절연막 패턴들(40, 42), 제2 게이트 전극들(50) 및 제3 전하 트랩핑막 패턴들(45) 사이에는 복수의 제1 절연막 패턴들(35)이 형성된다.
제1 내지 제4 전하 트랩핑막 패턴들(15, 25, 45, 55)은 각기 터널 절연막 패턴, 전하 저장막 패턴 및 차단막 패턴을 포함한다. 즉, 제1 전하 트랩핑막 패턴(15)은 제1 터널 절연막 패턴(11), 제1 전하 저장막 패턴(12) 및 제1 차단막 패턴(13)을 포함하고, 제2 전하 트랩핑막 패턴(25)은 제2 터널 절연막 패턴(21), 제2 전하 저장막 패턴(22) 및 제2 차단막 패턴(23)을 포함한다. 또한, 제3 전하 트랩핑막 패턴(45)은 제3 터널 절연막 패턴(41), 제3 전하 저장막 패턴(42) 및 제3 차단막 패턴(43)을 포함하며, 제4 전하 트랩핑막 패턴(55)은 제3 터널 절연막 패턴(51), 제3 전하 저장막 패턴(52) 및 제3 차단막 패턴(53)을 포함한다.
제1 내지 제4 터널 절연막 패턴들(11, 21, 41, 51)은 각기 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제2 내지 제4 터널 절연막 패턴들(21, 41, 51)은 액티브 패턴(30)과 제2 내지 제4 전하 저장막 패턴들(22, 42, 52)을 서로 전기적으로 절연시킨다.
제1 내지 제4 전하 저장막 패턴들(12, 22, 42, 52)은 각기 폴리실리콘이나 실리콘 질화물과 같은 질화물을 포함할 수 있다. 제2 내지 제4 전하 저장막 패턴들(22, 42, 52)은 각기 액티브 패턴(30) 내에 형성된 채널 영역(도시되지 않음)으로부터 제2 내지 제4 전하 트랩핑막 패턴들(25, 45, 55) 내로 트랩된 전하들을 저 장하는 역할을 수행한다.
제1 내지 제4 차단막 패턴들(13, 23, 43, 53)은 금속 산화물 혹은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제2 내지 제4 차단막 패턴들(23, 43, 53)은 제2 내지 제4 전하 저장막 패턴들(22,42,52)과 제1 내지 제3 게이트 전극들(20, 50, 60)을 서로 전기적으로 절연시키는 기능을 수행한다.
제1 전하 트랩핑막 패턴(15)은 후술하는 제2 전하 트랩핑막 패턴(15)을 형성하는 공정 동안 함께 형성되며, 제2 내지 제4 전하 트랩핑막 패턴들(25, 45, 55)과는 달리 상기 채널 영역으로부터 전하들이 트랩되지 않을 수 있다. 다만, 제1 전하 트랩핑막 패턴(15)은 제1 게이트 전극(20)과 반도체 기판(10)을 전기적으로 절연시키는 역할을 수행하기 위하여 절연 물질을 포함하지만, 반드시 제1 터널 절연막 패턴(11), 제1 전하 저장막 패턴(12) 및 제1 차단막 패턴(13)을 구비할 필요는 없다.
제1 내지 제3 게이트 전극들(20, 50, 60)은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 스페이서(65)는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
액티브 패턴(30)은 실리콘, 특히 단결정 실리콘을 포함할 수 있다. 액티브 패턴(30) 중에서 제3 게이트 전극들(60) 및 제4 전하 트랩핑막 패턴들(55)에 의해 커버되지 않은 부분에는 복수의 소스/드레인 영역들(70)이 형성된다. 소스/드레인 영역들(70)은 불순물이 주입된 실리콘을 포함한다. 액티브 패턴(30) 가운데 소스/드레인 영역들(70) 사이의 일부에는 상기 채널 영역이 형성될 수 있다.
제1 내지 제3 절연막 패턴들(35, 40, 42)은 실리콘 산화물 등의 산화물을 포 함할 수 있다. 제1 내지 제3 절연막 패턴들(35, 40, 42)은 서로 동일한 물질로 구성될 수 있으나, 상이한 물질로 이루질 수도 있다. 제1 내지 제3 절연막 패턴들(35, 40, 42)은 필드 절연막의 기능을 수행할 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치는, 동일한 액티브 패턴(30)의 상ㆍ하 및 좌ㆍ우에 형성된 네 개의 제2 내지 제4 전하 트랩핑막 패턴들(25, 45, 55)을 포함한다. 따라서 종래의 불휘발성 메모리 장치의 경우에는 하나의 메모리 셀에 2 비트 혹은 4 비트의 로직 상태가 저장될 수 있는 것에 비해, 본 발명에 따른 불휘발성 메모리 장치는 8 비트 혹은 16 비트의 로직 상태가 저장될 수 있다. 그 결과, 단위 소자의 크기를 감소시키지 않고 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
도 2a는 본 발명의 실시예들에 따른 비트 라인 및 워드 라인을 포함하는 불휘발성 메모리 장치를 제1 방향을 따라 절단한 단면도이고, 도 2b는 상기 불휘발성 메모리 장치를 상기 제1 방향에 대해 실질적으로 수직한 제2 방향을 따라 절단한 단면도이다.
도 1a 내지 도 1c, 도 2a 및 도 2b를 참조하면, 상기 불휘발성 메모리 장치는, 비트 라인(75), 제1 워드 라인(90), 제1 워드 라인 플러그(91), 제2 워드 라인(92), 제1 워드 라인 플러그(93), 제3 워드 라인(94), 그리고 제1 워드 라인 플러그(95)를 포함한다. 또한, 상기 불휘발성 메모리 장치는, 제4 절연막(80), 제5 절연막(82) 및 제6 절연막(84)을 더 구비할 수 있다.
제1 절연막 패턴들(35) 및 소스/드레인 영역들(70) 상에는 복수의 비트 라 인(75)들이 형성된다. 각 비트 라인들(75)은 제1 방향으로 연장되도록 형성되며, 상기 제1 방향에 대하여 실질적으로 수직한 제2 방향을 따라 배열된다. 본 발명의 일 실시예에 따르면, 각 비트 라인들(75)은 각 제3 게이트 전극들(60) 보다 낮은 높이를 갖는다. 비트 라인들(75)은 각기 금속 또는 금속 실리사이드 등의 도전 물질을 포함할 수 있다.
제4 절연막(80)은 제3 게이트 전극들(60), 제4 전하 트랩핑막 패턴들(55), 스페이서들(60)과 비트 라인들(75)이 형성된 액티브 패턴(30) 그리고 제1 및 제3 절연막 패턴들(35, 42) 상에 형성된다. 제4 절연막(80)은 제1 내지 제3 절연막 패턴들(35, 40, 42)과 실질적으로 동일한 물질을 포함할 수도 있으나, 상이한 물질을 포함할 수도 있다.
제1 워드 라인(90)은 제4 절연막(80) 상에 형성되며, 제1 워드 라인 플러그(91)는 제1 게이트 전극(20)에 접촉되어 제1 워드 라인(90) 및 제1 게이트 전극(20)을 서로 전기적으로 연결한다. 이 경우, 상기 제2 방향으로 연장되어 상기 제1 방향으로 배열되는 메모리 셀 칼럼(column) 하나당 제1 워드 라인 플러그(91)는 하나만 형성될 수 있다. 즉, 상기 하나의 메모리 셀 칼럼에는 제1 워드 라인 플러그(91)가 제1 게이트 전극(20)의 상기 제2 방향을 따른 최외곽 부분에만 접촉되어 하나로 형성될 수 있다. 여기서, 제1 워드 라인(90)은 제2 및 제3 워드 라인들(92, 94)과는 달리 라인 형상이 아닌 고립된 형상을 가질 수 있다.
제5 절연막(82)은 제1 워드 라인(90)을 커버하도록 제4 절연막(80) 상에 형성된다. 제5 절연막(82)은 제4 절연막(80)과 실질적으로 동일한 물질을 포함할 수 도 있지만, 상이한 물질을 포함할 수도 있다.
제2 워드 라인(92)은 제5 절연막(82) 상에 형성되며, 제2 워드 라인 플러그(93)는 제2 게이트 전극(50)과 접촉하여 제2 워드 라인(92) 및 제2 게이트 전극(50)을 서로 전기적으로 연결한다. 이 때, 상기 제2 방향으로 배열된 복수의 제2 게이트 전극들(50)과 접촉되도록 복수의 제2 워드 라인 플러그(93)들이 형성된다. 제2 워드 라인(92)은 상기 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다. 본 발명의 일 실시예에 따르면, 하나의 액티브 패턴(30)에는 상기 제1 방향을 따라 두 개의 제2 게이트 전극들(50)이 형성되기 때문에 하나의 메모리 셀 칼럼에 두 개의 제2 워드 라인들(92)이 형성될 수 있다.
제6 절연막(84)은 제2 워드 라인(92)을 커버하도록 제5 절연막(82) 상에 형성된다. 제6 절연막(84)은 제4 및 제5 절연막들(80, 82)과 실질적으로 동일한 물질을 포함할 수도 있으나, 상이한 물질을 포함할 수도 있다.
제3 워드 라인(94)은 제6 절연막(84) 상에 형성되며, 제3 워드 라인 플러그(95)는 제3 게이트 전극(60)과 접촉하여 제3 워드 라인(94) 및 제3 게이트 전극(60)을 서로 전기적으로 연결한다. 이 경우, 상기 제2 방향으로 배열된 복수의 제3 게이트 전극들(60)과 접촉하여 복수의 제3 워드 라인 플러그들(95)이 형성된다. 제3 워드 라인(94)은 상기 제2 방향을 따라 연장되는 라인 형상을 가질 수 있다. 즉, 하나의 메모리 셀 칼럼에는 하나의 제3 워드 라인(94)이 형성될 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치에서, 비트 라인들(75)은 추가적인 비트 라인 패드들을 형성하지 않고 소스/드레인 영역들(70)에 연결된다.
또한, 제1 게이트 전극(20)은 상기 제2 방향으로 연장되는 라인 형상을 가지므로, 상기 제2 방향으로 배열되는 하나의 메모리 셀 칼럼에서는 하나의 제1 워드 라인 플러그(91)만이 필요하다. 여기서, 제1 워드 라인(90)은 라인 형상을 가질 필요가 없다. 한편, 제2 및 제3 워드 라인들(92, 94)은 라인 형상을 가지기 때문에 상기 제2 방향으로 배열된 하나의 메모리 셀 칼럼에 포함된 각 메모리 셀들의 제2 및 제3 게이트 전극들(50, 60)을 각기 연결할 수 있다.
도 3a 내지 도 3p는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 희생막(110) 및 액티브 층(120)을 형성한다. 반도체 기판(100) 및 액티브 층(120)은 실리콘을 포함할 수 있다. 예를 들면, 반도체 기판(100) 및 액티브 층(120)은 단결정 실리콘으로 형성된다.
희생막(110)은 이후 식각 공정에서 제거되며, 반도체 기판(100) 및 액티브 층(120)에 대하여 식각 선택비를 갖는 물질로 형성된다. 본 발명의 일 실시예에 따르면, 희생막(110)은 에피택시얼 성장(epitaxial growth) 공정으로 형성된 실리콘-게르마늄으로 이루어질 수 있다. 이 겨우, 액티브 층(120) 또한 에피택시얼 성장 공정을 이용하여 형성될 수 있다.
도 3b를 참조하면, 액티브 층(120) 상에 제1 전하 트랩핑막(130) 및 제1 도전막(140)을 형성한다. 구체적으로는, 액티브 층(120) 상에 제1 터널 절연막(131), 제1 전하 저장막(132) 및 제1 차단막(133)이 순차적으로 형성되어 제1 전하 트랩핑막(130)이 형성되며, 제1 차단막(133) 상에는 제1 도전막(140)이 형성된다.
제1 터널 절연막(131)은 액티브 층(120)과 제1 전하 저장막(132)을 서로 전기적으로 절연시키기 위해 형성된다. 제1 터널 절연막(131)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 제1 터널 절연막(131)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 열산화 공정을 이용하여 형성될 수 있다.
제1 전하 저장막(132)은 액티브 층(120) 내에 형성된 채널 영역으로부터 제1 전하 트랩핑막(130)으로 트랩된 전하들을 저장하는 역할을 한다. 제1 전하 저장막(132)은 실리콘 질화물과 같은 질화물이나 폴리실리콘을 사용하여 형성될 수 있다. 제1 전하 저장막(132)은 화학 기상 증착 공정 혹은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정을 통해 형성될 수 있다. 이 경우, 제1 전하 저장막(132)의 구조를 치밀화하여 제1 차단막(133)을 형성하기 위한 후속 공정에서 제1 전하 저장막(132) 상에 원하지 않는 막이 형성되는 것을 방지하기 위하여 열처리 공정을 추가적으로 수행할 수 있다.
제1 차단막(133)은 제1 전하 저장막(132)과 제1 도전막(140)을 서로 전기적으로 절연시킨다. 제1 차단막(133)은 금속 산화물 혹은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 제1 차단막(133)은 화학 기상 증착 공정 혹은 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
제1 도전막(140)은 후속 공정을 통해 제1 게이트 전극(144)(도 3n 참조)으로 패터닝된다. 제1 도전막(140)은 폴리실리콘, 금속 또는 금속 실리사이드를 사용하여 형성될 수 있다. 제1 도전막(140)은 화학 기상 증착 공정, 원자층 증착 공정 또 는 물리 기상 증착(Physical Vapor Deposition; PVD)을 이용하여 형성될 수 있다.
도 3c를 참조하면, 제1 도전막(140) 상에 패드 산화막(150) 및 마스크막(160)을 형성한다. 패드 산화막(150)은 마스크막(160)이 제1 도전막(140)과 직접 접촉하지 않도록 형성되며, 경우에 따라서는 형성되지 않을 수도 있다. 패드 산화막(150)은 산화물로 형성될 수 있다. 마스크막(160)은 제1 도전막(140)을 패터닝하기 위해 형성된다. 마스크막(160)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
도 3d를 참조하면, 마스크막(160) 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 통해 마스크막(160)을 패터닝함으로써, 패드 산화막(150) 상에 마스크 패턴(162)을 형성한다. 상기 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통해 제거될 수 있다.
마스크 패턴(160)을 식각 마스크로 사용하는 식각 공정을 통해 패드 산화막(150), 제1 도전막(140) 및 제1 전하 트랩핑막(130)을 패터닝하여, 액티브 층(120) 상에 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142) 및 패드 산화막 패턴(152)을 형성한다. 여기서, 제1 전하 트랩핑막(130)에 포함된 제1 차단막(133), 제1 전하 저장막(132) 및 제1 터널 절연막(131)을 패터닝함으로써, 액티브 층(120) 상에 순차적으로 형성된 예비 제1 터널 절연막 패턴(136), 예비 제1 전하 저장막 패턴(137) 및 예비 제1 차단막 패턴(138)을 포함하는 예비 제1 전하 트랩핑막 패턴(135)을 형성한다.
마스크 패턴(160)을 식각 마스크로 사용하는 식각 공정을 통해 액티브 층(120) 및 희생막(110)을 패터닝하여 반도체 기판(100) 상에 희생막 패턴(112) 및 액티브 패턴(122)이 형성한다. 이 때, 반도체 기판(100)의 상부도 부분적으로 함께 제거될 수 있다.
도 3e를 참조하면, 희생막 패턴(112), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162)을 충분히 커버하도록 반도체 기판(100) 상에 절연막(도시되지 않음)을 형성한 후, 마스크 패턴(162)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 제1 절연막(170)을 형성한다. 상기 절연막은 실리콘 산화물과 같은 산화물로 형성될 수 있다. 제1 절연막(170)은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 에치 백(etch back) 공정 혹은 이들을 조합한 공정을 통해 형성될 수 있다.
도 3f를 참조하면, 제1 절연막(170)의 일부를 이방성 식각 공정을 통해 제거하여 제1 절연막 패턴(172)을 형성한다. 이 때, 희생막 패턴(112), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162)이 각기 부분적으로 노출된다.
도 3g를 참조하면, 희생막 패턴(112)을 식각하여 제1 스페이스를 형성한다. 희생막 패턴(112)은 식각 용액을 이용하는 습식 식각 공정이나 식각 가스를 사용하는 등방성 플라스마 식각 공정을 통해 제거될 수 있다. 여기서, 상기 식각 용액으로는 실리콘 및 산화물과 실리콘-게르마늄 사이에 높은 식각비를 갖는 식각 용액이 사용될 수 있으며, 상기 등방성 플라스마 식각 공정은 브롬화수소 및 산소의 혼합 가스 분위기 등에서 수행될 수 있다.
도 3h를 참조하면, 반도체 기판(100) 상에 제2 전하 트랩핑막 패턴(195), 제2 게이트 전극(212) 및 제3 전하 트랩핑막 패턴(205)을 순차적으로 형성하어 제1 스페이스(180)를 매립한다. 이러한 공정을 보다 구체적으로 설명하면 다음과 같다.
도 4a 내지 도 4g는 제2 및 제3 전하 트랩핑막 패턴들 및 제2 게이트 전극을 형성하는 공정을 설명하기 위해 도 3g의 II-II' 선을 따라 불휘발성 메모리 장치를 절단한 단면도들이다.
도 4a를 참조하면, 실리콘을 포함하는 반도체 기판(100)의 표면 및 액티브 패턴(122)의 표면을 산화시켜 각각 제2 터널 절연막(191) 및 제3 터널 절연막(201)을 형성한다. 이 때, 제2 및 제3 터널 절연막들(191, 201) 사이에는 제2 스페이스(182)가 형성된다. 본 발명의 일 실시예에 따르면, 제2 터널 절연막(191) 및 제3 터널 절연막(201)은 열산화 공정을 통해 형성된다.
도 4b를 참조하면, 실리콘 질화물과 같은 질화물 또는 폴리실리콘을 제2 및 제3 터널 절연막들(191, 201), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162)이 형성된 반도체 기판(100) 상에 화학 기상 증착 공정 혹은 저압 화학 기상 증착 공정 등을 통해 증착한다. 이에 따라, 제2 터널 절연막(191) 상에 제2 전하 저장막(192)이 형성되고, 제3 터널 절연막(201), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162) 상에 제3 전하 저장막(202)이 형성된다. 이 때, 상기 질화물 혹은 폴리실리콘은 제2 스페이스(182)를 완전히 채우지 않으므로 제2 및 제3 전하 저장막들(192, 202) 사이에는 제3 스페이스(184)가 형성된다.
도 4c를 참조하면, 제2 및 제3 터널 절연막들(191, 201)의 일부와 제2 및 제3 전하 저장막들(192, 202)의 일부를 등방성 식각 공정을 통해 제거하여, 반도체 기판(100) 상에 제2 터널 절연막 패턴(196) 및 제2 전하 저장막 패턴(197)을 형성하고, 액티브 패턴(122) 상에 제3 터널 절연막 패턴(206) 및 제3 전하 저장막 패턴(207)을 형성한다.
도 4d를 참조하면, 실리콘 산화물과 같은 산화물을 제2 및 제3 터널 절연막 패턴들(196, 206), 제2 및 제3 전하 저장막 패턴들(197, 207), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162)이 형성된 반도체 기판(100) 상에 화학 기상 증착 공정을 통해 증착한다. 이에 따라, 반도체 기판(100), 제2 터널 절연막 패턴(196) 및 제2 전하 저장막 패턴(197) 상에 제2 차단막(193)이 형성되고, 제3 전하 저장막 패턴(207), 제3 터널 절연막 패턴(206), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162) 상에 제3 차단막(203)이 형성된다. 이 때, 상기 산화물은 제3 스페이스(184)를 완전히 채우지 않으므로 제2 및 제3 차단막들(193, 203) 사이에는 제4 스페이스(186)가 형성된다.
도 4e를 참조하면, 제2 및 제3 차단막들(193, 203)의 일부를 등방성 식각 공 정을 통해 제거하여, 제2 전하 저장막 패턴(197) 상에 제2 차단막 패턴(198)을 형성하고, 제3 전하 저장막 패턴(207) 상에 제3 차단막 패턴(208)을 형성한다. 그리하여, 제2 터널 절연막 패턴(196), 제2 전하 저장막 패턴(197) 및 제2 차단막 패턴(198)을 포함하는 제2 전하 트랩핑막 패턴(195)이 반도체 기판(100) 상에 형성된다. 또한, 제3 터널 절연막 패턴(206), 제3 전하 저장막 패턴(207) 및 제3 차단막 패턴(208)을 포함하는 제3 전하 트랩핑막 패턴(205)이 액티브 패턴(122) 상에 형성된다.
도 4f를 참조하면, 제2 도전막(210)을 제2 및 제3 전하 트랩핑막 패턴들(195, 205), 액티브 패턴(122), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142), 패드 산화막 패턴(152) 및 마스크 패턴(162)이 형성된 반도체 기판(100) 상에 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성한다. 제2 도전막(210)은 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다. 이 때, 제2 도전막(210)은 제4 스페이스(186)를 충분히 매립하도록 형성된다.
도 4g를 참조하면, 제2 도전막(210)의 일부를 등방성 식각 공정을 통해 제거하여, 제2 및 제3 전하 트랩핑막 패턴들(195, 205) 사이에 제2 게이트 전극(212)을 형성한다.
도 3i를 참조하면, 반도체 기판(100) 상에 제2 절연막 패턴(172)을 형성한다. 구체적으로, 제1 절연막 패턴(170)에 의해 커버되지 않은 반도체 기판(100)의 일부를 충분히 커버하도록 절연막(도시되지 않음)을 형성한 후, 평탄화 공정을 수 행하여 제2 절연막 패턴(172)을 형성한다. 이 때, 제3 전하 트랩핑막 패턴(205)과 후속하여 형성되는 제4 전하 트랩핑막 패턴(225)(도 3k 참조)과 사이의 전기적인 절연을 위하여, 제2 절연막 패턴(172)은 제3 전하 트랩핑막 패턴(205) 보다 높은 높이를 갖도록 형성된다. 제2 절연막 패턴(172)은 제1 절연막 패턴(170)과 동일한 물질로 형성될 수도 있고, 상이한 물질로 형성될 수도 있다.
도 3j를 참조하면, 마스크 패턴(162) 및 패드 산화막 패턴(152)을 제거한다. 이 때, 제1 절연막 패턴(172)이 상부 일부도 함께 제거되어, 예비 제1 게이트 전극(142)과 실질적으로 동일한 높이를 갖게 된다.
도 3k를 참조하면, 액티브 패턴(122)의 측면 상에 제4 전하 트랩핑막 패턴(225)을 형성한다. 본 발명의 일 실시예에 따르면, 두 개의 제4 전하 트랩핑막 패턴들(225)을 액티브 패턴(122)의 양 측면 상에 형성한다. 이러한 공정을 보다 구체적으로 설명하면 다음과 같다.
도 5a 내지 도 5e는 제4 전하 트랩핑막 패턴을 형성하는 방법을 설명하기 위해 도 3j의 IV-IV' 선을 따라 상기 불휘발성 메모리 장치를 절단한 단면도들이다.
도 5a를 참조하면, 실리콘을 포함하는 액티브 패턴(122)의 표면이 산화시켜 제4 터널 절연막(221)을 형성한다. 본 발명의 일 실시예에 따르면, 제4 터널 절연막(221)은 열산화 공정을 통해 형성한다.
도 5b를 참조하면, 제4 전하 저장막(222)을 제2 절연막 패턴(174), 제4 터널 절연막(221), 예비 제1 전하 트랩핑막 패턴(135) 및 예비 제1 게이트 전극(142) 상에 형성한다. 제4 전하 저장막(222)은 실리콘 질화물과 같은 질화물 혹은 폴리실리 콘을 사용하여 형성할 수 있다. 제4 전하 저장막(222)은 화학 기상 증착 공정 혹은 저압 화학 기상 증착 공정 등을 통해 형성할 수 있다.
도 5c를 참조하면, 제4 전하 저장막(222)의 일부 및 제4 터널 절연막(221)의 일부를 등방성 식각 공정을 통해 제거하여, 액티브 패턴(122)의 측면 상에 제4 터널 절연막 패턴(226) 및 제4 전하 저장막 패턴(227)을 형성한다. 이 때, 예비 제1 전하 트랩핑막 패턴(135)과의 전기적인 절연을 위해, 제4 터널 절연막 패턴(226) 및 제4 전하 저장막 패턴(227)은 예비 제1 터널 절연막 패턴(136)보다 낮은 높이를 갖도록 형성된다.
도 5d를 참조하면, 제4 차단막(223)을 제2 절연막 패턴(174), 제4 터널 절연막 패턴(226), 제4 전하 저장막 패턴(227), 예비 제1 전하 트랩핑막 패턴(135) 및 예비 제1 게이트 전극(142) 상에 형성한다. 제4 차단막(223)은 금속 산화물 혹은 실리콘 산화물과 같은 산화물을 사용하는 화학 기상 증착 공정을 통해 형성할 수 있다.
도 5e를 참조하면, 제4 차단막(223)의 일부를 등방성 식각 공정을 통해 제거하여 제4 전하 저장막 패턴(227) 상에 제4 차단막 패턴(228)을 형성한다. 그리하여, 제4 터널 절연막 패턴(226), 제4 전하 저장막 패턴(227) 및 제4 차단막 패턴(228)을 포함하는 제4 전하 트랩핑막 패턴(225)이 액티브 패턴(122)의 측면 상에 형성된다.
도 3l을 참조하면, 제2 절연막 패턴(174) 상에 제4 전하 트랩핑막 패턴(225)과 실질적으로 동일한 높이를 갖도록 제3 게이트 전극(230)을 형성한다. 구체적으 로, 제4 전하 트랩핑막 패턴(225)을 충분히 커버하도록 제2 절연막 패턴(174) 상에 도전막(도시되지 않음)을 형성한다. 상기 도전막은 폴리실리콘, 금속, 금속 실리사이드 등을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 등을 수행함으로써 형성할 수 있다. 이후, 제4 전하 트랩핑막 패턴(225)이 노출될 때까지 상기 도전막이 평탄화함으로써, 제4 전하 트랩핑막 패턴(225) 및 제2 절연막 패턴(174) 상에 제3 게이트 전극(230)을 형성한다. 이 때, 상기 도전막은 화학적 기계적 연마 공정, 에치 백 공정 혹은 이들을 조합한 공정을 통해 평탄화할 수 있다.
도 3m을 참조하면, 제3 절연막 패턴(240)을 제3 게이트 전극(230) 및 제4 전하 트랩핑막 패턴(225) 상에 형성한다. 구체적으로, 제3 게이트 전극(230), 제4 전하 트랩핑막 패턴(225), 예비 제1 전하 트랩핑막 패턴(135), 예비 제1 게이트 전극(142) 및 제1 절연막 패턴(174)을 충분히 커버하도록 절연막(도시되지 않음)을 형성한 후, 예비 제1 게이트 전극(142)의 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 제3 절연막 패턴(240)을 형성한다. 제3 절연막 패턴(240)은 제1 및 제2 절연막 패턴들(170, 172)과 동일한 물질로 형성될 수도 있고, 상이한 물질로 형성될 수도 있다. 이 때, 상기 절연막은 화학적 기계적 연마 공정, 에치 백 공정 혹은 이들을 조합한 공정으로 평탄화할 수 있다.
도 3n을 참조하면, 예비 제1 게이트 전극(142) 및 예비 제1 전하 트랩핑막 패턴(135)을 패터닝하여, 액티브 패턴(122) 상에 복수의 제1 전하 트랩핑막 패턴들(255) 및 복수의 제1 게이트 전극들(144)을 제2 방향으로 형성한다. 이 때, 제3 절연막 패턴(240)의 상부 일부도 제거되어 액티브 패턴(122)과 실질적으로 동일한 높이를 갖게 된다.
구체적으로, 포토레지스트 패턴(도시되지 않음)을 예비 제1 게이트 전극(142) 상에 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 하는 등방성 식각 공정을 통해 예비 제1 게이트 전극(142) 일부를 식각함으로써, 복수 개의 제1 게이트 전극들(144)을 형성한다. 이 때, 제1 게이트 전극들(144)은 상기 제2 방향과 실질적으로 수직한 제1 방향으로 배열된 제3 절연막 패턴들(240) 사이에 형성된 액티브 패턴(122)의 일부 상에만 형성된다. 이 때, 각 제1 게이트 전극들(144)의 상기 제1 방향으로의 폭은 액티브 패턴(122)의 상기 제1 방향으로의 폭보다 작게 형성되고, 또한 각 제1 게이트 전극들(144)의 상기 제2 방향으로의 폭은 제3 절연막 패턴(240)의 상기 제2 방향으로의 폭보다 작게 형성된다.
한편, 상기 제1 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정에 의해 제거하며, 제1 게이트 전극들(144)을 식각 마스크로 하여 예비 제1 전하 트랩핑막 패턴(255)을 식각함으로써, 제1 터널 절연막 패턴(256), 제1 전하 저장막 패턴(257) 및 제1 차단막 패턴(257)을 포함하는 복수 개의 제1 전하 트랩핑막 패턴들(255)을 액티브 패턴(122) 상에 형성한다.
도 3o를 참조하면, 스페이서들(260)을 제1 게이트 전극들(144)의 측벽들 및 제1 전하 트랩핑막 패턴들(255)의 측면들 상에 형성한다. 구체적으로, 제1 게이트 전극들(144) 및 제1 전하 트랩핑막 패턴들(255)을 충분히 커버하도록 액티브 패턴(122) 및 제3 절연막 패턴(240) 상에 화학 기상 증착 공정을 통해 실리콘 질화물과 같은 질화물을 증착한다. 이후, 등방성 식각 공정을 통해 상기 질화물 일부를 제거함으로써, 상기 제1 방향으로 배열된 제3 절연막 패턴들(240)의 사이에 형성된 액티브 패턴(122)의 일부 상에만 스페이서들(260)을 형성할 수 있다.
도 3p를 참조하면, 제1 게이트 전극들(144) 및 스페이서들(260)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 액티브 패턴(122)에 불순물을 주입함으로써, 액티브 패턴(122) 내부에 소스/드레인 영역(270)을 형성한다. 그리하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치가 완성된다.
도 6은 본 발명의 실시예들에 따른 비트 라인을 포함하는 불휘발성 메모리 장치의 사시도이고, 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 제1 워드 라인을 포함하는 불휘발성 메모리 장치의 제조 방법을 설명하기 위해 도 6의 V-V' 선을 따라 상기 불휘발성 메모리 장치를 절단한 단면도들이며, 도 8a 및 도 8b는 본 발명의 일 실시예에 따른 제2 및 제3 워드 라인들을 포함하는 불휘발성 메모리 장치의 제조 방법을 설명하기 위해 도 6의 VI-VI' 선을 따라 상기 불휘발성 메모리 장치를 절단한 단면도들이다.
도 3p 및 도 6을 참조하면, 제1 절연막 패턴(172) 및 소스/드레인 영역(270) 상에 비트 라인들(280)을 형성한다. 각 비트 라인들(280)은 제1 방향으로 연장되도록 형성되며, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 배열된다. 본 발명의 일 실시예에 따르면, 각 비트 라인들(280)은 각 제1 게이트 전극들(144)보다 낮게 형성된다. 비트 라인들(280)은 금속 혹은 금속 실리사이드 등의 도전 물질을 사용하여 형성할 수 있다.
도 7a를 참조하면, 제1 게이트 전극들(144), 제1 전하 트랩핑막 패턴 들(255), 스페이서들(260) 및 비트 라인들(280)이 형성된 액티브 패턴(122) 및 제1 및 제3 절연막 패턴들(172, 240) 상에 제4 절연막(290)을 형성한다. 제4 절연막(290)은 제1 내지 제3 절연막 패턴들(172, 174, 240)과 동일한 물질로 형성할 수도 있고, 상이한 물질로 형성할 수도 있다. 이후, 제4 절연막(290)의 일부, 액티브 패턴(122)의 일부 및 제3 전하 트랩핑막 패턴(205)의 일부를 제거하여, 제2 게이트 전극(212)의 일부를 노출시키는 제1 개구부(300)를 형성한다. 이 때, 상기 제2 방향으로 연장되어 상기 제1 방향으로 배열되는 각 메모리 셀 칼럼에서, 제1 개구부(300)는 제1 게이트 전극들(144) 사이에는 형성되지 않으며, 제2 게이트 전극(212)의 상기 제2 방향을 따른 최외곽 부분만을 노출시키도록 하나만 형성될 수 있다.
도 7b를 참조하면, 제1 개구부(300)를 매립하는 제1 워드 라인 플러그(312) 및 제1 워드 라인(310)을 형성한다. 구체적으로, 금속 혹은 금속 실리사이드 등의 도전 물질(도시되지 않음)을 제1 개구부(300)를 충분히 매립하도록 제4 절연막(290) 상에 형성한다. 이후, 사진 식각 공정을 이용하여 상기 도전 물질 중 제1 개구부(300)에 인접한 부분만을 제외한 나머지 부분을 제거함으로써, 제1 워드 라인 플러그(312) 및 제1 워드 라인(310)을 형성한다. 제1 워드 라인(310)은 후술하는 제2 워드 라인(330) 및 제3 워드 라인(350)과는 달리 라인 형상이 아닌 고립된 형상을 가질 수 있다.
도 8a를 참조하면, 제1 워드 라인(310)을 커버하도록 제4 절연막(290) 상에 제5 절연막(320)을 형성한다. 제5 절연막(320)은 제4 절연막(290)과 동일한 물질로 형성할 수도 있고, 상이한 물질로 형성할 수도 있다. 이후, 제5 절연막(320)의 일부, 제4 절연막(290)의 일부 및 제3 절연막 패턴(240)의 일부를 제거하여, 제3 게이트 전극(230)의 일부를 노출시키는 제2 개구부(도시되지 않음)를 형성한다. 이 때, 상기 제2 개구부는 상기 제2 방향으로 배열된 복수 개의 제3 게이트 전극들(230) 각각을 노출시키도록 복수 개로 형성될 수 있다.
상기 제2 개구부들을 매립하도록 제5 절연막(320) 상에 제2 워드 라인 플러그(332) 및 제2 워드 라인(330)을 형성한다. 구체적으로, 금속 혹은 금속 실리사이드 등의 도전 물질(도시되지 않음)을 상기 제2 개구부들을 충분히 매립하도록 제5 절연막(320) 상에 형성한다. 이후, 사진 식각 공정을 이용하여 상기 도전 물질 중 상기 제2 개구부들에 인접한 부분을 포함하면서 상기 제2 방향을 따라 연장되는 부분만을 제외한 나머지 부분을 제거함으로써, 제2 워드 라인 플러그(332) 및 제2 워드 라인(330)을 형성한다. 제2 워드 라인(330)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 8b를 참조하면, 제2 워드 라인(330)을 커버하도록 제5 절연막(320) 상에 제6 절연막(340)을 형성한다. 제6 절연막(340)은 제4 및 제5 절연막들(290, 320)과 동일한 물질로 형성할 수도 있고, 상이한 물질로 형성할 수도 있다. 이후, 제6 절연막(340)의 일부, 제5 절연막(320)의 일부 및 제4 절연막(290)의 일부를 제거하여, 제1 게이트 전극(144)의 일부를 노출시키는 제3 개구부(도시되지 않음)를 형성한다. 이 때, 상기 제2 방향으로 배열된 복수 개의 제1 게이트 전극들(144) 각각을 노출시키도록 복수의 상기 제3 개구부들이 형성될 수 있다.
상기 제3 개구부들을 매립하도록 제6 절연막(340) 상에 제3 워드 라인 플러그(352) 및 제3 워드 라인(350)을 형성한다. 구체적으로, 금속 혹은 금속 실리사이드 등의 도전 물질(도시되지 않음)을 상기 제3 개구부들을 충분히 매립하도록 제6 절연막(340) 상에 형성한다. 이후, 사진 식각 공정을 이용하여 상기 도전 물질 중 상기 제3 개구부들에 인접한 부분을 포함하면서 상기 제2 방향을 따라 연장되는 부분만을 제외한 나머지 부분을 제거함으로써, 제3 워드 라인 플러그(352) 및 제3 워드 라인(350)을 형성한다. 제3 워드 라인(350)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 그리하여, 본 발명의 일 실시예에 따른 비트 라인 및 워드 라인들을 포함하는 불휘발성 메모리 장치가 완성된다.
전술한 바와 같이 본 발명에 의하면, 불휘발성 메모리 장치는 동일한 액티브 패턴의 상ㆍ하 및 좌ㆍ우에 형성된 네 개의 전하 트랩핑막 패턴들을 포함한다. 이에 따라, 종래 불휘발성 메모리 장치의 경우에는 하나의 메모리 셀에 2 비트 혹은 4 비트의 로직 상태가 저장될 수 있는 것에 비하여 본 발명에 따른 불휘발성 메모리 장치는 8 비트 혹은 16 비트의 로직 상태가 저장될 수 있다. 따라서 단위 소자의 크기를 감소시키지 않고 상기 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 반도체 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴의 일부 상에 형성된 제1 전하 트랩핑막 패턴;
    상기 제1 전하 트랩핑막 패턴 상에 형성된 제1 게이트 전극;
    상기 액티브 패턴의 측면 일부 상에 제1 방향을 따라 형성된 제2 전하 트랩핑막 패턴;
    상기 제1 방향을 따라 상기 제2 전하 트랩핑막 패턴의 측면 상에 형성된 제2 게이트 전극; 및
    상기 액티브 패턴에 형성된 소스/드레인 영역을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 전하 트랩핑막 패턴은 상기 반도체 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 차단막 패턴을 포함하고,
    상기 제2 전하 트랩핑막 패턴은 상기 액티브 패턴의 측면 일부 상에 상기 제1 방향을 따라 순차적으로 형성된 제2 터널 절연막 패턴, 제2 전하 저장막 패턴 및 제2 차단막 패턴을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극은 상기 액티브 패턴의 양 측면 일부들에 상기 제1 방향을 따라 각각 하나씩 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 기판과 상기 액티브 패턴 사이에 순차적으로 형성된 제3 게이트 전극 및 제3 전하 트랩핑막 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 제3 전하 트랩핑막 패턴은 상기 제3 게이트 전극 상에 순차적으로 형성된 제3 차단막 패턴, 제3 전하 저장막 패턴 및 제3 터널 절연막 패턴을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 제1 전하 트랩핑막 패턴은 상기 반도체 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 차단막 패턴을 포함하고,
    상기 제2 전하 트랩핑막 패턴은 상기 액티브 패턴의 측면 일부 상에 상기 제1 방향을 따라 순차적으로 형성된 제2 터널 절연막 패턴, 제2 전하 저장막 패턴 및 제2 차단막 패턴을 포함하며,
    상기 제1 내지 제3 터널 절연막 패턴들 및 제1 내지 제3 차단막 패턴들은 각기 산화물을 포함하고,
    상기 제1 내지 제3 전하 저장막 패턴들은 질화물 또는 폴리실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 일부 상에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 제1 게이트 전극, 상기 제1 전하 트랩핑막 패턴, 상기 제2 게이트 전극 및 상기 제2 전하 트랩핑막 패턴은 각기 복수로 형성되어 상기 제1 방향에 대하여 수직한 제2 방향을 따라 배열되고, 상기 액티브 패턴은 상기 제2 방향으로 연장되는 라인 형상을 가지며,
    상기 제1 게이트 전극들, 상기 제1 전하 트랩핑막 패턴들, 상기 제2 게이트 전극들, 상기 제2 전하 트랩핑막 패턴들 및 상기 액티브 패턴은 하나의 메모리 셀 칼럼을 형성하고,
    상기 메모리 셀 칼럼은 상기 제1 방향을 따라 복수로 형성되어 메모리 셀 어레이를 형성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 각 제1 게이트 전극들의 측벽을 커버하면서 상기 액티브 패턴 일부 상에 형성된 스페이서들을 더 포함하고,
    상기 소스/드레인 영역은 상기 제1 게이트 전극들 및 상기 스페이서들에 의해 커버되지 않은 상기 액티브 패턴의 부분에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 소스/드레인 영역 상에 형성되며 상기 제2 방향을 따라 연장되는 복수의 비트 라인들을 더 포함하는 불휘발성 메모리 장치.
  11. 제8항에 있어서, 상기 각 메모리 셀 칼럼은, 상기 제1 게이트 전극들과 전기적으로 연결되며 상기 제2 방향으로 연장되는 제1 워드 라인, 그리고 상기 제2 게이트 전극들과 전기적으로 연결되며 상기 제2 방향으로 연장되는 제2 워드 라인을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 반도체 기판 상에 액티브 패턴, 예비 제1 전하 트랩핑막 패턴 및 예비 제1 게이트 전극을 형성하는 단계;
    제1 방향을 따라 상기 액티브 패턴의 측면 일부 상에 제2 전하 트랩핑막 패턴을 형성하는 단계;
    상기 제1 방향을 따라 상기 제2 전하 트랩핑막 패턴의 측면 상에 제2 게이트 전극을 형성하는 단계;
    상기 예비 제1 게이트 전극 및 상기 예비 제1 전하 트랩핑막 패턴을 부분적으로 제거하여 상기 액티브 패턴 상에 제1 전하 트랩핑막 패턴 및 제1 게이트 전극을 형성하는 단계; 및
    상기 액티브 패턴에 소스/드레인 영역을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 예비 제1 전하 트랩핑막 패턴을 형성하는 단계는,
    상기 액티브 패턴 상에 예비 제1 터널 절연막 패턴을 형성하는 단계;
    상기 예비 제1 터널 절연막 패턴 상에 예비 제1 전하 저장막 패턴을 형성하는 단계; 및
    상기 예비 제1 전하 저장막 패턴 상에 예비 제1 차단막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제12항에 있어서, 상기 제2 전하 트랩핑막 패턴을 형성하는 단계는,
    상기 액티브 패턴의 표면을 산화시켜 제2 터널 절연막을 형성하는 단계;
    상기 제2 터널 절연막을 커버하도록 상기 반도체 기판 상에 제2 전하 저장막을 형성하는 단계;
    상기 제2 전하 저장막의 일부 및 상기 제2 터널 절연막의 일부를 제거하여, 상기 액티브 패턴의 측면 일부 상에 상기 제1 방향을 따라 제2 터널 절연막 패턴 및 제2 전하 저장막 패턴을 형성하는 단계;
    상기 제2 터널 절연막 패턴 및 상기 제2 전하 저장막 패턴을 커버하도록 상기 반도체 기판 상에 제2 차단막을 형성하는 단계; 및
    상기 제2 차단막의 일부를 제거하여 상기 제2 전하 저장막 패턴의 측면 상에 상기 제1 방향을 따라 제2 차단막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 전하 저장막은 질화물 혹은 폴리실리콘을 사용하여 형성되고,
    상기 제2 차단막은 산화물을 사용하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제14항에 있어서, 상기 제2 전하 저장막의 일부, 상기 제2 터널 절연막의 일 부 및 상기 제2 차단막의 일부는 각각 등방성 식각 공정을 통해 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제1 게이트 전극을 형성하는 단계 이후에,
    상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 반도체 기판 상에 희생막 패턴, 액티브 패턴, 예비 제1 전하 트랩핑막 패턴 및 예비 제1 게이트 전극을 형성하는 단계;
    상기 희생막 패턴을 제거하여 상기 반도체 기판의 상면 일부 및 상기 액티브 패턴의 하면을 노출시키는 제1 스페이스를 형성하는 단계;
    상기 제1 스페이스를 매립하도록 제2 전하 트랩핑막 패턴 및 제2 게이트 전극을 형성하는 단계;
    상기 액티브 패턴의 측면 일부에 제1 방향을 따라 제3 전하 트랩핑막 패턴을 형성하는 단계;
    상기 제3 전하 트랩핑막 패턴의 측면 상에 상기 제1 방향을 따라 제3 게이트 전극을 형성하는 단계;
    상기 예비 제1 게이트 전극의 일부 및 상기 예비 제1 전하 트랩핑막 패턴의 일부를 제거하여 상기 액티브 패턴 상에 제1 전하 트랩핑막 패턴 및 제1 게이트 전 극을 형성하는 단계; 및
    상기 액티브 패턴의 일부에 소스/드레인 영역을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  19. 제18항에 있어서, 상기 희생막 패턴을 제거하는 단계 이전에,
    상기 희생막 패턴, 상기 액티브 패턴, 상기 예비 제1 전하 트랩핑막 패턴 및 상기 예비 제1 게이트 전극을 커버하도록 상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 예비 제1 게이트 전극의 상면이 노출될 때까지 상기 제1 절연막을 평탄화하는 단계;
    상기 제1 절연막의 일부를 제거하여 상기 희생막 패턴의 측면 일부, 상기 액티브 패턴의 측면 일부, 상기 예비 제1 전하 트랩핑막 패턴의 측면 일부 및 상기 예비 제1 게이트 전극의 측벽 일부를 노출시키는 제1 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제18항에 있어서, 상기 예비 제1 전하 트랩핑막 패턴을 형성하는 단계는,
    상기 액티브 패턴 상에 예비 제1 터널 절연막 패턴을 형성하는 단계;
    상기 예비 제1 터널 절연막 패턴 상에 예비 제1 전하 저장막 패턴을 형성하는 단계; 및
    상기 예비 제1 전하 저장막 패턴 상에 예비 제1 차단막 패턴을 형성하는 단 계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 제18항에 있어서, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극을 형성하는 단계는,
    상기 액티브 패턴 하면 상에 제2 터널 절연막 패턴을 형성하는 단계;
    상기 제2 터널 절연막 패턴 상에 제2 전하 저장막 패턴을 형성하는 단계;
    상기 제2 전하 저장막 패턴 상에 제2 차단막 패턴을 형성하는 단계; 및
    상기 제2 차단막 패턴 상에 상기 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제2 터널 절연막 패턴 및 상기 제2 차단막 패턴은 산화물을 사용하여 형성되고, 상기 제2 전하 저장막 패턴은 질화물 혹은 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  23. 제21항에 있어서, 상기 제2 전하 트랩핑막 패턴 형성 시, 제4 터널 절연막 패턴, 제4 전하 저장막 패턴 및 제4 차단막 패턴을 포함하는 제4 전하 트랩핑막 패턴이 상기 반도체 기판 상에 더 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  24. 제23항에 있어서, 상기 제2 전하 트랩핑막 패턴 및 상기 제2 게이트 전극을 형성하는 단계는,
    상기 액티브 패턴의 표면 및 상기 반도체 기판의 표면을 산화시켜 각각 제2 터널 절연막 및 제4 터널 절연막을 형성하는 단계;
    상기 제2 터널 절연막을 커버하는 제2 전하 저장막과, 상기 제4 터널 절연막을 커버하는 제4 전하 저장막을 형성하면서, 상기 제2 및 제4 전하 저장막 사이에 제2 스페이스를 형성하는 단계;
    상기 제2 및 제4 전하 저장막들의 일부들 및 상기 제2 및 제4 터널 절연막들의 일부들을 각각 제거하여, 상기 액티브 패턴의 하면 상에 제2 터널 절연막 패턴 및 제2 전하 저장막 패턴을 형성하고 상기 반도체 기판의 상면 일부 상에 제4 터널 절연막 패턴 및 제4 전하 저장막 패턴을 형성하는 단계;
    상기 제2 전하 저장막 패턴 및 상기 제2 터널 절연막 패턴을 커버하는 제2 차단막과, 상기 제4 전하 저장막 패턴 및 상기 제4 터널 절연막 패턴을 커버하는 제4 차단막을 형성하면서, 상기 제2 및 제4 차단막 사이에 제3 스페이스를 형성하는 단계;
    상기 제2 및 제4 차단막 일부를 제거하여, 상기 제2 전하 저장막 패턴 상에 제2 차단막 패턴을 형성하고 상기 제4 저장막 패턴 상에 제4 차단막 패턴을 형성하는 단계;
    상기 제3 스페이스를 충분히 매립하도록 상기 반도체 기판 상에 도전막을 형성하는 단계; 및
    상기 도전막의 일부를 제거하여 상기 제2 및 제4 차단막 패턴들 사이에 상기 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  25. 제18항에 있어서, 상기 제3 전하 트랩핑막 패턴을 형성하는 단계 이전에,
    상기 희생막 패턴, 상기 제2 게이트 전극, 상기 제2 전하 트랩핑막 패턴 및 상기 액티브 패턴의 일부를 감싸도록 상기 반도체 기판 상에 제2 절연막 패턴을 형성하는 단계를 더 포함하고,
    상기 제3 전하 트랩핑막 패턴 및 상기 제3 게이트 전극은 상기 제2 절연막 패턴 상에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  26. 제18항에 있어서, 상기 제1 게이트 전극을 형성하는 단계 이후에,
    상기 제1 게이트 전극의 측벽을 커버하면서 상기 액티브 패턴 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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