KR100849852B1 - 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법 - Google Patents

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Abstract

비휘발성 반도체 집적 회로 장치가 제공된다. 비휘발성 반도체 집적 회로 장치는 기판 상에 형성된 소자분리영역에 정의된 다수의 활성영역 상에 그 측벽에 열산화막을 가지는 하부구조와 상기 하부구조와 다른 물질로 이루어지며 그 측벽에 열산화막이 없는 도전 패턴과 그 상부에 형성되고 상기 도전 패턴보다 큰 폭의 자기정렬 마스크를 갖는 상부구조로 이루어진 다수의 적층게이트 구조와, 상기 각 적층게이트 양 측벽 하단의 상기 활성영역에 형성된 소오스/드레인 영역들로 이루어진 다수의 트랜지스터들 및 상기 기판 상에 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 포함한다.
비휘발성, 자기 정렬 마스크, 저저항

Description

비휘발성 반도체 집적 회로 장치 및 이의 제조 방법{Nonvolatile semiconductor integrated circuit device and fabrication method thereof}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터 구조를 나타내는 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터 구조를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 등가회로도이다.
도 4는 도 3에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이의 일부 평면도이다.
도 5는 본 발명의 제1 실시예에 따른 트랜지스터 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 트랜지스터 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 7a 및 도 7b는 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 변형예에 따른 셀 어레이의 일부 평면도이다.
도 8은 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 다른 변형 예에 따른 셀 어레이의 단면도이다.
도 9는 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 또 다른 변형예에 따른 셀 어레이의 단면도이다.
도 10a 내지 도 10j는 도 5에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 도 6에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 도 9에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 13은 도 9에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터 구조가 적용되는 NOR형 비휘발성 반도체 집적 회로 장치의 등가회로도이다.
도 15는 도 14에 도시되어 있는 NOR형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역의 일부 평면도이다.
도 16은 본 발명의 제1 실시예에 따른 트랜지스터 구조가 적용된 NOR형 비휘발성 반도체 집적 회로 장치의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 반도체 기판 20: 제1 유전막
30: 전하 저장 플로팅 패턴 32: 제2 유전막
40: 하부 도전 라인 47: 측벽 산화막
60: 절연 몰드 70: 상부 도전 라인
80: 자기 정렬 마스크 90: 콘택
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 비휘발성 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
비휘발성 반도체 집적 회로 장치는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 반도체 집적 회로 장치는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다.
그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 반도체 집적 회로 장치의 대용량화 및 고집적화가 필수적으로 요구되고 있다. 이에 따라, 비휘발성 반도체 집적 회로 장치를 구성하는 메모리 셀 크기의 축소가 급속히 진행되고 있다. 메모리 셀 크기의 축소에 따라, 메모리 셀의 소오스 및/또는 드레인과 접속하기 위한 콘택의 크기 또한 감소하고 있다. 따라서, 콘택 저항이 증가할 뿐만 아니라 콘택 형성 공정의 마진이 현저하게 감소한다.
또, 메모리 셀 크기의 축소에 따라 워드 라인의 폭 또한 점점 감소하여 전기적인 저항이 증가한다. 워드 라인의 전기적인 저항이 증가하면, 읽기 동작시 워드라인의 RC 지연이 증가하여 선택된 셀의 정보를 독출하는데 소요되는 시간, 즉 억 세스 시간이 길어진다. 따라서, 워드라인의 저항을 감소시키기 위하여 폴리실리콘과 금속의 이중층으로 워드라인을 형성하고 있다. 그런데, 금속으로 이루어진 워드 라인은 쉽게 산화되기 때문에 워드 라인 패터닝 이후의 세정 및 손상 복구를 위한 산화 공정을 충분히 수행할 수 없다. 따라서, 식각 부산물이 완전히 제거되지 못하고 손상 회복이 충분하지 못하여 메모리 셀의 신뢰성 특성이 열화된다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정 마진이 증대하고/또는 신뢰성 특성이 향상된 비휘발성 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정 마진이 증대하고/또는 신뢰성 특성이 향상된 비휘발성 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로 장치는 기판 상에 형성된 소자분리영역에 정의된 다수의 활성영역 상에 그 측벽에 열산화막을 가지는 하부구조와 상기 하부구조와 다른 물질로 이루어지며 그 측벽에 열산화막이 없는 도전 패턴과 그 상부에 형성되고 상기 도전 패턴보다 큰 폭의 자기정렬 마스크를 갖는 상부구조로 이루어진 다수의 적층게이트 구조와, 상기 각 적층게이트 양 측벽 하단의 상기 활성영역에 형성된 소오스/드레인 영역들로 이루어진 다수의 트랜지스터들 및 상기 기판 상에 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로 장치의 제조 방법은 기판 상에 소자 분리 영역을 형성하여 다수의 활성 영역을 정의하는 단계, 상기 다수의 활성 영역 상에 트랜지스터 적층 게이트 구조의 하부 구조를 형성하는 단계, 상기 하부 구조의 측벽에 열산화막을 형성하는 단계, 상기 측벽에 열산화막을 가지는 하부 구조에 의해 노출된 상기 활성 영역에 소오스/드레인 영역을 형성하는 단계 및 상기 하부 구조 상에 도전 패턴과 상기 도전 패턴 상부에 상기 도전 패턴보다 큰 폭의 자기 정렬 마스크를 갖는 상부 구조를 형성하여 상기 적층 게이트 구조를 완성하고 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터의 단면도이다.
도 1을 참조하면, 기판(10)에 2개 이상의 트랜지스터가 형성된다. 각 트랜지스터는 메모리 셀을 구성하는 메모리 트랜지스터 또는 스트링을 선택하기 위한 선택 트랜지스터일 수 있다. 각 트랜지스터는 소오스 및 드레인 영역(55) 상에 형성된 절연막(60)과 소오스 및 드레인 영역(55) 사이의 채널 영역 상에 형성된 하부 구조(45)와 상부 구조(85)로 이루어진 적층 게이트 구조를 포함한다.
하부 구조(45)는 사진 식각 공정을 통해 만들어진다. 하부 구조(45)는 제1 유전막(20), 전하 저장 플로팅 패턴(30), 제2 유전막(32) 및 도전 패턴(40)을 포함한다.
상부 구조(85)는 도전 패턴(70)과 자기 정렬 마스크(80)를 포함한다. 자기 정렬 마스크(80)의 폭은 도전 패턴(70)의 폭보다 크다. 또, 자기 정렬 마스크(80)의 폭은 하부구조(45)의 피치보다 작다. 하부구조(45)의 피치는 하부구조(45)의 폭과 인접한 하부구조(45)들 사이의 간격을 합한 길이라 할 수 있다. 자기 정렬 마스크(80)는 상면이 절연막(60)의 상면과 실질적으로 평탄하다. 하부 구조(45)의 측벽에는 산화막(47)이 형성되어 있는 반면 상부 구조(85)의 측벽에는 산화막이 없다. 이에 대해서는 제조 공정 설명시 상술한다.
절연막(60)은 소오스 및 드레인 영역(55) 상면의 매립부(62), 매립부 상면의 몰드부(64) 및 확장 몰드부(66)을 포함한다. 매립부(62)는 하부 구조(45) 들 사이 스페이스를 매립한다. 몰드부(64)는 도전 패턴(40)의 측벽 프로파일에 자기 정렬되어 도전 패턴(40)을 노출시키는 측벽을 구비한다. 확장 몰드부(66)는 몰드부(64)보다 넓은 폭의 개구부를 정의한다. 따라서, 절연막(60)의 하부 구조(45)들 사이에서의 폭이 자기 정렬 마스크(80) 사이에서의 폭보다 크다.
기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용할 수도 있다.
제1 유전막(20)은 전자의 터널링에 적합한 물질과 두께로 이루어질 수 있다. 제1 유전막(20)은 SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
전하 저장 플로팅 패턴(30)은 제1 유전막(20)을 터널링한 전자들이 저장되는 영역이다. 형성하고자 하는 비휘발성 반도체 집적 회로가 플로팅 게이트형인 경우에는 전하 저장 플로팅 패턴(30)은 불순물이 도우프된 폴리실리콘으로 이루어질 수 있다. 한편, 형성하고자 하는 비휘발성 반도체 집적 회로가 MONOS(Metal Oxide Nitride Oxide Semiconductor) 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor)와 같이 플로팅 트랩형인 경우에는 전하 저장 플로팅 패턴(30)은 전자의 트랩이 가능한 물질, 예컨대 SiN 등으로 이루어질 수 있다. 플로팅 트랩형이 경우에는 비도전성을 띄며, 도면에 도시되어 있는 것보다 낮게 형성될 수 있다.
제2 유전막(32)은 게이트간 절연막으로 전하 저장 플로팅 패턴(30)에 저장된 전하가 워드 라인(75)으로 이동하는 것을 차단한다. 제2 유전막(32)은 SiO2, ONO, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
하부 구조(45)의 도전 패턴(40)과 상부 구조(85)의 도전 패턴(70)은 차례대로 적층되어 워드 라인(75)을 구성할 수 있다. 도전 패턴(70)/도전 패턴(45) 구조는 금속을 함유한 막/불순물이 도우프된 다결정 실리콘막으로 이루어질 수 있다. 즉, 하부 구조(45)의 도전 패턴(40)보다 상부 구조(85)의 도전 패턴(70)이 저저항의 물질로 이루어진 적층 구조가 보다 효과적으로 본 발명에 적용될 수 있다.
금속을 함유한 막으로는 W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti, WN, TiN, TaN, TaCN, MoN, WSix, CoSix, NiSix 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
산화막(47)은 절연막(60) 형성 전에, 하부 구조(45)의 패터닝 공정시 생성된 격자 손상 및 불필요한 트랩 사이트의 제거를 위한 산화 공정에 의해 생성된 것이다. 즉, 상부 구조(85)의 도전 패턴(70)은 산화 공정에 노출되지 않는다. 따라서, 도전 패턴(70)을 저저항 특성을 가지나 산화 공정에 취약한 금속을 함유한 물질을 사용하여 자유롭게 형성할 수 있다.
소오스/드레인 영역(55)은 산화막(47)에 자기 정렬되어 기판 내에 형성된 것으로 n형 불순물, 예컨데 인, 비소 또는 안티몬 등을 메모리 셀 간에 펀치 스루우가 발생하지 않을 정도의 농도로 주입하여 형성한 것일 수 있다.
소오스/드레인 영역(55)은 인접하는 트랜지스터에 의해 공유되며 공유된 소오스/드레인 영역(55)에 접촉하는 콘택 홀(90)이 형성되어 있다. 자기 정렬 콘택 마스크(80)가 존재하기 때문에 콘택 홀(90)을 정의하는 포토레지스트 패턴(PR)을 종래에 비해 디자인 룰에 제한받지 않고 형성할 수 있다. 따라서, 콘택 홀(90)의 바닥(90B) 크기보다 상면 개구부(90T)의 크기가 크다. 그리고 상면 개구부(90T)의 크기가 하부 구조(45)들 사이의 스페이스보다 클 수 있다. 또, 포토레지스트 패턴(PR)이 미스얼라인되어 형성되더라도 콘택 홀(90)이 하부 구조(45)들 사이의 중앙에 정렬될 수 있다.
도 2는 본 발명의 제2 실시예에 따른 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터의 단면도이다. 제1 실시예와 동일 구성요소에 대해서는 동일 참조부호를 사용하였으며 이에 대한 설명은 생략한다.
제1 실시예와 다른 점은 상부 구조(85)의 도전 패턴(70')의 폭이 하부 구조(45)의 도전 패턴(40)의 폭보다 넓다는 것이다. 따라서, 워드 라인(75') 저항을 보다 효과적으로 낮출 수 있다.
이하에서는 도 1 및 도 2에 도시되어 있는 본 발명의 실시예들에 따른 트랜 지스터 구조가 NAND형 비휘발성 반도체 집적 회로 장치에 적용되어 구현된 경우를 예시한다.
도 3은 본 발명의 실시예들에 따른 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 등가회로도이다.
도 4는 도 3에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역의 일부 평면도이다.
도 3 및 도 4를 참조하면, NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역(A)에는 다수의 셀 블록(Cell_Block) 들이 반복하여 배열된다. 각 셀 블록(Cell_Block)마다 복수의 활성 영역(AR)이 배열되고, 활성 영역(AR)과 수직하게 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열된다. 비트 라인(BL)과 워드 라인(WL)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC0~MCm-1ｘn-1)이 정의되고, 비트 라인(BL)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC0~MCm-1ｘn-1) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성한다. 비트 라인(BL)별로 각 셀 블록(Cell_Block)마다 형성된 스트링이 병렬로 연결된다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인(55)이 비트 라인 콘택(BLC)을 통해 비트 라인(BL)과 연결된다. 접지 선택 트랜지스터(GST)의 소오스(55)는 공통 소오스 라인(CSL)에 연결된다. 주변 회로 영역(B)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D)등이 배열된다.
도 5는 도 4의 I-I' 선을 따라 절단되고, 본 발명의 제1 실시예에 따른 트랜지스터 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 5를 참고하면, 기판(10)에 형성된 얕은 트렌치 소자 분리 영역에 의해 다수의 활성 영역(AR)이 정의된다. 기판(10)에는 셀 어레이 영역과 주변 회로 영역에 형성되는 트랜지스터들의 특성이 최적화되도록 하기 위한 웰들(미도시)이 형성되어 있을 수 있다. 예를 들어, 셀 어레이 영역에는 포켓형 p웰이 형성되고 주변 회로 영역에는 n 웰 및 p웰이 각각 형성되어 있을 수 있다.
각 활성 영역(AR)에는 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터(MC0~MCm-1) 및 접지 선택 트랜지스터(GST)가 서로 소오스/드레인 영역(55)을 공유하는 형태로 직렬로 연결되어 스트링(S)을 구성한다. 그리고 스트링(S)은 비트라인콘택(BLC)을 통해 비트 라인(BL)에 연결된다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에, 메모리 셀 트랜지스터(MC0~MCm-1)은 각 워드 라인(WL0~WLm -1)에, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 각각 커플링된다.
다수의 메모리 셀 트랜지스터(MC0~MCm -1), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 모두 도 1의 실시예에서 설명한 바와 같이, 소오스 및 드레인 영역(55) 상의 절연막(60)과 소오스 및 드레인 영역(55) 사이의 채널 영역 상에 형성된 하부 구조(45)와 상부 구조(85)를 구비하는 적층 게이트 구조를 포함한다.
하부 구조(45)는 사진 식각 공정을 통해 만들어진다. 다수의 메모리 셀 트랜지스터(MC0~MCm-1)의 하부 구조(45)는 제1 유전막(20), 전하 저장 플로팅 패턴(30), 제2 유전막(32) 및 도전 패턴(40)을 포함한다. 선택 트랜지스터(SST, GST)의 하부 구조(45)에서는 제2 유전막(32)이 일부 또는 전부 제거되어 전하 저장 플로팅 패턴(30)과 도전 패턴(40)이 접촉한다.
상부 구조(85)는 도전 패턴(70)과 자기 정렬 마스크(80)를 포함한다. 자기 정렬 마스크(80)의 폭은 도전 패턴(70)의 폭보다 크다. 또, 자기 정렬 마스크(80)의 폭은 하부구조(45)의 피치보다 작다. 하부구조(45)의 피치는 하부구조(45)의 폭과 인접한 하부구조(45)들 사이의 간격을 합한 길이라 할 수 있다. 자기 정렬 마스크(80)는 상면이 절연막(60)의 상면과 실질적으로 평탄하다. 하부 구조(45)의 측벽에는 산화막(47)이 형성되어 있는 반면 상부 구조(85)의 측벽에는 산화막이 없다. 이에 대해서는 제조 공정 설명시 상술한다.
절연막(60)은 소오스 및 드레인 영역(55) 상면의 매립부(62), 매립부 상면의 몰드부(64) 및 확장 몰드부(66)을 포함한다. 매립부(62)는 하부 구조(45) 들 사이 스페이스를 매립한다. 몰드부(64)는 도전 패턴(40)의 측벽 프로파일에 자기 정렬되어 도전 패턴(40)을 노출시키는 측벽을 구비한다. 확장 몰드부(66)는 몰드부(64)보 다 넓은 폭의 개구부를 정의한다. 따라서, 절연막(60)의 하부 구조(45)들 사이에서의 폭이 자기 정렬 마스크(80) 사이에서의 폭보다 크다.
매립 적층 구조(85) 및 패터닝 적층 구조(45)의 각 구성요소 및 이들의 재질, 형상 등은 도 1을 참조하여 설명한 실시예와 실질적으로 동일하므로 그에 대해서는 설명을 생략한다.
접지 선택 트랜지스터(GST)의 소오스와 접속하는 공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)의 적층 구조(45 & 85)의 폭보다 넓은 자기 정렬 콘택 마스크(80)로 인해 공통 소오스 라인(CSL)의 상부의 폭(W_CSLT)이 접지 선택 트랜지스터(GST) 하부 구조(45)들 사이의 스페이스에 제한받지 않을 뿐만 아니라 접지 선택 트랜지스터(GST)의 하부 구조(45)들 사이의 중앙에 자기 정렬 형성된다. 따라서, 공통 소오스 라인(CSL)의 폭을 증가시켜 저항을 감소시킬 수 있으며, 제조 공정 마진도 증대시킬 수 있다.
또, 스트링 선택 트랜지스터(SST)의 드레인과 접속하는 비트 라인 콘택(BLC) 또한 스트링 선택 트랜지스터(SST) 워드 라인(75)의 폭보다 넓은 자기 정렬 콘택 마스크(80)로 인해 비트 라인 콘택(BLC)의 상부의 폭(W_BLCT)이 스트링 선택 트랜지스터(SST) 하부 구조(45)들 사이의 스페이스에 제한받지 않을 뿐만 아니라 스트링 선택 트랜지스터(SST)의 하부 구조(45)들 사이의 중앙에 자기 정렬 형성된다. 따라서, 비트 라인 콘택(BLC)의 폭을 증가시켜 저항을 감소시킬 수 있으며, 제조 공정 마진도 증대시킬 수 있다.
미설명부호 95는 층간 절연막을 나타낸다.
도 6은 본 발명의 제2 실시예에 따른 트랜지스터 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 6을 참조하면, 도 5에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치와 달린 상부 구조(85)의 도전 패턴(70')의 폭이 하부 구조(45)의 도전 패턴(40)의 폭보다 넓다는 것이다. 따라서, 워드 라인(75') 저항을 보다 효과적으로 낮출 수 있다.
도 7a 및 도 7b는 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 변형예에 따른 셀 어레이의 평면도이다.
자기 정렬 콘택 마스크(80)의 존재로 인해 비트라인콘택(BLC)의 폭을 용이하게 증가시킬 수 있는 점을 활용하여 비트라인콘택(BLC)의 배열 및 크기를 용이하게 변형시킬 수 있다. 도 7a에 도시되어 있는 바와 같이, 비트라인콘택(BLC)는 Y축 방향 일측만이 자기 정렬 콘택 마스크(80)에 정렬된다. 홀수번째 활성 영역(AR_odd)과 짝수번째 활성 영역(Ar_even)에 형성되는 비트라인콘택(BLC)의 단락을 방지하기 위하여 지그재그로 배열할 수 있다. 또, 도 7b에 도시되어 있는 바와 같이, 비트라인콘택(BLC)이 활성 영역(AR)과 인접 소자 분리 영역에 걸쳐서 형성될 수 있다. 따라서, 셀 디자인 룰의 감소에 따라 점차 작아지고 있는 비트라인콘택(BLC)을 보다 용이하게 형성할 수 있으며, 인접한 비트라인콘택(BLC)이 브리지(bridge) 형태로 붙는 현상을 방지할 수 있다.
도 8은 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 다른 변형 예에 따른 셀 어레이의 단면도이다.
도 5와 달리, 절연막(60) 및 자기 정렬 콘택 마스크(80) 상에 공통 소오스 라인(CSL) 형성용 층간 절연막(92)을 더 포함한다. 층간 절연막(92)의 두께에 따라 층간 절연막(92) 및 절연막(60)을 관통하여 형성되는 공통 소오스 라인(CSL)의 높이를 용이하게 조절할 수 있다. 또, 공통 소오스 라인(CSL)의 상부 폭(W_CSLT) 을 보다 용이하게 증대시킬 수 있다. 기타 나머지 구성 요소는 도 5를 참조하여 설명한 NAND형 비휘발성 반도체 집적 회로 장치와 실질적으로 동일하므로 설명을 생략한다.
도 9는 도 5에 도시된 NAND형 비휘발성 반도체 집적 회로 장치의 또 다른 변형예에 따른 셀 어레이의 단면도이다.
도 5와 달리, 스트링 선택 트랜지스터(SST) 및/또는 접지 선택 트랜지스터(GST)의 하부 구조(45)와 메모리 셀 트랜지스터들(MC0~MCm -1)의 하부 구조(45)에서 제1 유전막의 두께가 다르다. 구체적으로, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 터널 절연막인 제1 유전막(20b)이 메모리 셀 트랜지스터들(MC0~MCm-1)의 터널 절연막인 제1 유전막(20a)보다 얇다. 도면에서는 선택 트랜지스터들(SST, GST)의 제1 유전막(20b)이 전체에 걸쳐 메모리 셀 트랜지스터들(MC0~MCm -1)의 제1 유전막(20a)보다 얇은 것으로 도시되어 있으나, 중앙부분만이 얇을수도 있다. (도 13 참조)
선택 트랜지스터들(SST, GST)의 제1 유전막(20b)을 얇게 형성하면 단채널 효과에 대한 내압이 증대한다. 따라서, 비선택 메모리 셀의 소프트 프로그램을 방지하기 위한 셀프 부스팅(Self boosting)동작 시에 채널에 인가되는 부스팅 전하가 누출되어 상승된 채널 전압이 떨어져서 비선택된 셀이 프로그램되는 프로그램 교란(program disturbance)이 방지된다.
마찬가지로, 선택 트랜지스터들(SST, GST)의 채널 길이가 메모리 셀 트랜지스터들(MC0~MCm-1)의 채널 길이보다 길게 형성하는 것이 누설전류로 인한 프로그램 교란을 효과적으로 방지할 수 있다. 따라서, 도 9에 도시되어 있는 바와 같이 선택 트랜지스터들(SST, GST)의 하부 구조(45)의 폭이 메모리 셀 트랜지스터들(MC0~MCm -1)의 하부 구조(45)의 폭보다 클 수 있다. 나아가, 선택 트랜지스터들(SST, GST)의 하부 구조(45)의 폭이 재산화 공정시 발생하는 버즈빅 길이의 2배 이상이고, 메모리 셀 트랜지스터들(MC0~MCm -1)의 하부 구조(45)의 폭이 버즈빅 길이의 2배 이하인 경우 서로 다른 두께의 제1 유전막을 용이하게 형성할 수 있도록 한다. 이에 대해서는 도 13을 참고하여 상술한다.
기타 나머지 구성 요소는 도 5를 참조하여 설명한 NAND형 비휘발성 반도체 집적 회로 장치와 실질적으로 동일하므로 설명을 생략한다.
도 7 내지 도 9에 도시되어 있는 변형예들은 도 6에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치에도 동일하게 변형되어 적용될 수 있으며, 이에 대한 설명은 중복을 피하기 위하여 생략한다.
이하 도 10a 내지 도 10j를 참조하여 도 5에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 예시적인 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또, 앞의 구조에서 설명한 각 구성요소들의 크기, 형상, 재질 등에 대해서는 설명의 중복을 피하기 위하여 생략한다.
도 10a와 도 10b에는 이해의 편의를 위하여 셀 어레이의 Y축 방향 단면과 X축 방향 단면을 동시에 도시하였다. 반도체 기판 기판(10)에 패드 산화막(18) 및 트렌치 마스크(19)를 형성한다. 이어서 트렌치 마스크(19)를 식각마스크로 사용하여 패드 산화막(18) 및 기판(10)을 식각하여 트렌치를 형성한다. 이어서, 트렌치를 절연물로 매립한 후 평탄화하여 소자 분리 영역(15)을 완성하여 활성 영역(AR)을 정의한다.
도 10b를 참조하면, 트렌치 마스크 패턴(19)과 패드 산화막(18)을 제거한다. 이어서, 터널링 절연막인 제1 유전막과 불순물이 도우프된 폴리실리콘막을 형성한 후 패터닝하여 활성 영역과 동일한 패턴으로 분리된 프리(pre) 전하 저장용 플로팅 패턴(29)으로 형성한 후, 제2 유전막(32)을 기판(10) 전면에 형성한다.
도 10c를 참조하면, 제2 유전막(40)이 형성된 기판 전면에 도전막을 형성하고, 그 위에 하부 도전 라인을 형성하기 위한 희생 하드 마스크(42)을 형성한다. 희생 하드 마스크(42)를 식각마스크로 사용하여 도전막과 하부의 제2 유전막(32), 프리 전하 저장용 플로팅 패턴(29), 제1 유전막(20)을 식각하여 하부 구조(45)를 형성한다. 하부 도전(45)의 도전 패턴(40)은 불순물이 도우프된 다결정 실리콘막으로 형성할 수 있다. 여기에서 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST)의 영역에 형성된 제 2 유전막(32)은 부분, 또는 전부가 선택적으로 제거되어 전하 저장 플로팅 패턴(30)과 도전 패턴(40)은 연결될 수 있다.
도 10d를 참조하면, 하부 구조(45) 식각후 잔류하는 유기 오염물 및 입자들을 충분히 제거하기 위한 세정 공정을 실시한다. 세정 공정에 노출되는 도전 패턴(40)이 금속으로 이루어져 있지 않기 때문에 암모니아수(NH4OH), 과산화수소수(H2O2), 황산(H2SO4) 등을 이용하여 충분한 세정을 실시할 수 있다. 세정 후, 산화 공정을 실시하여 도전 패턴(40), 제2 유전막(32), 전하 저장 플로팅 패턴(30) 및 제1 유전막(20)의 패터닝 공정시 생성된 격자 손상 및 불필요한 트랩 사이트를 제거한다. 산화 공정에 노출되는 도전 패턴(40)이 금속으로 이루어져 있기 때문에 산화 공정의 공정 조건에 제한을 받지 않고 충분한 산화를 실시할 수 있다. 산화 공정은 H2O를 산화가스로 사용하는 퍼니스 산화 공정, 산소 라디칼을 사용하는 산화 공정, 산소 플라즈마를 사용하는 플라즈마 산화 공정 등이 적용될 수 있다. 각 산화 공정에는 수소 가스, 수소 라디칼, 수소 플라즈마 등을 함께 사용할 수 있다. 산화 공정을 통해 산화막 (47)이 형성된다.
계속해서, 산화막(47)이 형성된 기판 전면에 이온 주입을 하여 소오스/드레인 영역(55)을 형성한다. 소오스/드레인 영역(55)은 N형 불순물, 예컨대 인, 비소, 안티몬 등을 이온주입하여 형성한다. 소오스/드레인 영역(55)은 고집적화되어 작은 디자인 룰로 형성된 메모리 셀 트랜지스터(MC0~MCm -1)에서 펀치 스루우가 발생되지 않을 정도의 낮은 농도의 소오스/드레인(Lightly Doped Drain) 영역(55)으로 형성한다.
도 10e를 참조하면, 절연막을 형성한 후 희생 하드 마스크(42)의 상면을 평탄화 종료점으로 하여 평탄화한다. 이어서, 희생 하드 마스크(42)를 제거한다. 그 결과 하부 구조(45)들 사이를 매립하며 희생 하드 마스크(42)가 제거된 개구부(55)를 포함하는 절연막(50)이 형성된다. 희생 하드 마스크(42)의 선택적인 제거가 용이하도록 하기 위하여 희생 하드 마스크(42)는 질화막계 물질로 절연막(50)는 산화막계 물질로 형성할 수 있다. 질화막계 물질로는 SiN, SiON 등을 산화막계 물질로는 PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), HDP(High Density Plasma), HSQ(Hydrogen Siles Quioxane) 등이 사용될 수 있으나, 이에 제한되는 것은 아니다. 희생 하드 마스크(42)가 질화막계 물질로 이루어진 경우 희생 하드 마스크(42)의 제거는 인산 계열의 식각액을 사용하여 실시할 수 있으나, 이에 제한되는 것은 아니다.
도 10f를 참조하면, 희생 하드 마스크(43)가 제거된 영역을 매립하는 금속을 형성한 후, 절연막(50)의 상면보다 낮은 높이가 되도록 에치백하여 도전 패턴(70)을 형성한다. 도전 패턴(70)은 저저항 특성을 가지나 산화 공정에 취약한 금속을 함유한 물질, 즉 금속, 금속 장벽 물질 또는 금속 실리사이드를 사용하여 자유롭게 형성할 수 있다. 도전 패턴은(70)은 절연막(50)의 개구부(57)에 의해 노출된다.
도 10g를 참조하면, 도전 패턴(70)을 노출시키는 절연막(50)의 개구부(57)를 확장하여 확장 개구부(57a)를 구비하는 최종 절연막(60)을 형성한다. 개구부(57)의 확장은 등방성 습식 식각 또는 등방성 건식 식각 등을 사용하여 진행할 수 있다. 예를 들어 습식 식각은 불산계 식각액, NH4F, HF 및 초순수가 혼합된 완충 산화 식각액등을 사용할 수 있으며, 등방성 건식 식각은 SF6 또는 NF3 가스를 사용하며 상대적으로 낮은 파워 및 낮은 압력을 사용하는 반응성 이온 식각 방법 등을 사용하여 진행될 수 있으나, 이에 제한되는 것은 아니며 선택적인 확장이 가능한 방법이라면 어느 방법이라도 적용가능하다. 확장 개구부(57a)의 폭은 하부 구조(45)의 피치보다 작도록 형성한다.
그 결과 매립부(62), 몰드부(64) 및 확장부(66)로 이루어진 최종 절연 막(60)이 완성된다. 등방성 식각을 사용하므로 최종 절연막(60)의 높이는 초기 절연막(50)의 높이보다 약간 낮을 수 있다. 매립부(62)는 하부 구조(45)들 사이를 매립하고 이들을 둘러싼다. 몰드부(64)는 도전 패턴(40)의 측벽 프로파일에 자기 정렬되어 도전 패턴(40)을 노출시키는 개구부(도 10e의 55)를 정의한다. 몰드부(54)의 개구부(도 10e의 55)에 도전 패턴(70)이 형성된다. 확장 몰드부(66)은 몰드부(64)의 개구부보다 넓은 폭의 개구부(57a)를 정의한다.
도 10h를 참조하면, 확장 몰드부(66)의 개구부(57a)에 자기 정렬 마스크(80)를 형성한다. 자기 정렬 마스크(80)는 후속의 공통 소오스 라인(CSL) 및 비트 라인 콘택(BLC) 형성시 자기 정렬 마스크로 기능한다. 따라서, 자기 정렬 마스크 (80)는 콘택 형성시 절연막(60)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들면, 자기 정렬 마스크(80)는 SiN, SiON 등의 질화막계 물질로 형성할 수 있다. 확장 몰드부(66)의 개구부(57a)를 채우는 자기 정렬 마스크(80)의 상면은 절연막(60)의 상면과 실질적으로 평탄하도록 형성하는 것이 후속의 콘택 형성 공정에 유리하다.
도 10i를 참조하면, 공통 소오스 라인(CSL)을 형성하기 위한 포토레지스트 패턴(PR)을 형성한 후, 절연막(60)를 식각하여 접지 선택 트랜지스터(GST)의 소오스 영역(55)을 노출시키는 콘택홀(90)을 형성한다. 콘택홀(90)의 형성은 자기 정렬 마스크(80)에 대한 절연막(60)의 식각 선택비가 큰 식각 공정을 사용하여 실시한다. 예를 들어, CxFy, CxHyFz 계열의 식각 가스를 사용하는 건식 식각으로 진행할 수 있다. 콘택홀(90)을 도전물질로 매립한 후 평탄화하여 공통 소오스 라인(CSL)을 완성한다. 공통 소오스 라인(CSL)은 불순물이 도우프된 다결정 실리콘, 텅스텐, 텅스텐과 장벽금속막의 적층막등으로 형성할 수 있다. 공통 소오스 라인(CSL)의 높이와 폭을 더 크게 조절해야 할 필요가 있을 경우에는 절연막(60) 상에 도 8에 도시되어 있는 바와 같은 층간 절연막(92)을 더 형성할 수도 있다. 자기 정렬 콘택 마스크(80)가 형성되어 있으므로, 공통 소오스 라인(CSL)의 바닥 폭(W_CSLB)보다 상단부의 폭(W_CSLT)보다 크도록 하여 공통 소오스 라인(CSL)의 저항을 감소시킬 수 있으며, 공통 소오스 라인(CSL)을 형성하기 위한 포토레지스트 패턴의 미스얼라인이 발생하더라도 공통 소오스 라인(CSL)이 접지 선택 트랜지스터(GST)의 하부 구조 (45)들 사이의 중앙에 정렬될 수 있다.
도 10j를 참조하면, 절연막(60) 상에 층간 절연막(95)을 형성한 후, 층간 절연막(95) 및 절연막(60)을 식각하여 스트링 선택 트랜지스터(SST)의 드레인 영역(55)을 노출시키는 콘택홀(97)을 형성한다. 콘택홀(97)을 도전물질로 매립한 후 평탄화하여 비트 라인 콘택(BLC)을 완성한다. 비트 라인 콘택(BLC)는 불순물이 도우프된 폴리실리콘, 텅스텐, 텅스텐과 장벽금속막의 적층막 등으로 형성할 수 있다. 공통 소오스 라인(CSL)과 마찬가지로 비트 라인 콘택(BLC)의 바닥 폭(W_BLCB)보다 상단부의 폭(W_BLCT)이 크도록 하여 비트 라인 콘택(BLC)의 저항을 감소시킬 수 있으며, 비트 라인 콘택(BLC)을 형성하기 위한 포토레지스트 패턴의 미스얼라인이 발생하더라도 비트 라인 콘택(BLC)이 스트링 선택 트랜지스터(SST)의 하부 구조(45)들 사이의 중앙에 정렬될 수 있다.
도 11a 및 도 11b는 본 발명의 제2 실시예에 따른 트랜지스터 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 희생 하드 마스크(42)의 제거 공정까지는 도 10a 내지 도 10e를 참조하여 설명한 바와 같이 동일하게 실시한다.
이어서, 도 11a에 도시되어 있는 바와 같이, 등방성 습식 식각 또는 등방성 건식 식각 등을 사용하여 희생 하드 마스크가 제거된 개구부(55)를 확장한다.
계속해서 도 11b에 도시되어 있는 바와 같이, 확장된 개구부(55a)의 일부를 매립하는 도전 패턴(70')을 형성한다. 따라서, 도전 패턴(70')의 폭을 레이아웃에서 정의된 워드 라인 또는 선택 라인(도 4의 WL, SSL, GSL)의 폭보다 넓어지도록 할 수 있다. 따라서, 워드 라인 또는 선택 라인(도 4의 WL, SSL, GSL)의 디자인 룰이 작아짐에 따라 생성되는 사진 식각 공정의 한계를 극복할 수 있으며, 도전 패턴(70')의 폭이 넓어지므로 저항을 보다 효과적으로 낮출 수 있다.
계속해서, 도전 패턴(70')을 노출시키는 개구부(55a)를 확장하여 확장된 개구부(59a)를 구비하는 최종 절연막(60')을 형성한다.
이후 공정은 도 10g 내지 도 10j를 참조하여 설명한 공정과 실질적으로 동일한 공정을 실시하여 진행할 수 있다.
도 12는 도 9에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 12를 참조하면, 기판 전면에 1차 열산화 공정을 실시한 후, 메모리 셀 영역(MCR)에만 남도록 패터닝한 후, 2차 열산화 공정을 실시하여 메모리 셀 영역(MCR)에 제1 두께의 제1 유전막(20a)을 선택 트랜지스터 영역(STR)에는 제2 두께의 제1 유전막(20b)을 형성한다. 이후 공정은 도 10a 내지 도 10j를 참조하여 설명한 공정과 실질적으로 동일하게 진행될 수 있으므로 이에 대한 설명은 생략한다.
도 13은 도 9에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
먼저, 도 10a 내지 도 10c를 참조하여 설명한 하부 구조(45)를 형성하는 단계까지는 동일하게 실시한다. 다만 도 11에 도시되어 있는 바와 같이, 메모리 셀 (MC0~MCm-1)의 하부 구조(45)의 폭이 재산화 공정시 발생하는 버즈빅 길이의 2 배 이하가 되도록 하고, 선택 트랜지스터(GST, SST)의 하부 구조(45)의 폭이 버즈빅 길이의 2배 이상이 되도록 형성한다는 점에 있어서만 차이가 있다.
이후, 도 13에 도시되어 있는 바와 같이 세정 공정을 실시한 후, 하부 구조(45) 형성시 생성된 격자 손상 및 불필요한 트랩 사이트를 제거하기 위한 산화 공정을 실시한다. 이 때, H2O를 산화가스로 사용하는 퍼니스에서 산화시키는 재산화 공정을 실시한다. 이 산화 공정을 통해 산화막 (47)이 형성된다.
또한, 하부 구조(45)의 폭이 버즈빅 길이의 2 배 이하인 메모리 셀의 터널 절연막인 제1 유전막(20)은 양측벽에서부터 성장하는 버즈빅이 펀치 스루우되어 두꺼운 제1 유전막(20a')으로 변형된다. 반면, 하부 구조(45)의 폭이 버즈빅 길이의 2 배 이상인 선택 트랜지스터(GST, SST)에서는 버즈빅이 측벽 쪽에만 형성되고 채널의 가운데 부분에서는 얇은 두께를 가지는 제1 유전막(20b')이 형성될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 비휘발성 반도체 집적 회로 장치의 트랜지스터 구조가 적용되는 NOR형 비휘발성 반도체 집적 회로 장치의 등가회로도와 셀 어레이 영역의 일부 평면도이다.
도 14 및 도 15를 참조하면, NOR형 비휘발성 반도체 집적 회로 장치는 다수의 블록(Block)이 매트릭스 형태로 배열되고 각 블록(Block)마다 복수의 활성 영역(AR)이 배열되고, 활성 영역(AR)과 수직하게 다수의 워드 라인(WL0~WLm-1)이 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교 차하도록 배열된다. 비트 라인(BL)과 워드 라인(WL)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC0~MCm-1×n-1)이 정의된다. 각 비트 라인(BL)별로 각 워드 라인(WL)에 형성된 다수의 메모리 셀 트랜지스터들이 병렬로 연결된다. 비트 라인(BL)과 메모리 셀 트랜지스터의 병렬 연결시 인접한 두 개의 메모리 셀 트랜지스터가 비트 라인 콘택(BLC)을 공유한다. 그리고, 각 블록(Block) 내의 모든 메모리 셀 트랜지스터들(MC0~MCm-1×n-1)의 소오스는 셀프 얼라인 소오스를 통해 하나로 연결된다. 각 블록(Block)의 주변에는 디코더(DEC)와 패스(PASS) 회로 등이 배열되고, 블록(Block) 매트릭스의 주변에 센스 앰프(SA) 등이 배열된다.
도 16은 본 발명의 제1 실시예에 따른 구조가 적용된 NOR형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 16을 참고하면, 기판(10)에 형성된 얕은 트렌치 소자 분리 영역(미도시)에 의해 다수의 활성 영역(AR)이 정의된다. 기판(10)에는 셀 어레이 영역과 주변 회로 영역에 형성되는 트랜지스터들의 특성이 최적화되도록 하기 위한 웰들(미도시)이 형성되어 있을 수 있다. 예를 들어, 셀 어레이 영역에는 포켓형 p웰이 형성되고 주변 회로 영역에는 n 웰 및 p웰이 각각 형성되어 있을 수 있다.
각 활성 영역(AR)에는 다수의 메모리 셀 트랜지스터들(MC0~MCm-1)이 형성된다. 각 비트 라인(BL)별로 다수의 메모리 셀 트랜지스터들(MC0~MCm-1)이 병렬로 연결된다. 비트 라인(BL)과 메모리 셀의 병렬 연결시 인접한 두 개의 메모리 셀이 드레인(55_D)을 공유한다. 따라서, 하나의 비트 라인 콘택(BLC)을 통해 두 개의 메모리 셀이(MC)이 비트 라인(BL)에 병렬로 연결된다. 그리고, 각 블록(Block) 내의 모 든 메모리 셀(MC0~MCm-1×n-1)의 소오스는 셀프 얼라인 소오스 식각 공정에 의해 형성된 셀프 얼라인 소오스(55_SAS)에 의해 연결될 수 있다. 도 1의 실시예에서 설명한 바와 같이, 각 메모리 셀(MC0~MCm-1×n-1)은 소오스(55_SAS) 및 드레인 영역(55_D) 상의 절연 몰드(60)와 소오스(55_SAS) 및 드레인 영역(55_D) 사이의 채널 영역 상에 형성된 패터닝 적층 구조(45)와 매립 적층 구조(85)을 구비하는 적층 구조를 포함한다. 절연 몰드(60), 매립 적층 구조(85) 및 패터닝 적층 구조(45)의 각 구성요소 및 이들의 재질, 형상 등은 도 1을 참조하여 설명한 실시예와 실질적으로 동일하므로 그에 대해서는 설명을 생략한다.
메모리 셀 트랜지스터(MC)의 드레인(55_D)와 접속하는 비트 라인 콘택(BLC)는 메모리 셀 트랜지스터(MC)의 워드 라인(75)의 폭보다 넓은 자기 정렬 마스크(80)로 인해 비트 라인 콘택(BLC)의 상부의 폭(W_BLCT)이 메모리 셀 트랜지스터(MC)의 하부 구조(45)들 사이의 스페이스에 제한받지 않을 뿐만 아니라 하부 구조(45)들 사이의 중앙에 자기 정렬 형성된다. 따라서, 비트 라인 콘택(BLC)의 폭을 증가시켜 콘택 저항을 감소시킬 수 있으며, 제조 공정 마진도 증대시킬 수 있다.
도 6 내지 도 7b를 참조하여 설명한 NAND 형 비휘발성 반도체 집적 회로 장치의 다양한 변형 실시예들은 도 16을 참조하여 설명한 NOR형 비휘발성 반도체 집적 회로 장치에도 실질적으로 동일하게 적용될 수 있으며, 도 10a 내지 도 11b를 참조하여 설명한 NAND 형 비휘발성 반도체 집적 회로 장치의 제조 방법 또한 NOR형 비휘발성 반도체 집적 회로 장치의 제조 방법에도 실질적으로 동일하게 적용될 수 있으므로 이들에 대한 설명은 앞의 설명으로 대신한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따른 비휘발성 집적 회로 장치는 콘택 저항을 용이하게 감소시킬 수 있으며, 콘택의 형성 마진 또한 효과적으로 증대시킬 수 있다. 또, 워드 라인의 저항을 감소시키기 위하여 금속을 함유하는 워드 라인을 적용하더라도 금속 워드 라인이 세정 및 산화 공정 등에 노출되지 않으므로 세정 및 산화 공정 등을 충분히 수행할 수 있어서 워드 라인을 형성하기 위한 식각 공정시 발생하는 식각 부산물을 완전히 제거하고 식각시 생성된 손상을 효과적으로 치유할 수 있다. 따라서, 신뢰성 특성이 향상된 비휘발성 집적 회로 장치를 용이하게 형성할 수 있다.

Claims (25)

  1. 기판 상에 형성된 소자분리영역에 정의된 다수의 활성영역 상에 그 측벽에 열산화막을 가지는 하부구조와 상기 하부구조와 다른 물질로 이루어지며 그 측벽에 열산화막이 없는 도전 패턴과 그 상부에 형성되고 상기 도전 패턴보다 큰 폭의 자기정렬 마스크를 갖는 상부구조로 이루어진 다수의 적층게이트 구조와, 상기 각 적층게이트 양 측벽 하단의 상기 활성영역에 형성된 소오스/드레인 영역들을 구비한 다수의 트랜지스터들; 및
    상기 기판 상에 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 포함하는 비휘발성 반도체 집적 회로 장치.
  2. 제1 항에 있어서, 상기 하부구조는 제 1 유전막, 상기 제1 유전막 상의 전하 저장 플로팅 패턴, 상기 전하 저장 플로팅 패턴 상의 제2 유전막, 상기 제2 유전막 상의 도전 패턴이 적층된 구조인 비휘발성 반도체 집적 회로 장치.
  3. 제1 항에 있어서, 상기 자기 정렬 마스크에 의해 정렬되어 상기 절연막 내에 형성되어 상기 트랜지스터의 소오스 또는 드레인과 접촉하며, 상단부의 폭이 상기 하부 구조들 사이보다 큰 콘택홀 또는 콘택 라인을 더 포함하는 비휘발성 반도체 집적 회로 장치.
  4. 제3 항에 있어서, 상기 자기 정렬 마스크에 일측이 정렬되고 상기 활성 영역의 홀수번째에 접촉하는 상기 콘택홀과 짝수번째에 접촉하는 상기 콘택홀이 지그 재그 형태로 배열된 비휘발성 반도체 집적 회로 장치.
  5. 제4 항에 있어서, 상기 콘택홀은 상기 활성 영역으로부터 인접 소자 분리 영역으로 연장된 비휘발성 반도체 집적 회로 장치.
  6. 제1 항에 있어서, 상기 트랜지스터들은 직렬로 연결된 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀 트랜지스터 및 접지 선택 트랜지스터들로 구성된 비휘발성 반도체 집적 회로 장치.
  7. 제6 항에 있어서, 상기 스트링 및 접지 선택 트랜지스터들의 상기 하부구조는 상기 활성영역에 형성된 제1 유전막을 구비하고, 상기 메모리 셀 트랜지스터의 하부구조는 상기 활성영역 상에 형성된 제2 유전막을 구비하되, 상기 제 1 유전막의 적어도 중앙부는 상기 제2 유전막보다 얇은 비휘발성 반도체 집적 회로 장치.
  8. 제7 항에 있어서, 상기 스트링 및 접지 선택 트랜지스터의 상기 하부 구조의 폭은 산화 공정시 발생하는 버즈빅 길이의 2배 이상이고, 상기 메모리 셀 트랜지스터의 상기 하부 구조의 폭은 산화 공정시 발생하는 버즈빅 길이의 2배 이하인 비휘발성 반도체 집적 회로 장치.
  9. 제6 항에 있어서, 상기 스트링 및 접지 선택 트랜지스터의 하부구조는 상기 제 1유전막, 상기 제1 유전막 상의 전하저장 플로팅 패턴, 상기 전하저장 플로팅 패턴 상의 도전 패턴이 적층된 구조인 비휘발성 반도체 집적 회로 장치.
  10. 제1 항에 있어서, 상기 상부 구조의 도전 패턴의 저항이 상기 하부 구조를 구성하는 도전 패턴의 저항보다 작은 비휘발성 반도체 집적 회로 장치.
  11. 제10 항에 있어서, 상기 상부 구조의 도전 패턴은 금속을 함유한 막을 포함하고 상기 하부 구조의 도전 패턴은 불순물이 도우프된 다결정실리콘막을 포함한 비휘발성 반도체 집적 회로 장치.
  12. 제1 항에 있어서, 상기 자기 정렬 마스크의 폭은 상기 하부구조의 피치보다 작은 비휘발성 반도체 집적 회로 장치.
  13. 기판 상에 소자 분리 영역을 형성하여 다수의 활성 영역을 정의하는 단계;
    상기 다수의 활성 영역 상에 트랜지스터 적층 게이트 구조의 하부 구조를 형성하는 단계;
    상기 하부 구조의 측벽에 열산화막을 형성하는 단계;
    상기 측벽에 열산화막을 가지는 하부 구조에 의해 노출된 상기 활성 영역에 소오스/드레인 영역을 형성하는 단계; 및
    상기 하부 구조 상에 도전 패턴과 상기 도전 패턴 상부에 상기 도전 패턴보다 큰 폭의 자기 정렬 마스크를 갖는 상부 구조를 형성하여 상기 적층 게이트 구조를 완성하고 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 하부 구조를 형성하는 단계는 희생 하드 마스크를 식각 마스크로 사용하여 상기 하부 구조를 형성하는 단계이고,
    상기 적층 게이트 구조를 완성하고 절연막을 형성하는 단계는
    상기 희생 하드 마스크 및 상기 하부 구조를 둘러싸는 절연막을 형성하는 단계;
    상기 희생 하드 마스크를 제거하여 상기 절연막 내에 개구부를 형성하는 단계;
    상기 개구부를 매립하되 상기 절연막의 상면보다 낮은 높이로 매립하는 상기 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 노출시키는 상기 절연막을 식각하여 상기 개구부가 확장된 확장 개구부를 형성하는 단계; 및
    상기 확장 개구부를 매립하는 상기 자기 정렬 마스크를 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
  15. 제 13항에 있어서, 상기 하부 구조를 형성하는 단계는
    상기 기판 상에 제1 유전막, 전하 저장 플로팅 패턴, 제2 유전막 및 도전 패턴이 차례로 적층된 구조를 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  16. 제 13항에 있어서, 상기 절연막 내에 자기정렬 마스크에 의해 정렬되어 상기 트랜지스터의 소오스 또는 드레인과 접촉하며 상단부의 폭이 상기 적층게이트 구조들 사이보다 큰 콘택홀 또는 콘택 라인을 형성하는 단계를 더 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
  17. 제 16항에 있어서, 상기 자기정렬 마스크에 일측이 정렬되고 상기 활성 영역의 홀수번째에 접촉하는 상기 콘택홀과 짝수번째에 접촉하는 상기 콘택홀이 지그 재그 형태로 배열되도록 형성하는 집적 회로 장치의 제조 방법.
  18. 제 16항에 있어서, 상기 콘택홀은 상기 활성 영역으로부터 인접 소자 분리 영역으로 연장되도록 형성하는 집적 회로 장치의 제조 방법.
  19. 제 13항에 있어서,
    상기 하부 구조를 형성하는 단계는 상기 활성영역 상에 제1 유전막을 포함하며 산화 공정시 발생하는 버즈빅 길이의 2배 이상인 폭을 가지는 제1 트랜지스터의 제1 하부구조와 상기 활성영역 상에 제2 유전막을 포함하며 상기 산화 공정시 발생하는 버즈빅 길이의 2배 이하인 폭을 가지는 제2 트랜지스터의 제2 하부구조를 형성하는 단계인 비휘발성 집적 회로 장치의 제조 방법.
  20. 제 19항에 있어서, 상기 제 1 및 제 2 하부구조의 측면에 열산화막을 형성하는 단계는 상기 제 1 및 제 2 하부구조의 측면에 열산화막을 형성하고 상기 제 1 유전막의 중앙부를 상기 제 2 유전막의 두께보다 얇게 형성시키는 비휘발성 집적 회로 장치의 제조 방법.
  21. 제 13항에 있어서,
    상기 하부 구조를 형성하는 단계는 상기 활성영역 상에 제1 유전막을 포함하는 제1 트랜지스터의 제1 하부구조와 상기 활성영역 상에 두께가 상기 제1 유전막보다 두꺼운 제2 유전막을 포함하는 제2 트랜지스터의 제2 하부구조를 형성하는 단계인 비휘발성 집적 회로 장치의 제조 방법.
  22. 제 19항 내지 제21 항 중 어느 한 항에 있어서, 상기 제1 트랜지스터의 하부 구조는 상기 제1 유전막, 상기 제1 유전막 상의 전하저장 플로팅 패턴, 상기 전하저장 플로팅 패턴 상의 도전 패턴이 적층된 구조로 형성하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
  23. 제13 항에 있어서, 상기 상부 구조의 도전 패턴의 저항이 상기 하부 구조를 구성하는 도전 패턴의 저항보다 작은 비휘발성 반도체 집적 회로 장치의 제조 방법.
  24. 제23 항에 있어서, 상기 상부 구조의 도전 패턴은 금속을 함유한 막으로 상기 하부 구조의 도전 패턴은 불순물이 도우프된 다결정실리콘막으로 형성하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
  25. 제13 항에 있어서, 상기 자기 정렬 마스크의 폭은 상기 하부구조의 피치보다 작도록 형성하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
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