CN1913132A - 非易失性半导体集成电路器件及其制造方法 - Google Patents

非易失性半导体集成电路器件及其制造方法 Download PDF

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Abstract

在用于制造半导体器件的方法中，顺序地在衬底上提供氧化物层、第一多晶硅层、以及第二多晶硅层。在第二多晶硅层上提供第一硬掩模图形。使用第一硬掩模图形作为掩模，构图氧化物层、第一多晶硅层和第二多晶硅层，以形成包括氧化物图形、第一多晶硅图形和第二多晶硅图形的下栅结构。蚀刻下栅结构，以提供下栅结构的侧壁上的氧化层。在包括氧化层的下栅结构上提供绝缘层。除去第一硬掩模图形，以在绝缘层中形成第一开口，该第一开口露出第二多晶硅图形。在第二多晶硅图形上的第一开口中形成金属图形，该第二多晶硅图形具有其侧壁上的氧化层。

Description

非易失性半导体集成电路器件及其制造方法
技术领域
本发明涉及非易失性半导体集成电路器件及其制造方法。
背景技术
传统的非易失性存储器件通常包括形成在半导体衬底的沟道区上的浮置栅结构。在根据传统工序的制造期间，在沟道区上形成隧道氧化物层，并在隧道氧化物层上行成导电浮置栅层。在浮置栅层上形成栅间介质层，并在栅间介质层上形成导电控制栅层。然后将硬掩模层，例如包括氮化硅，施加到所得结构的顶表面上，然后构图以限定栅图形。然后使用硬掩模图形作为蚀刻掩模蚀刻控制栅层、栅间介质层、浮置栅层以及隧道氧化物层，以形成栅图形。
在传统制造工序中，在使用硬掩模构图栅结构期间，所得结构具有相对高的高宽比。高的高宽比可导致蚀刻工序中的问题。此外，在结构具有高的高宽比的情况下，层之间的机械应力可使得所得栅结构的弯曲。这种弯曲可以反过来导致相邻栅之间的电桥接，这可导致器件失效。此外，在传统方法中，控制栅包括多层结构，其包括包含硅化物材料的上层，例如WSix，其具有相对高的阻抗特性。由于在使用这种类型栅结构的非易失性存储器件中，控制栅还用作字线，形成相对高阻抗的字线。这可导致器件中的信号延迟，导致较低的操作速度。同样，硅化物层相对厚，例如在1000埃的级别上，这促成器件的所得高的高宽比。此外，控制栅的下层包括多晶硅材料，其外部边缘可在栅构图工序期间遭受蚀刻损坏。
为了克服这些限制，提议了改进的浮置栅结构，其特征在于减小的高宽比和改进的阻抗特型。在该改进的结构中，包括下多晶硅层和上硅化物层的先前多层控制栅由包括下多晶硅层、例如包括WNx的中间阻挡层、以及例如包括W的上金属层的多层控制栅所取代。中间阻挡层和上金属层相对薄，例如在100-300埃的级别上，所以减小了栅结构的所得高宽比，例如从传统结构中的大约6.4至改进结构中的大约3.1。减小的高宽比导致所得器件中改进的可靠性，由于减小了结构的弯曲的可能性。中间阻挡层还改进了上金属层和下多晶硅层之间的粘附，而同时，防止下多晶硅层的硅原子与金属层的金属原子发生反应。
在制造改进的浮置栅结构的工序中，在蚀刻栅图形之后，执行后氧化工序，以减轻对控制栅的下多晶硅层的侧壁的蚀刻损坏。然而，作为后氧化工序的结果，金属层的侧壁也变得被氧化，这可导致金属层的阻抗增加，并且可导致金属层和在下阻挡层之间的分层。此外，在栅构图工序之后，难以除去聚合物粒子。可以施加强湿法蚀刻溶剂以除去聚合物，由于控制栅的上金属层对于湿法蚀刻高度敏感，因此应该限制暴露于强湿法蚀刻溶液。栅之间的聚合物粒子的存在可导致栅之间的电桥接，这可导致器件失效。
发明内容
本发明涉及非易失性存储器件及其制造方法，其强调并克服上述的传统器件的限制。具体地，本发明的非易失性存储器件包括包含具有减小的高宽比的多层控制栅的浮置栅结构，以减小弯曲和相关的电桥接的可能性。此外，在栅构图的时刻，没有形成控制栅的上导电层。结果，防止了控制栅的上导电层的氧化，并因此没有增大栅阻抗。同样，当构图栅结构时，可以通过施加适宜的湿法蚀刻溶液来确保聚合物除去，而没有导致对上导电层的损坏的危险。
在一个方面，本发明涉及制造半导体器件的方法，包括：顺序地在衬底上提供氧化物层、第一多晶硅层、以及第二多晶硅层；在第二多晶硅层上提供第一硬掩模图形；使用第一硬掩模图形作为掩模，构图氧化物层、第一多晶硅层和第二多晶硅层，以形成包括氧化物图形、第一多晶硅图形和第二多晶硅图形的下栅结构；氧化下栅结构，以提供下栅结构的侧壁上的氧化层；在包括氧化层的下栅结构上提供绝缘层；除去第一硬掩模图形，以在绝缘层中形成第一开口，该第一开口露出第二多晶硅图形；以及在第二多晶硅图形上的第一开口中形成金属图形，该第二多晶硅图形具有其侧壁上的氧化层。
在一个实施例中，金属图形部分地填充第一开口，并且该方法还包括：扩大第一开口的剩余上部，以形成扩大的第一开口；并在金属图形上的第一开口中形成第二硬掩模图形。
在另一实施例中，该方法还包括：通过使用第二硬掩模图形作为蚀刻掩模蚀刻绝缘层，在绝缘层中形成第二开口，第二开口露出部分衬底；以及使用导电材料填充第二开口，以形成层间接触。
在另一实施例中，层间接触的上部具有大于层间接触的下部的宽度，并且层间接触的上部重叠部分金属图形。
在另一实施例中，该方法还包括连接交替栅结构的金属图形，以形成非易失性存储器件的晶体管选择线。
在另一实施例中，层间接触的上部还重叠在相邻下栅结构的衬底中的隔离区。
在另一实施例中，该方法还包括在第一多晶硅层和第二多晶硅层之间提供栅间介质层，并且其中构图还包括构图栅间介质层，以形成栅间介质图形。
在另一实施例中，第一多晶硅图形包括浮置栅，并且第二多晶硅图形和金属图形包括非易失半导体器件的控制栅。
在另一实施例中，栅间介质层包括氧化物/氮化物/氧化物(ONO)层。
在另一实施例中，该方法还包括在金属图形和第二多晶硅层图形之间形成阻挡(barrier)层图形。
在另一实施例中，该方法包括在形成金属图形之前扩大第一开口，以形成扩大的第一开口，并在扩大的第一开口中形成金属图形。
在另一实施例中，金属图形部分地填充扩大的第一开口，并且该方法还包括：进一步扩大扩大的第一开口的剩余上部，以形成进一步扩大的第一开口；并且在金属图形上的进一步扩大的第一开口中形成第二硬掩模图形。
在另一实施例中，氧化下栅结构包括加热下栅结构，并将该结构浸入包括氧的气氛。
在另一实施例中，提供氧化物层包括在衬底的第一区中以第一厚度形成氧化物层，并且在衬底的第二区中以第二厚度形成氧化物层，其中第一厚度和第二厚度不同。
在另一实施例中，在第一区中形成的半导体器件是场效应晶体管，并且在第二区中形成的半导体器件是浮置栅晶体管，并且第二厚度大于第一厚度。
在另一实施例中，该方法还包括连接相邻栅结构的金属图形，以形成半导体器件的字线和位线之一。
在另一实施例中，本发明涉及制造半导体器件的方法，包括：在衬底上顺序地提供隧道氧化物层、浮置栅多晶硅层、栅间介质层以及控制栅多晶硅层；在控制栅多晶硅层上提供第一硬掩模图形；使用第一硬掩模图形作为掩模，构图隧道氧化物层、浮置栅多晶硅层、栅间介质层以及控制栅多晶硅层，以形成包括隧道氧化物图形、浮置栅多晶硅图形、栅间介质图形和控制栅多晶硅图形的下栅结构；氧化下栅结构，以在下栅结构的侧壁上提供氧化层；在包括氧化层的下栅结构上提供绝缘层；除去第一硬掩模图形，以在绝缘层中形成第一开口，第一开口露出控制栅多晶硅图形；以及在控制栅多晶硅图形上的第一开口中形成金属图形，控制栅多晶硅图形具有在其侧壁上的氧化层。
在另一实施例中，栅间介质层包括氧化物/氮化物/氧化物(ONO)层。
在另一实施例中，氧化下栅结构包括加热下栅结构，并将该结构浸入包括氧的气氛。
在另一实施例中，金属图形部分地填充第一开口，并且该方法还包括：扩大第一开口的剩余上部，以形成扩大的第一开口；并在金属图形上的第一开口中形成第二硬掩模图形。
在另一实施例中，该方法还包括：通过使用第二硬掩模图形作为蚀刻掩模蚀刻绝缘层，在绝缘层中形成第二开口，第二开口露出部分衬底；以及使用导电材料填充第二开口，以形成层间接触。
在另一实施例中，层间接触的上部具有大于层间接触的下部的宽度，并且层间接触的上部重叠部分金属图形。
在另一实施例中，该方法还包括连接交替栅结构的金属图形，以形成非易失性存储器件的晶体管选择线。
在另一实施例中，层间接触的上部还重叠在相邻下栅结构的衬底中的隔离区。
在另一实施例中，该方法还包括在金属图形和控制栅多晶硅层图形之间形成阻挡层图形。
在另一实施例中，该方法包括在形成金属图形之前扩大第一开口，以形成扩大的第一开口，并在扩大的第一开口中形成金属图形。
在另一实施例中，金属图形部分地填充扩大的第一开口，并且该方法还包括：进一步扩大扩大的第一开口的剩余上部，以形成进一步扩大的第一开口；并且在金属图形上的进一步扩大的第一开口中形成第二硬掩模图形。
在另一实施例中，提供氧化物层包括在衬底的第一区中以第一厚度形成氧化物层，并且在衬底的第二区中以第二厚度形成氧化物层，其中第一厚度和第二厚度不同。
在另一实施例中，在第一区中形成的半导体器件是场效应晶体管，并且其中在第二区中形成的半导体器件是浮置栅晶体管，并且其中第二厚度大于第一厚度。
在另一实施例中，该方法还包括连接相邻栅结构的金属图形，以形成半导体器件的字线和位线之一。
在另一实施例中，本发明一种半导体器件，包括：半导体衬底；衬底上的隧道氧化物层图形；隧道氧化物层图形上的浮置栅多晶硅层图形；浮置栅多晶硅层图形上的栅间介质层图形；栅间介质层图形上的控制栅多晶硅层图形；控制栅多晶硅层图形上的控制栅金属层图形，其中控制栅金属层图形的宽度大于控制栅多晶硅层图形。
在一个实施例中，隧道氧化物层图形、浮置栅多晶硅层图形、栅间介质层图形、控制栅多晶硅层图形和控制栅金属层图形包括浮置栅结构，并且浮置栅结构在半导体衬底的有源区上，并且源区和漏区在浮置栅结构的半导体衬底相邻侧壁中。
在另一实施例中，在半导体衬底上提供多浮置栅结构，并进一步包括衬底上和多浮置栅结构上的绝缘层，并进一步包括在一对多浮置栅结构之间的绝缘层中的层间接触。
在另一实施例中，层间接触具有比其下部宽的上部，并且其中层间接触的上部重叠部分控制栅金属层图形。
在另一实施例中，其中连接相邻浮置栅结构的控制栅金属层图形，以提供半导体器件的字线和位线之一。
在另一实施例中，器件还包括控制栅金属层图形上的硬掩模图形，其中硬掩模图形的宽度大于控制栅金属层图形的宽度，并且其中硬掩模图形用于层间接触的自对准。
在另一实施例中，本发明涉及一种半导体器件，包括：半导体衬底；多栅结构，每个包括：衬底上的隧道氧化物层图形；隧道氧化物层图形上的第一多晶硅层图形；第一多晶硅层图形上的第二多晶硅层图形；第二多晶硅层图形上的金属层图形；以及金属层图形上的硬掩模图形，其中硬掩模图形的宽度大于金属层图形的宽度；衬底和多栅结构上的绝缘层；以及在一对多栅结构之间的绝缘层中的层间接触，其中硬掩模图形用于层间接触的自对准。
在一个实施例中，金属层图形的宽度大于第二多晶硅层图形的宽度。
在另一实施例中，第一多晶硅层图形具有不同于第二多晶硅层图形的掺杂浓度。
在另一实施例中，器件还包括第一多晶硅层图形上的栅间介质层图形，并且其中半导体器件包括浮置栅器件。
在另一实施例中，半导体器件包括场效应晶体管。
在另一实施例中，半导体器件还包括在邻近栅结构的侧壁的半导体衬底中的源区和漏区。
在另一实施例中，层间接触具有比其下部宽的上部，以及层间接触的上部重叠部分金属层图形。
在另一实施例中，连接相邻栅结构的金属层图形，以提供半导体器件的字线、位线和晶体管选择线之一。
附图说明
从在附图中说明的本发明的优选实施例，可以更加清楚本发明的上述及其他目标、特性和优势，在整个不同视图中相同参考标号指示相同部件。附图不一定是按比例的，而重点放在说明本发明的原理上，
图1是根据本发明的第一实施例的非易失性半导体器件的截面图。
图2是根据本发明的第二实施例的非易失性半导体器件的截面图。
图3是NAND型闪存的布局图。
图4A是根据本发明的第一实施例，沿布局图3的线I-I’的截面图。
图4B是根据本发明的第二实施例，沿布局图3的线I-I’的截面图。
图5A和5B是在垂直方向的有源区和在水平方向的行选择线的相交的位线接触的第一和第二结构的平面图，说明根据本发明的防止相邻位线接触的短路。
图6是根据本发明的第三实施例，沿布局图3的线I-I’的截面图。
图7A-7J是根据本发明的第一实施例的制造非易失性半导体器件的方法的截面图。
图8A和8B是根据本发明的第二实施例的制造非易失性半导体器件的方法的截面图。
图9A和9B是根据本发明的第三实施例的制造非易失性半导体器件的方法的截面图。
图10A是NOR型闪存的布局图。
图10B是根据本发明的沿着存储器件的存储单元区的位线的截面图。
具体实施方式
现在将参照附图更全面地描述本发明，在附图中说明了本发明的优选实施例。然而，可以以不同的形式实现本发明，而不应被构建为限制于在此阐述的实施例。在附图和相关描述中，如果将第一层称为在另一层“之上”，第一层可以直接在其他层之上，或存在中间层。在整个说明书中相同标号指示相同元件。
图1是根据本发明的第一实施例的非易失性半导体器件的截面图。图1的视图说明在制造期间的器件的存储单元区中的双非易失性浮置栅晶体管器件。在衬底10上形成第一和第二浮置栅结构。浮置栅结构共享在它们中间的衬底中形成的公共源或漏55。每个浮置栅结构包括隧道氧化物层图形20、浮置栅图形30、栅间介质层图形32、下导电图形40和上导电图形70。下导电图形40和上导电图形70共同形成器件的控制栅75。在上导电图形上提供掩模图形80。可以在控制栅75的下导电图形40和上导电图形70之间施加可选的阻挡层图形(未示出)。
在制造中，隧道氧化物层图形20、浮置栅图形30、栅间介质层图形32和下导电图形40共同提供底栅结构45，其初始地在衬底10上形成并构图。在形成并构图底栅结构45之后，将绝缘侧壁隔片47施加到底栅结构45的侧壁上。随后，形成上导电图形70和掩模图形80，以共同地提供上栅结构85。层间介质绝缘层60提供在浮置栅结构附近，并可认为包括第一部分62、第二部分64以及第三部分66，该第一部分62的高度对应于底栅结构45的高度，该第二部分64的高度对应于上导电图形70的高度，该第三部分66的高度对应于硬掩模图形80的高度。
在一个实施例中，掩模图形80的宽度大于包括上导电图形70和下导电图形40的在下控制栅75的宽度，并且大于在下浮置栅图形30的宽度。这是通过例如在淀积上导电图形70之后，使用湿法清洁工序扩大限定层间介质绝缘层60中的上导电图形70的开口来实现的。加宽的掩模图形80允许相邻存储单元之间的接触孔90的随后的自对准，使得增大单元的集成度，同时改进器件可靠性。在形成接触孔90期间，施加并构图光刻胶层PR层，以限定接触孔90的位置。接触孔具有在宽度上大于其底部分90B的顶部分90T。然后在自对准的接触孔90中形成导电接触。
根据本发明，由于在形成上导电图形70之前形成并构图底栅结构45，并且由于在形成上导电图形70之前形成层间介质绝缘层60，为了获得层中的适宜阻抗特性，提供所得器件的字线的上导电图形70可以如所期望的那样厚，而不考虑器件的增加的高宽比。同样，在构图底栅结构45之后，由于在构图时结构的减小的高宽比，可以从栅结构之间的区域容易地除去任何剩余的聚合物粒子。同样，可以使用合适的蚀刻溶剂，来确保完全除去相邻器件之间的聚合物粒子，而不考虑对上导电图形70带来损坏，由于在那时没有金属层图形。此外，由于在形成金属层之后不需要后氧化步骤，避免了上导电图形70的氧化，并且消除了对于由于这种氧化的增加阻抗的考虑。此外，消除了对于由于这种氧化所导致的机械应力的栅结构的弯曲的考虑。
图2是根据本发明的第二实施例的非易失性半导体器件的截面图。第二实施例与上面参照图1所描述的实施例共享许多特性。差异在于，在图2的实施例中，控制栅75’的上导电图形70’的宽度大于控制栅75’的在下下导电图形40的宽度。此外，与图1的实施例相似，掩模图形80的宽度大于在下上导电图形70’的宽度。这是通过例如在淀积上导电图形70’之前，使用湿法清洁工序扩大层间介质绝缘层60中的开口来完成的，如将在下文详述。由于其增大的宽度，该结构获得了在上导电层70’中的降低的阻抗。同时，加宽的掩模图形80允许相邻存储单元之间的接触孔90的随后的自对准，以增大单元的集成度，这改进器件可靠性，如上所述。
图3是NAND型闪存的布局图。在布局图中，可见多个字线WL0...WLm-2在水平方向上延伸，而多个位线BL0...BLn-1在垂直方向上延伸。位线BL0...BLn-1对应于在下晶体管的有源区AR。字线WL0...WLm-2对应于图1和2的存储单元的上导电层70、70’。双行选择线SSL在水平方向上延伸，横跨平行于字线WL0...WLm-2的器件的顶部分，并且双接地选择线GSL在水平方向上延伸，横跨平行于字线WL0...WLm-2的器件的底部分。提供字线接触BLC以在单个位线BL0...BLn-1和每个行选择线SSL的公共漏之间连接。接地选择晶体管的公共源通过公共源线CSL连接到接地选择线GSL。在该结构中，存储单元的单元行S包括行选择晶体管SST、接地选择晶体管GST和中间存储单元晶体管的行。
图4A是根据本发明的第一实施例，沿图3的布局图的线I-I’的截面图。在该视图中，可见以与上述图1实施例的存储单元将体管的自对准结构相似的结构，形成并连接将公共源线CSL与接地选择晶体管GST的在下公共源相连接的接触。具体，接地选择晶体管GST的栅结构的掩模图形80的宽度大于在下栅层70、40、30的宽度。如上所述，这允许相邻接地选择晶体管GST的栅之间的接触CSL的自对准。相似地，在该视图中，可见以相似于上述图1实施例的自对准接触的结构，相似地形成并连接将位线BL和行选择晶体管SST的在下公共漏相连接的接触。具体，掩模图形80的宽度大于在下栅层70、40、30的宽度。如上所述，这允许相邻行选择晶体管GST的栅之间的所得接触BLC的接触孔开口的自对准。这将参照图7详细说明。
图4B是根据本发明的第二实施例，沿图3的布局图的线I-I’所取的截面图。如上参照图2所述，第二实施例与上述参照图1和3描述的实施例共享许多特性。差别在于，在图4的实施例中，行选择晶体管SST和接地选择晶体管GST的上导电图形70’的宽度大于在下下栅层40、30的宽度。因此，可以减小相应行选择线SSL、接地选择线和字线WL的阻抗。
图5A和5B是在垂直方向的有源区和在水平方向的行选择线的相交的位线接触的第一和第二结构的平面图，说明根据本发明的相防止邻位线接触的短路。在该施例中，可见位线接触BLC不需要在相邻行选择线SSL之间居中，而是可以以之字形图形构图。由于根据本发明，可以在相对于由上导电层70、70’所形成的行选择线SSL的自对准位置上定位位线接触BLC的开口，如由掩模图形80所限定，可以如所示构图位线接触BLC，使得它们的顶部分部分地重叠行选择线SSL之一的一部分。位线接触BLC可以在顶和底行选择线SSL之间交替，以提供位线接触之间的合适的距离，以防止相邻位线接触BLC之间短路。之字形构图还允许相邻有源区AR_even、AR_odd彼此紧密放置，由于相邻位线接触BLC之间的相对距离。在图5B的实例中，可见可以构图自对准的位线接触，使得它们的顶部进一步部分地重叠相邻有源区AR_even、AR_odd之间的在下隔离区。
图6是根据本发明的第三实施例，沿图3的布局图的线I-I’所取的截面图。第三实施例与上面的图1、2、4A和4B的第一和第二实施例共享许多特性。然而，在图6的第三实施例中，存储单元MC0、MC1...MCm-2、MCm-1晶体管的热氧化物层20a的厚度大于行选择晶体管SST和接地选择晶体管GST的热氧化物层20b的厚度。此外，存储单元MC0、MC1...MCm-2、MCm-1晶体管的栅长度L1小于行选择晶体管SST和接地选择晶体管GST的栅长度L2。对于存储单元晶体管的增大的集成度，这是期望的，同时防止晶体管击穿并减轻SST和GST晶体管中的工艺约束。对于数据保留和最小化漏电交流，以及浮置栅存储单元的相应电荷流失，存储单元的相对厚的热氧化物层20a是期望的。同时，对于在行选择晶体管SST和接地选择晶体管GST中的增强的晶体管性能和快速开关操作，相对薄的热氧化物层20b是期望的。
图7A-7J是根据本发明的第一实施例的制造非易失性半导体器件的方法的截面图。
参照图7A，在水平方向CELL-X和垂直方向CELL-Y上提供器件的存储单元区的横截面。在半导体衬底10上形成缓冲氧化物层21。在一个实施例中，缓冲氧化物层21包括形成为大约100埃的厚度的氧化硅。这防止在沟槽形成期间和在所执行的任何离子注入期间对于衬底表面的损坏。在缓冲氧化物层21上形成并构图硬掩模层22。在一个实施例中，硬掩模层22包括形成为大约1000-2000埃的厚度的氮化硅。使用光刻技术构图硬掩模层22，并使用构图的硬掩模作为蚀刻掩模蚀刻缓冲氧化物层21，以露出在下衬底10。然后在衬底10中形成沟槽，并使用高密度等离子体(HDP)氧化物或USG氧化物来填充沟槽，以提供沿着图3的布局图的单元区的水平轴分布的沟槽隔离图形15。沟槽15限定器件的相邻有源区。
参照图7B，除去硬掩模层22和缓冲氧化物层21，并在衬底上将隧道氧化物层20提供为例如大约60-80埃的厚度。隧道氧化物层20提供用于进一步器件形成的一致的氧化物层，替代先前施加的缓冲氧化物层21，其在沟槽形成期间或在离子注入期间被损坏。在隧道氧化物层20上提供第一多晶硅层29。在一个实施例中，第一多晶硅层29包括用杂质掺杂的多晶硅，使得其具有导电特性，至大约400-800埃，例如500埃的厚度。第一多晶硅层应展示出适宜的表面形态特征和优化的晶粒边界。在第一多晶硅层29和沟槽隔离图形15上形成栅间介质层32，如所示。在一个实施例中，栅间介质层32包括多层介质，包括氧化物-氮化物-氧化物(ONO)结构，至大约150埃的厚度。ONO结构应展示出良好的击穿电压、漏电流和电荷俘获特征。
参照图7C，在该截面图中，示出包括存储单元晶体管MC0、MC1...MCm-2、MCm-1的存储单元栅结构的存储单元区，以及在存储单元区的侧面的行选择晶体管SST和接地选择晶体管GST的栅结构。在该视图中，可见不在行选择晶体管SST和接地选择晶体管GST的栅中提供在存储单元区中形成的栅间介质32，由于行选择晶体管SST和接地选择晶体管GST不是存储器件，因此不需要浮置栅。
在行选择晶体管SST和接地选择晶体管GST的第一多晶硅层30上形成第二多晶硅层40，并且在器件的存储单元区中的栅间介质层32上形成第二多晶硅层40。在一个实施例中，第二多晶硅层40包括用杂质掺杂的多晶硅，因此它具有良好的导电特性。在存储单元区中，第二多晶硅层40提供浮置栅器件的控制栅的第一导电层。在一个实施例中，第二多晶硅层具有与第一多晶硅层不同的掺杂浓度。
在第二多晶硅层40上提供栅硬掩模层42。在一个实施例中，栅硬掩模层42展示出良好的抗反射特性，具有蚀刻阻抗、低机械应力以及污染保护性能。使用传统光刻技术构图栅硬掩模层42，以及使用栅硬掩模层42作为蚀刻掩模，蚀刻在下的第二多晶硅层40、栅间介质层32、第一多晶硅层30和隧道氧化物层20。隧道氧化物层20、第一多晶硅层30和第二多晶硅层40的每个所得的层叠图形共同形成行选择晶体管SST和接地选择晶体管GST的下栅结构45A。相似地，隧道氧化物层20、第一多晶硅层30、第一栅间介质层32和第二多晶硅层40的每个层叠图形形成存储单元MC0、MC1...MCm-2、MCm-1晶体管的下栅结构45B。
参照图7D，执行后氧化工序，导致形成在下栅结构45A、45B的侧壁上形成的热氧化物侧壁隔片47的形成。在形成热氧化物侧壁隔片47之后，使用下栅结构45以及相关联的硬掩模结构42和隔片47作为离子注入掩模，在相邻栅之间的衬底中形成源区/漏区55。
参照图7E，在所得结构上提供层间介质绝缘层60。在一个实施例中，层间介质绝缘层60展示出良好的间隙填充质量，并具有低介电常数(低K)、低机械应力、对移动离子的阻抗、以及对淀积损坏的阻抗。执行例如化学机械抛光的平整化工序，以平整化层间介质绝缘层60的顶表面。在这之后，执行选择性的除去氮化物硬掩模图形42，导致在每个下栅结构45A、45B的第二多晶硅图形40上的层间介质绝缘层60中形成第一开口55。
参照图7F，在所得结构上提供金属填充层，使用金属填充第一开口55。例如使用化学机械抛光来平整化金属填充层，以露出在下层间介质绝缘层60的平坦上表面，由此将金属填充层分隔为金属图形70。然后使用回蚀步骤进一步将金属图形70凹陷为第一开口55，导致在第二多晶硅层图形40上形成凹陷的金属图形70，以及在凹陷的金属图形70上的层间介质绝缘层60中形成第二开口57。每个第二多晶硅层图形40和相关的凹陷金属图形70一起形成存储单元MC0、MC1...MCm-2、MCm-1晶体管的控制栅75，具有用于提供控制栅的第二导电层的凹陷的金属图形。金属填充层包括例如W、Ni、Co、Ru-Ta、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、Ta-Pt、WN、Ta-Ti、W-Ti、TiN、TaN、TaCN、MoN、WSix、CoSix、NiSix，或者其他适宜的导电材料。此时，原理地，可以认为层间介质层包括三部分，第一部分62对应于下栅结构45A、45B，第二部分64对应于凹陷的金属图形70，以及第三部分66对应于第二开口57。
在替换实施例中，可以在应用金属层之前，在第二多晶硅层图形40上提供可选的阻挡金属图形，例如包括WNx或其他适宜的金属阻挡层，以改进在第二多晶硅层图形40和所得金属图形70的连接处的导电性。可选的阻挡金属图形层改善金属图形70和第二多晶硅层图性40之间的粘合(adhesion)，而同时，避免第二多晶硅层图形40的硅原子与金属图形70的金属原子发生反应，并防止氧化露出的金属。
参照图7G，在扩大工序中扩大了层间介质绝缘层60的第二开口57，以形成存储单元MC0、MC1...MCm-2、MCm-1晶体管、行选择晶体管SST以及接地选择晶体管GST的扩大的第三开口57a。在一个实施例中，扩大工序包括湿法清洗工序或各向同性湿法蚀刻工序。在后续的步骤中使用第三开口57a来限定相邻行选择晶体管SST之间的自对准位线接触以及相邻接地选择晶体管GST之间的公共源线接触的所得位置。扩大工序使得位线接触自对准，如下文所述。应该实施扩大工序而没有进一步的蚀刻下金属图形70和介质绝缘层60。
参照图7H，将例如包括氮化硅的掩模层施加到所得结构，填充第三开口57a。然后平整化所得结构以露出在下层间介质绝缘层60，并将掩模层分隔为掩模层图形80。每个相应的金属图形70和掩模层图形80共同包括上栅结构85。每个掩模层图形80的宽度大于相应在下金属图形70的宽度，由于扩大了第二开口57的湿法清洗工序。增大的宽度协助层间接触的自对准，如下面详细描述。
参照图7I，在相邻接地选择晶体管GST之间的层间介质绝缘层60中形成公共源线CSL接触。在对应于相邻的接地选择晶体管GST的相邻相应掩模层图形80之间的层间介质绝缘层60中形成源接触孔90。将蚀刻掩模施加到器件的剩余，并使用所施加的光刻胶构图源接触孔90，并蚀刻源接触孔90直到露出对应于相邻接地选择晶体管GST的公共源的衬底的上表面。将金属填充施加到所得孔90，并平整化以提供公共源线CSL。公共源线W_CSLT的顶部分的宽度大于公共源线W_CSLB的底部分的宽度。这是因为，当光刻胶图形具有对应于公共源线CSL的顶部分W_CSLT的宽度的宽度的开口时，在蚀刻期间，掩模层图形80限制开口90的下部分宽度。
参照图7J，在所得结构上提供包括介质材料的层间介缘层95。在层间绝缘层95以及相邻行选择晶体管SST之间的层间介质绝缘层60中形成位线接触BLC。在层间绝缘层95和对应于相邻行选择晶体管SST的相邻对应掩模层图形80之间的层间介质绝缘层60中形成露接触孔97。蚀刻漏接触孔97，直到露出对应于相邻行选择晶体管SST的公共漏的衬底的上表面。将金属填充施加到所得孔97，并平整化以提供位线接触BLC。位线接触W_BLCT的顶部分的宽度大于位线接触W_BLCB的底部分的宽度。然后在所得结构上形成并构图导电位线BL，接触位线接触BLC。可选地在形成位线接触BLC的同时形成位线BL，或者可以在形成位线之后形成。
应理解，图7J的视图是NAND型闪存器件，因此，仅在各个SST和GST晶体管之间示出接触BLC、CSL。然而，在NOR型闪存器件中，也可以额外地在各个存储单元晶体管MC0、MC1...之间提供相似的接触。本发明应用于NAND型NOR型器件，以及其他器件。
图8A和8B是根据本发明的第二实施例的制造非易失性半导体器件的方法的截面图。在该制造方法中，在淀积金属图形70’之前，扩大上述的图7E的第一开口55。这由于所得的更大金属宽度，操作为降低所施加的金属图形70’的阻抗。
根据本发明的第二实施例，根据参照图7A至7E所述的步骤制造器件。参照图8A，在扩大工序中扩大层间介质绝缘层60的第一开口55，以形成存储单元MC0、MC1...MCm-2、MCm-1晶体管、行选择晶体管SST以及接地选择晶体管GST的栅图形的扩大的第二开口55a。在一个实施例中，扩大工序包括湿法清洗工序，如上所述。
在扩大第二开口55a之后，在所得结构上提供金属填充层，用金属填充扩大的第二开口55a。例如使用化学机械抛光来平整化金属填充层，以露出在下介质绝缘层60’的平坦上表面，并将金属填充层分隔为金属图形70’。然后使用回蚀步骤将金属图形70’进一步凹陷为扩大的第二开口55a，导致在第二多晶硅层图形40上形成凹陷的金属图形70’，并导致凹陷的金属图形70’上的层间介质绝缘层60’中的第三开口。每个第二多晶硅层40和相关的凹陷金属图形70’共同形成存储单元MC0、MC1...MCm-2、MCm-1晶体管的控制栅75’。
参照图8B，在后续的扩大工序中进一步扩大层间介质绝缘层60’的第三开口，以形成存储单元MC0、MC1...MCm-2、MCm-1晶体管、行选择晶体管SST和接地选择晶体管GST的栅图形的扩大的第四开口59a。在一个实施例中，扩大工序包括湿法清洗工序，如上所述。在后续的工序中使用扩大的第四开口59a，以限定相邻行选择晶体管SST之间的自对准位线接触，以及相邻接地选择晶体管GST之间的公共源线接触的所得位置，并且在NOR型闪存的情况下，例如在相邻存储单元MC0、MC1...之间。扩大工序使得接触自对准，如上所述。
在此之后，第二实施例的工序返回上述图7H的步骤，为了掩模层图形的应用，如上所述，并且为了进一步处理，如下所述。
图8A和8B的形成第二实施例的方法优势在于控制栅75’的所得金属图形70’的宽度大于控制栅75’的在下多晶硅层图形40的宽度。结果，由于较大的金属宽度，优势地降低金属图形70’的阻抗，增大器件的操作速度并减小功耗，以及降低栅的所得高度。
图9A和9B是根据本发明的第三实施例的制造非易失性半导体器件的方法的截面图。在该实施例中，存储单元MC0、MC1...MCm-2、MCm-1晶体管的热氧化物层20a的厚度大于行选择晶体管SST和接地选择晶体管GST的热氧化物层20b的厚度。此外，存储单元MC0、MC1...MCm-2、MCm-1晶体管的栅长度L1小于行选择晶体管SST和接地选择晶体管GST的的栅长度L2。
参照图9A，参照图7A处理器件以提供沿着单元区的水平轴分布的沟槽隔离图形，如上所述。除去用于形成沟槽隔离图形的硬掩模层22和缓冲氧化物层21，并在衬底10上提供隧道氧化物层20。在应用隧道氧化物层20之后，在衬底的选择晶体管区SSR中，该区域包括例如行选择晶体管SST和接地选择晶体管GST，选择性地蚀刻层20。通过例如在存储单元区MCR上施加蚀刻掩模来执行选择性蚀刻。结果，存储单元区MCR中的部分隧道氧化物层20a的厚度大于在选择晶体管区SSR中的剩余隧道氧化物层20b。
参照图9B，根据上述参照图7C和7D所描述的工序施加并构图下栅结构。在本实施例中，构图栅硬掩模层42，使得对应于存储单元MC0、MC1...MCm-2、MCm-1晶体管的下栅45B的栅长度L1小于对应于行选择晶体管SST和接地选择晶体管GST的下栅45A的栅长度L2。在此之后，第三实施例的工序返回上述图7E的步骤，用于层间介质绝缘层60的应用，如上所述，以及用于进一步处理，如下所述。以此方式，在所制造的器件中实现参照图6的上述优势。
图10A是NOR型闪存的布局图，以及图10B是根据本发明的沿着NOR闪存结构的存储器件的存储单元区的位线的截面图。在此实施例中，在NOR闪存结构的存储单元区中，在相邻存储单元MC0、MC1...MCm-2、MCm-1之间形成公共漏区55_D。源区55_SAS连接到公共源线。使用上述的自对准制造工序提供位线接触93。具体，比包括金属层70和第二多晶硅层40的在下控制栅的宽度并且比浮置栅的宽度要宽的宽度的掩模图形80，用于限定开口，该开口用于相邻存储单元MC0、MC1...MCm-2、MCm-1之间的接触。接触连接到在层间介质绝缘层60上构图的公共位线BL。
本发明的器件和方法提供非易失性存储器件结构和制造方法，其提供对于传统器件结构和制造工序的多个优势。
第一个优势是，避免了控制栅的金属层的氧化。这是因为在应用金属层之前执行栅结构的下部的构图。由于金属层用作器件的字线，因此避免了器件的字线的阻抗增加。
第二个优势是确保了相邻栅结构之间的聚合物除去。对于此的第一个原因是由于在应用控制栅的金属层之前发生构图栅结构，在构图期间，栅结构的高宽比相对低。因此，蚀刻工序更加可靠。此外，在构图期间没有金属层，可以使用相对强的湿法蚀刻溶液来除去任何剩余聚合物，由于湿法蚀刻溶液对金属层的损坏的危害不是问题。
第三个优势在于，由于栅结构的下部具有相对低的高宽比，减轻由于机械应力的栅结构的倾斜或弯曲的危险。因此改进了器件制造产量和操作可靠性。
第四个优势在于，由于在镶嵌(Damascene)类工序中施加控制栅的金属层图形，在形成层间介质绝缘层之后，可以将金属层图形形成为任意期望的厚度，并具有扩大的宽度，如上参照图2、4A和4B的第二实施例所示。用于提供所得器件的字线的相对厚和宽的金属层，导致在所得字线中降低的阻抗。
第五个优势在于，第二多晶硅层40和金属层70之间的控制栅中的阻挡层对于本发明的制造工序来说不是重要的。这是因为对于提高金属层和多晶硅层之间的粘附，以及防止多晶硅层的硅原子和金属层的金属原子发生反应的减小的需求。由于在本发明中不在金属层上执行后氧化工序，在此方式中不加热金属层，其可引起上述问题。鉴于此，包括阻挡层对于本发明的器件及制造方法来说不是至关重要的，因此，可以获得控制栅的所得厚度的进一步减小。
尽管参照其优选实施例具体示出并描述了本发明，本领域技术人员将理解，在此可以做出各种形式和细节上的变化，而不背离由所附的权利要求书所限定的本发明的精神和范围。

Claims (44)

1.一种制造半导体器件的方法，包括：
顺序地在衬底上提供氧化物层、第一多晶硅层、以及第二多晶硅层；
在第二多晶硅层上提供第一硬掩模图形；
使用第一硬掩模图形作为掩模，构图氧化物层、第一多晶硅层和第二多晶硅层，以形成包括氧化物图形、第一多晶硅图形和第二多晶硅图形的下栅结构；
氧化下栅结构，以提供下栅结构的侧壁上的氧化层；
在包括氧化层的下栅结构上提供绝缘层；
除去第一硬掩模图形，以在绝缘层中形成第一开口，该第一开口露出第二多晶硅图形；以及
在第二多晶硅图形上的第一开口中形成金属图形，该第二多晶硅图形具有其侧壁上的氧化层。
2.如权利要求1的方法，其中金属图形部分地填充第一开口，并且该方法还包括：
扩大第一开口的剩余上部，以形成扩大的第一开口；以及
在金属图形上的第一开口中形成第二硬掩模图形。
3.如权利要求2的方法，还包括：
通过使用第二硬掩模图形作为蚀刻掩模蚀刻绝缘层，在绝缘层中形成第二开口，该第二开口露出部分衬底；以及
使用导电材料填充第二开口，以形成层间接触。
4.如权利要求3的方法，其中层间接触的上部具有大于层间接触的下部的宽度，并且其中层间接触的上部重叠部分金属图形。
5.如权利要求4的方法，还包括连接交替栅结构的金属图形，以形成非易失性存储器件的晶体管选择线。
6.如权利要求4的方法，其中层间接触的上部还重叠与下栅结构相邻的衬底中的隔离区。
7.如权利要求2的方法，还包括在第一多晶硅层和第二多晶硅层之间提供栅间介质层，并且其中构图还包括构图栅间介质层，以形成栅间介质图形。
8.如权利要求7的方法，其中第一多晶硅图形包括浮置栅，并且其中第二多晶硅图形和金属图形包括非易失半导体器件的控制栅。
9.如权利要求7的方法，其中栅间介质层包括氧化物/氮化物/氧化物(ONO)层。
10.如权利要求7的方法，还包括在金属图形和第二多晶硅层图形之间形成阻挡层图形。
11.如权利要求10的方法，还包括在形成金属图形之前扩大第一开口，以形成扩大的第一开口，并且其中在扩大的第一开口中形成金属图形。
12.如权利要求11的方法，其中金属图形部分地填充扩大的第一开口，并且该方法还包括：
进一步扩大该扩大的第一开口的剩余上部，以形成进一步扩大的第一开口；以及
在金属图形上的进一步扩大的第一开口中形成第二硬掩模图形。
13.如权利要求1的方法，其中氧化下栅结构包括加热下栅结构，并将该结构浸入包括氧的气氛。
14.如权利要求1的方法，其中提供氧化物层包括在衬底的第一区中以第一厚度形成氧化物层，并且在衬底的第二区中以第二厚度形成氧化物层，其中第一厚度和第二厚度不同。
15.如权利要求14的方法，其中在第一区中形成的半导体器件是场效应晶体管，并且其中在第二区中形成的半导体器件是浮置栅晶体管，并且其中第二厚度大于第一厚度。
16.如权利要求1的方法，还包括连接相邻栅结构的金属图形，以形成半导体器件的字线和位线之一。
17.一种制造半导体器件的方法，包括：
在衬底上顺序地提供隧道氧化物层、浮置栅多晶硅层、栅间介质层以及控制栅多晶硅层；
在控制栅多晶硅层上提供第一硬掩模图形；
使用第一硬掩模图形作为掩模，构图隧道氧化物层、浮置栅多晶硅层、栅间介质层以及控制栅多晶硅层，以形成包括隧道氧化物图形、浮置栅多晶硅图形、栅间介质图形和控制栅多晶硅图形的下栅结构；
氧化下栅结构，以在下栅结构的侧壁上提供氧化层；
在包括氧化层的下栅结构上提供绝缘层；
除去第一硬掩模图形，以在绝缘层中形成第一开口，该第一开口露出控制栅多晶硅图形；以及
在控制栅多晶硅图形上的第一开口中形成金属图形，该控制栅多晶硅图形具有在其侧壁上的氧化层。
18.如权利要求17的方法，其中栅间介质层包括氧化物/氮化物/氧化物(ONO)层。
19.如权利要求17的方法，其中氧化下栅结构包括加热下栅结构，并将该结构浸入包括氧的气氛。
20.如权利要求17的方法，其中金属图形部分地填充第一开口，并且该方法还包括：
扩大第一开口的剩余上部，以形成扩大的第一开口；以及
在金属图形上的第一开口中形成第二硬掩模图形。
21.如权利要求20的方法，还包括：
通过使用第二硬掩模图形作为蚀刻掩模蚀刻绝缘层，在绝缘层中形成第二开口，该第二开口露出部分衬底；以及
使用导电材料填充第二开口，以形成层间接触。
22.如权利要求21的方法，其中层间接触的上部具有大于层间接触的下部的宽度，并且其中层间接触的上部重叠部分金属图形。
23.如权利要求22的方法，还包括连接交替栅结构的金属图形，以形成非易失性存储器件的晶体管选择线。
24.如权利要求22的方法，其中层间接触的上部还重叠在相邻于下栅结构的衬底中的隔离区。
25.如权利要求17的方法，还包括在金属图形和控制栅多晶硅层图形之间形成阻挡层图形。
26.如权利要求25的方法，还包括在形成金属图形之前扩大第一开口，以形成扩大的第一开口，并且其中在扩大的第一开口中形成金属图形。
27.如权利要求26的方法，其中金属图形部分地填充扩大的第一开口，并且该方法还包括：
进一步扩大该扩大的第一开口的剩余上部，以形成进一步扩大的第一开口；以及
在金属图形上的进一步扩大的第一开口中形成第二硬掩模图形。
28.如权利要17的方法，其中提供氧化物层包括在衬底的第一区中以第一厚度形成氧化物层，并且在衬底的第二区中以第二厚度形成氧化物层，其中第一厚度和第二厚度不同。
29.如权利要求28的方法，其中在第一区中形成的半导体器件是场效应晶体管，并且其中在第二区中形成的半导体器件是浮置栅晶体管，并且其中第二厚度大于第一厚度。
30.如权利要求17的方法，还包括连接相邻栅结构的金属图形，以形成半导体器件的字线和位线之一。
31.一种半导体器件，包括：
半导体衬底；
衬底上的隧道氧化物层图形；
隧道氧化物层图形上的浮置栅多晶硅层图形；
浮置栅多晶硅层图形上的栅间介质层图形；
栅间介质层图形上的控制栅多晶硅层图形；
控制栅多晶硅层图形上的控制栅金属层图形，其中控制栅金属层图形的宽度大于控制栅多晶硅层图形的宽度。
32.如权利要求31的半导体器件，其中隧道氧化物层图形、浮置栅多晶硅层图形、栅间介质层图形、控制栅多晶硅层图形和控制栅金属层图形包括浮置栅结构，并且其中浮置栅结构在半导体衬底的有源区上，并且其中源区和漏区在相邻于浮置栅结构的侧壁的半导体衬底中。
33.如权利要求31的半导体器件，其中在半导体衬底上提供多浮置栅结构，并进一步包括衬底上和多浮置栅结构上的绝缘层，并进一步包括在一对多浮置栅结构之间的绝缘层中的层间接触。
34.如权利要求33的半导体器件，其中层间接触具有比其下部宽的上部，并且其中层间接触的上部重叠部分控制栅金属层图形。
35.如权利要求33的半导体器件，其中连接相邻浮置栅结构的控制栅金属层图形，以提供半导体器件的字线和位线之一。
36.如权利要求33的半导体器件，还包括控制栅金属层图形上的硬掩模图形，其中硬掩模图形的宽度大于控制栅金属层图形的宽度，并且其中硬掩模图形用于层间接触的自对准。
37.一种半导体器件，包括：
半导体衬底；
多栅结构，每个包括：
衬底上的隧道氧化物层图形；
隧道氧化物层图形上的第一多晶硅层图形；
第一多晶硅层图形上的第二多晶硅层图形；
第二多晶硅层图形上的金属层图形；以及
金属层图形上的硬掩模图形，其中硬掩模图形的宽度大于金属层图形的宽度；
衬底和多栅结构上的绝缘层；以及
在一对多栅结构之间的绝缘层中的层间接触，其中硬掩模图形用于层间接触的自对准。
38.如权利要求37的半导体器件，其中金属层图形的宽度大于第二多晶硅层图形的宽度。
39.如权利要求37的半导体器件，其中第一多晶硅层图形具有不同于第二多晶硅层图形的掺杂浓度。
40.如权利要求37的半导体器件，还包括第一多晶硅层图形上的栅间介质层图形，并且其中半导体器件包括浮置栅器件。
41.如权利要求37的半导体器件，其中半导体器件包括场效应晶体管。
42.如权利要求37的半导体器件，还包括在邻近于栅结构的侧壁的半导体衬底中的源区和漏区。
43.如权利要求37的半导体器件，其中层间接触具有比其下部宽的上部，以及其中层间接触的上部重叠部分金属层图形。
44.如权利要求37的半导体器件，其中连接相邻栅结构的金属层图形，以提供半导体器件的字线、位线和晶体管选择线之一。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102074562B (zh) * 2009-11-25 2012-08-29 中国科学院微电子研究所 Nand结构及其形成方法
US9640545B2 (en) 2009-02-10 2017-05-02 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
CN111312716A (zh) * 2018-12-11 2020-06-19 三星电子株式会社 包括沟道结构的半导体器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085131A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
US7994564B2 (en) * 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
KR20090056449A (ko) * 2007-11-30 2009-06-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 형성 방법
JP2010062369A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
KR101615654B1 (ko) * 2010-05-14 2016-05-12 삼성전자주식회사 반도체 소자의 형성방법
KR101150527B1 (ko) * 2010-07-01 2012-06-04 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR102344881B1 (ko) * 2015-03-31 2021-12-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9768070B1 (en) 2016-05-20 2017-09-19 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
CN107689319B (zh) * 2016-08-04 2020-06-05 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
US11715690B2 (en) * 2020-09-24 2023-08-01 Nanya Technology Corporation Semiconductor device having a conductive contact with a tapering profile
US20230074752A1 (en) * 2021-09-08 2023-03-09 Nanya Technology Corporation Semiconductor device with conductive layers having different pattern densities and method for fabricating the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661054A (en) * 1995-05-19 1997-08-26 Micron Technology, Inc. Method of forming a non-volatile memory array
US6100559A (en) * 1998-08-14 2000-08-08 Advanced Micro Devices, Inc. Multipurpose graded silicon oxynitride cap layer
KR100295061B1 (ko) * 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
US6346467B1 (en) * 1999-09-02 2002-02-12 Advanced Micro Devices, Inc. Method of making tungsten gate MOS transistor and memory cell by encapsulating
US6878622B1 (en) * 2000-10-10 2005-04-12 Advanced Micro Devices, Inc. Method for forming SAC using a dielectric as a BARC and FICD enlarger
KR100357692B1 (ko) * 2000-10-27 2002-10-25 삼성전자 주식회사 비휘발성 메모리소자 및 그 제조방법
KR100423907B1 (ko) * 2001-06-14 2004-03-22 삼성전자주식회사 반도체 장치 및 그 제조방법
JP3770811B2 (ja) 2001-06-18 2006-04-26 シャープ株式会社 不揮発性記憶装置及びその製造方法
KR100390917B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 플레시 메모리소자의 제조방법
KR100396896B1 (ko) * 2001-08-03 2003-09-02 삼성전자주식회사 디램 반도체 소자의 제조방법
KR20030037573A (ko) * 2001-11-06 2003-05-14 삼성전자주식회사 비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법
US6570214B1 (en) * 2002-03-01 2003-05-27 Ching-Yuan Wu Scalable stack-gate flash memory cell and its contactless memory array
KR100481860B1 (ko) * 2002-09-10 2005-04-11 삼성전자주식회사 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법
KR100673225B1 (ko) 2002-12-27 2007-01-22 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
CN100334715C (zh) * 2003-01-14 2007-08-29 力旺电子股份有限公司 非易失性存储元件
TWI259552B (en) * 2003-06-30 2006-08-01 Macronix Int Co Ltd Self-aligned process for flash memory
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US20060079075A1 (en) * 2004-08-12 2006-04-13 Lee Chang-Won Gate structures with silicide sidewall barriers and methods of manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640545B2 (en) 2009-02-10 2017-05-02 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
CN104112750B (zh) * 2009-02-10 2017-08-08 三星电子株式会社 非易失性存储器装置和垂直nand存储器装置
US9899401B2 (en) 2009-02-10 2018-02-20 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
CN102074562B (zh) * 2009-11-25 2012-08-29 中国科学院微电子研究所 Nand结构及其形成方法
CN111312716A (zh) * 2018-12-11 2020-06-19 三星电子株式会社 包括沟道结构的半导体器件
CN111312716B (zh) * 2018-12-11 2024-04-16 三星电子株式会社 包括沟道结构的半导体器件

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