CN1812107A - 半导体器件和半导体器件的制造方法 - Google Patents
半导体器件和半导体器件的制造方法 Download PDFInfo
- Publication number
- CN1812107A CN1812107A CNA2005101356387A CN200510135638A CN1812107A CN 1812107 A CN1812107 A CN 1812107A CN A2005101356387 A CNA2005101356387 A CN A2005101356387A CN 200510135638 A CN200510135638 A CN 200510135638A CN 1812107 A CN1812107 A CN 1812107A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- film
- insulating film
- electrode
- floating grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000007667 floating Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000012212 insulator Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 36
- 238000005516 engineering process Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000000926 separation method Methods 0.000 claims description 9
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 5
- 230000033228 biological regulation Effects 0.000 claims description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 230000014509 gene expression Effects 0.000 description 29
- 239000010410 layer Substances 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010436 fluorite Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003595 mist Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 235000014347 soups Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
一种半导体器件，包括具备周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元，上述非易失性存储单元，包括设置在上述有源区上边的隧道绝缘膜、设置在上述隧道绝缘膜上边的浮置栅极电极、设置在上述浮置栅极电极上边的控制栅极电极以及设置在上述浮置栅极电极与上述控制栅极电极之间的电极间绝缘膜，在上述非易失性存储单元的沟道宽度方向的剖面上，上述有源区的上表面的上述沟道宽度方向的尺寸，比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短，而且，与上述有源区相对的部分的上述隧道绝缘膜的面积，比与上述浮置栅极电极的上表面相对的部分的上述电极间绝缘膜的面积小。
Description
对相关文献的交叉引用
本发明以在2004年12月27日提出的日本专利申请第2004-377295号为基础并对其主张优先权，并且参照该原专利申请的全部内容。
技术领域
本发明涉及具备包括浮置栅极电极和控制栅极电极的非易失性存储单元的半导体器件及其制造方法。
背景技术
作为半导体器件之一，有非易失性半导体存储器。近些年来，对将非易失性半导体存储器作为数据存放用的器件的需要高涨了起来。作为使用浮置栅极电极的代表性的电可改写的非易失性存储器，公知有NOR型的快擦写存储器(FlashMemory)或NAND型的快擦写存储器。
图18示出了现有的NAND型的快擦写存储器的存储单元的剖面图。图18示出了字线方向(沟道宽度方向)的剖面图(特开平8-316348号公报)。在图18中，81表示硅衬底，81AA表示有源区，82表示元件隔离绝缘膜，83表示隧道绝缘膜(热氧化膜)，84表示浮置栅极电极(多晶硅层)，85表示电极间绝缘膜，86表示控制栅极电极。
如下所述地形成有源区81AA、隧道绝缘膜83和浮置栅极电极84。首先，在硅衬底81上顺序形成上述热氧化膜，上述多晶硅层。其次，在上述多晶硅层上边形成抗蚀图形。然后，以上述抗蚀图形为掩模，通过干法工艺依次刻蚀上述多晶硅层、上述热氧化膜和硅衬底81。其结果是可以自我匹配地形成有源区81AA、隧道绝缘膜83和浮置栅极电极84。因此，隧道绝缘膜83的上表面的面积与浮置栅极电极84的下表面的面积相同。
为了增大NAND型快擦写存储器的存储容量，元件的微细化不断发展。其结果是，难以确保由微细化产生的控制栅极电极-浮置栅极电极间的电容(C2)和浮置栅极电极-衬底间的耦合电容(C1)之间的耦合比(C2/(C1+C2))等问题就变得显著了起来。
图18所示的存储单元，对耦合电容C1和C2做出贡献的隧道绝缘膜83和电极间绝缘膜85的面积相等。因此，耦合比就由隧道绝缘膜83和电极间绝缘膜85的各自的介电系数和厚度决定。
但是，在进行了微细化的元件中，为了增大耦合比而使电极间绝缘膜85变薄是困难的。另一方面，在为了增大耦合比而把高电介质用做电极间绝缘膜85的材料的情况下，在写入数据时，在电极间绝缘膜85内就会产生大的电场。如果在电极间绝缘膜85内产生了大的电场，则电极间绝缘膜85内的电流密度就要增高。其结果是，或者是可能写入的最大电场降低，或者是已储存在浮置栅极电极84内的电荷变得易于通过电极间绝缘膜85漏泄。这些会成为非易失性存储单元的特性劣化的原因。
发明内容
根据本发明的一个方面，提供一种半导体器件，该器件包括具备周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元。上述非易失性存储单元，包括设置在上述有源区上边的隧道绝缘膜、设置在上述隧道绝缘膜上边的浮置栅极电极、设置在上述浮置栅极电极上边的控制栅极电极以及设置在上述浮置栅极电极与上述控制栅极电极之间的电极间绝缘膜。在上述非易失性存储单元的沟道宽度方向的剖面上，上述有源区的上表面的上述沟道宽度方向的尺寸，比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短，而且，与上述有源区相对的部分的上述隧道绝缘膜的面积，比与上述浮置栅极电极的上表面相对的部分的上述电极间绝缘膜的面积小。
根据本发明的一个方面，提供具备包括周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元的半导体器件的制造方法。上述制造方法包括：在上述半导体衬底上边依次形成作为隧道绝缘膜的第1绝缘膜、作为浮置栅极电极的第1导电膜；通过对上述第1导电膜、上述第1绝缘膜和上述半导体衬底进行刻蚀，在上述半导体衬底的表面上形成规定上述有源区、而且规定上述浮置栅极电极和上述隧道绝缘膜的上述非易失性存储单元的沟道宽度方向的形状的元件隔离沟，上述元件隔离沟，在上述沟道宽度方向上，把上述有源区的上表面的上述沟道宽度方向的尺寸形成为使之比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短；在上述元件隔离沟内形成上述元件隔离绝缘膜；在上述第1导电膜上边依次形成作为电极间绝缘膜的第2绝缘膜、作为控制栅极电极的第2导电膜；通过依次刻蚀上述第2导电膜、上述第2绝缘膜、上述第1导电膜、上述第1绝缘膜，决定上述控制栅极电极、上述电极间绝缘膜、上述浮置栅极电极和上述隧道绝缘膜的形状。
附图说明
图1是表示本发明的实施例1的存储单元的俯视图。
图2是图1的存储单元的等效电路图。
图3A和3B是图1的A-A’剖面图和B-B’剖面图。
图4A和4B是表示本发明的实施例1的存储单元的制造方法的工序的的剖面图。
图5A和5B是接在图4A和4B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图6A和6B是接在图5A和5B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图7A和7B是接在图6A和6B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图8A和8B是接在图7A和7B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图9A和9B是接在图8A和8B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图10A和10B是接在图9A和9B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图11A和11B是接在图10A和10B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图12A和12B是接在图11A和11B后边表示本发明的实施例1的存储单元的制造方法的工序的剖面图。
图13是表示本发明的实施例2的存储单元的剖面图。
图14是表示本发明的实施例3的存储单元的剖面图。
图15是表示本发明的另一实施例的存储单元的剖面图。
图16是表示本发明的另一实施例的存储单元的剖面图。
图17是表示现有技术的存储单元的剖面图。
图18是表示现有技术的存储单元的剖面图。
具体实施方式
以下，参照附图说明本发明的实施例。
(实施例1)
图1是本发明的实施例1的NAND型的快擦写存储器的存储单元的俯视图。图2是上述存储单元的等效电路图。在图1和图2中，M1-M8表示非易失性存储单元部分，S1和S2表示选择晶体管部分，CG1-CG8表示浮置栅极电极(字线)，SG1和SG2表示选择栅极，BL1和BL2表示位线，SL表示源极线，Vss表示电源电压(接地)。
图3A是图1的A-A’剖面图，即，是位线方向(沟道长度方向)的剖面图。图3B是B-B’剖面图，即，是字线方向(沟道宽度方向)的剖面图。
图中1表示硅衬底，1AA表示有源区，2表示隧道绝缘膜，3表示浮置栅极电极，6表示第1侧壁绝缘膜，7表示元件隔离沟，8表示元件隔离绝缘膜，9表示电极间绝缘膜，10表示控制栅极电极，11表示扩展部分，12表示第2侧壁绝缘膜，13表示源极/漏极区，14表示层间绝缘膜，15表示硅化钴膜。
本实施例的NAND型的快擦写存储器，具备包括周围被元件隔离绝缘膜8围了起来的有源区1AA的硅衬底1、和设置在有源区1AA上边的存储单元。
上述存储单元，包括设置在有源区1AA上边的隧道绝缘膜2，设置在隧道绝缘膜2上边的浮置栅极电极3，设置在浮置栅极电极3上边的控制栅极电极10，设置在浮置栅极电极3与控制栅极电极10之间的电极间绝缘膜9。
在存储单元的字线方向(沟道宽度方向)的剖面上，有源区1AA的上表面的沟道宽度方向的尺寸L1，比隧道绝缘膜2的下表面的沟道宽度方向的尺寸L2更短，而且，与有源区1AA相对的部分的隧道绝缘膜2的面积(S1)比与浮置栅极电极3的上表面相对的部分的电极间绝缘膜9的面积(S2)小。另外，浮置栅极电极3的上表面和下表面的沟道宽度方向的尺寸大体相同。
在本实施例中，隧道绝缘膜2的面积S1比电极间绝缘膜9的面积S2更小。因此，除去隧道绝缘膜2的介电系数和厚度、电极间绝缘膜9的介电系数和厚度之外，隧道绝缘膜2的面积S1和电极间绝缘膜9的面积S2也成为影响耦合比的参数。
在把隧道绝缘膜2的介电系数和厚度、电极间绝缘膜9的介电系数和厚度做成为与以往的存储器的介电系数和厚度相同的情况下，由于S1＜S2，所以耦合比就要增大。
另一方面，在把耦合比做成为与以往的存储器的耦合比相同的情况下，则可以增加电极间绝缘膜9的厚度。如果电极间绝缘膜9的厚度增加，则在电极间绝缘膜9发生的电场(电流密度)就要减小。例如，在隧道绝缘膜2的厚度是电极间绝缘膜9的厚度的1/3的情况下，可以使电极间绝缘膜的厚度增大到3倍。由此，在电极间绝缘膜9产生的电场的大小就要减少到1/3。采用像这样地使电极间绝缘膜9变厚的办法，即便是在作为电极间绝缘膜9使用包括高电介质材料的绝缘层的情况下，也可以抑制在电极间绝缘膜9中通过的漏电流的发生(特性劣化)。通过抑制漏电流的发生，可以降低相应的写入/擦除的动作电压。
由以上可知，根据本实施例，由于可以实现S1＜S2，所以通过恰当地选择隧道绝缘膜2的厚度和电极间绝缘膜9的厚度，即便是在作为电极间绝缘膜9使用包括高电介质材料的绝缘层的的情况下，也可以实现可以谋求特性劣化的抑制和耦合比的增加的NAND型快擦写存储器。
其次，参看图4A和4B-图12A和12B对本实施例的NAND型快擦写存储器的制造方法进行说明。各个图的A是图1A的A-A’剖面图，各个图的B是图1A的B-B’剖面图。
首先，如图4A和4B所示，在已进行了所希望的掺杂的硅衬底1的表面，通过热氧化法形成隧道绝缘膜2。隧道绝缘膜2的厚度例如是10nm。
其次，在隧道绝缘膜2上边通过LPCVD(Low Pressure ChemicalVapor Deposition，低压化学气相淀积)工艺，依次淀积将成为浮置栅极电极的多晶硅层3，CMP(Chemical Mechanical Polish，化学机械研磨)的阻挡层膜4和RIE(Reactive Ion Etching，反应性离子刻蚀)的掩模膜5。多晶硅层4的厚度例如是150nm。
然后，通过使用抗蚀剂图形(未图示)的RIE工艺，依次刻蚀掩模膜5、阻挡层膜4、多晶硅层3和隧道绝缘膜2。其结果是决定隧道绝缘膜2和浮置栅极电极(多晶硅层3)位线方向的形状。
然后，如图5A和5B所示，通过热氧化法，在多晶硅层3的侧壁上，形成第1侧壁绝缘膜6。
然后，如图6A和6B所示，通过RIE工艺，在隧道绝缘膜2之中选择性地刻蚀那些表面露了出来的区域，然后，通过使用包括CF4和氧的混合气体的、作为使用自由基的气相的刻蚀方法之一的、众所周知的下向流动工艺，对硅衬底1各向同性地进行刻蚀。在这样的刻蚀中，例如，采用在0～700℃的规定的温度中加热或冷却硅衬底1，接着，以1～500cc/min的流量使CF4气体流动的办法，就可以各向同性地刻蚀硅衬底1，可以形成图6B所示的那样的良好的沟。气体并不限于CF4气体，也可以使用含有CF4气体与O2气体的混合气体或别的种类的含卤素的气体。
然后，如图7A和7B所示，通过利用RIE工艺各向异性地刻蚀硅衬底1的露出区域，形成元件隔离沟7。元件隔离沟7的深度例如是150nm。另外，还可以决定有源区1AA的形状。就是说，可以得到具有与隧道绝缘膜2相对的部分的沟道宽度方向的尺寸越往下越大的结构的有源区1AA。上述越往下沟道宽度方向的尺寸越大的部分的侧面，包括向下凸出的面17。
然后，如图8A和图8B所示，通过热氧化法，在硅衬底1的露出表面(元件隔离沟7的底面和侧面)上边，形成硅氧化膜(未图示)。然后，通过等离子体CVD工艺，在整个面上淀积元件隔离绝缘膜8使得把元件隔离沟7填埋起来。在这里，作为元件隔离绝缘膜8可以使用硅氧化膜。上述未图示出来的硅氧化膜的厚度例如为5nm，元件隔离绝缘膜8的厚度例如为400nm。
在这里，在元件隔离沟7之中，为了用图6A和6B所示的工序，用元件隔离绝缘膜效率良好地把通过下向流动工艺由来自横向的刻蚀所形成的沟区域填埋起来，可以采用以下的方法。
即，利用包括由等离子体CVD工艺形成的硅氧化膜和由涂敷法形成的硅氧化膜(涂敷膜)(或者，由热CVD工艺形成的硅氧化膜)的绝缘膜，把元件隔离沟7内填埋起来。
具体地说，在元件隔离沟7之中，在图7A和7B所示的工序中，用元件隔离绝缘膜8把通过RIE工艺形成的沟区域填埋起来，然后，用通过涂敷法形成的硅氧化膜(涂敷膜)或通过热CVD法形成的硅氧化膜填埋剩下的沟区域。
然后，通过CMP工艺，除去元件隔离绝缘膜8的上部和掩模膜5，使得阻挡层膜4露出并且表面平坦。
然后，通过氟酸溶液刻蚀掉元件隔离绝缘膜8恰好相当于阻挡层膜4的膜厚的量，然后，如图9A和9B所示，再用磷酸溶液把已经露了出来的阻挡层膜4除去。
其结果是，元件隔离绝缘膜8的上表面和多晶硅层3的上表面的高度大体相同。另外，结果把有源区1AA的周围包围起来的元件隔离绝缘膜8，把隧道绝缘膜2和浮置栅极电极3的周围也包围了起来。
然后，如图10A和10B所示，通过ALCVD(Atomic Layer ChemicalVapor Deposition，原子层化学气相淀积)工艺，在整个面上淀积将成为电极间绝缘膜9的高电介质绝缘膜，然后，在上述高电介质绝缘膜上边，淀积将成为控制栅极电极10的掺磷多晶硅层。
上述高电介质绝缘膜，是介电系数大于等于6.0的绝缘膜。具体地说，可以举出含有氮化硅、氧化铝、氧化铪、氧化钽、氧化钛和硅酸盐中的至少一种的单层或多层的绝缘膜。在这里，作为上述高电介质绝缘膜使用厚度15nm的氧化铝膜。
然后，如图11A和11B所示，依次在上述多晶硅层上边形成掩模膜(未图示)、抗蚀图形(未图示)，然后，以上述抗蚀图形为掩模通过RIE工艺刻蚀上述掩模膜，进而再以上述抗蚀图形和上述掩模膜为掩模，通过RIE工艺，依次刻蚀上述多晶硅层、上述高电介质绝缘膜、多晶硅层3和隧道绝缘膜2。
其结果是，在控制栅极电极的一部分和在位线方向相邻接的存储单元之间形成狭缝部分16。通过狭缝部分16，决定控制栅极电极10、电极间绝缘膜9、浮置栅极电极3和隧道绝缘膜2的形状。
然后，如图12A和12B所示，用离子注入工艺和退火工艺，在硅衬底1的表面形成扩展部分11。
然后，用热氧化法和LPCVD工艺，在栅极部分(隧道绝缘膜2、浮置栅极电极3、电极间绝缘膜9、控制栅极电极10)的表面(上表面，侧面)和硅衬底1的露出表面上，形成硅氧化膜12。硅氧化膜12的厚度例如是10nm。把像硅氧化膜12这样的绝缘膜叫作电极侧壁绝缘膜(衬垫)。
然后，再次使用离子注入工艺和退火工艺，在硅衬底1的表面形成源极/漏极区13。
然后，通过LPCVD工艺，向整个面上边淀积将成为层间绝缘膜14的BPSG(Borophosphosilicate Glass，磷硅酸盐玻璃)膜，然后，通过CMP工艺，对上述BPSG膜和硅氧化膜12进行研磨，一直到控制栅极电极10的上表面露出来为止。
然后，通过溅射工艺，向整个面上依次淀积Co膜和TiN膜，然后，通过RTA工艺，在控制栅极电极(多晶硅膜)10的上表面，产生目的为生成Si与Co的硅化钴(CoSi2)的反应，接着，通过药液处理，除去上述TiN膜和未反应的Co膜。其结果是，在控制栅极电极10的上表面上边形成硅化钴膜15。也可以形成硅化钴膜15以外的金属硅化物膜。经过这样的处理后就可以得到图3A和3B所示的存储单元。
然后就可以进行布线层的形成工序等众所周知的工序，得到NAND型快擦写存储器。
如上所述，根据本实施例，通过导入新的单元结构，在可以抑制特性劣化的同时，还可以增大单元的耦合比。通过增大耦合比，可以减小在电极间绝缘膜9中发生的电场，作为其结果可以减小动作电压。
(实施例2)
图13是表示本发明的实施例2的存储单元的剖面图。图13是与图3B对应的沟道宽度方向的剖面图，对于那些与图3B对应的部分赋予了与图3B相同的符号并省略详细说明。
本实施例与实施例1不同之处在于与隧道绝缘膜2相对的部分的有源区1AA的侧面具有大体上平坦的面18。
这样的结构，通过在实施例1的图6的工序中，不使用下向流动工艺而代之以通过使用采用对于SiO2使Si的刻蚀速率增大的刻蚀剂例如KOH的湿法工艺(湿法刻蚀)对硅衬底1进行各向同性刻蚀而得到。
这是因为在使用KOH的湿法工艺的情况下，具有刻蚀面依赖于例如(111)或(110)面等的结晶面的倾向的缘故。在硅衬底1的主面为(100)面，其方位为<010>的情况下，上述平坦的面的方位就是<101>。
即便是在上述结构的情况下，由于也与实施例1同样耦合比会增大，所以在电极间绝缘膜9中发生的电场减小，可以得到与实施例1同样的效果。
(实施例3)
图14是表示本发明的实施例3的存储单元的剖面图。图14是与图3B对应的沟道宽度方向的剖面图。另外，对于那些与图3B对应的部分赋予了与图3B相同的符号并省略详细的说明。
本实施例与实施例1不同之处在于在沟道宽度方向上，还把电极间绝缘膜9设置在浮置栅极电极3的上部侧面上边。
这样的结构，可以采用在实施例1的图9所示的工序中，增加用氟酸溶液进行的元件隔离绝缘膜8的刻蚀量，使浮置栅极电极3的上部侧面露出来的办法得到。
根据上述结构，由于浮置栅极电极3与电极间绝缘膜9之间的相对面积变得比实施例1还大。所以可以实现耦合比的进一步的增加。
另外，为了实现上述结构，就需要加厚浮置栅极电极3的厚度。因此，要露出来的浮置栅极电极3的上部侧面的大小，就需要考虑到存储单元的电学特性(单元间的电干扰)和图11的RIE工艺后决定。
另外，本发明并不限于上述实施例。例如，在上述实施例中，虽然说明的是作为半导体衬底使用硅衬底的情况，但是，也可以应用别的半导体衬底。例如，也可以应用SOI衬底或在有源区中含有SiGe区域的半导体衬底。
另外，本发明也可以在具有快擦写存储器和逻辑电路的半导体器件(混合载置LSI)中应用。
另外，在上述实施例中，虽然在沟道宽度方向上，仅仅在有源区1AA的上表面一侧使尺寸比隧道绝缘膜更短，但是，如图15所示，也可以使有源区1AA的全体的尺寸都比隧道绝缘膜更短。
另外，如图16所示，电极间绝缘膜9也可以是不平坦的。另外，如图16所示，也可以没有第1侧壁绝缘膜6。
另外，在图17所示的(特开平08-316348号公报，图14)那样的结构中，虽然具有与有源区1AA相对的部分的隧道绝缘膜83的面积比与浮置栅极电极84的上表面相对的部分的电极间绝缘膜85的面积更小这样的特征，但是，本发明却在以下的点上具有元件特性上的优点。
一点是隧道绝缘膜的耐压高。在图17的结构中，由于有源区1AA与浮置栅极电极84的边沿与隧道绝缘膜83的边沿处于相同位置上，所以在该处易于产生漏电流。
相对于此，在本发明中，由于有源区1AA的端部已进入到比浮置栅极电极3的端部更往内侧，所以在该处的耐压良好。另外一点是根据本发明可以抑制边沿沟道的形成。在本发明的结构的情况下，浮置栅极电极3以把沟道边沿的两侧覆盖起来的方式存在。因此，对沟道边沿区域的来自浮置栅极电极的电场支配力增强。由此，可以抑制边沿沟道的形成。
对于本专业的技术人员来说还可以容易地想到其他的优点和变形。本发明的范围并不限于上述的特定细节和具体实施例。因此，在不脱离本发明的由权利要求及其等效要求所确定的主旨的范围内，可进行各种变形是不言而喻的。
Claims (20)
1.一种半导体器件，包括：
具备周围被元件隔离绝缘膜围了起来的有源区的半导体衬底；和
设置在上述有源区上边的非易失性存储单元，上述非易失性存储单元，包括：设置在上述有源区上边的隧道绝缘膜、设置在上述隧道绝缘膜上边的浮置栅极电极、设置在上述浮置栅极电极上边的控制栅极电极以及设置在上述浮置栅极电极与上述控制栅极电极之间的电极间绝缘膜；在上述非易失性存储单元的沟道宽度方向的剖面上，上述有源区的上表面的上述沟道宽度方向的尺寸，比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短，而且，与上述有源区相对的部分的上述隧道绝缘膜的面积，比与上述浮置栅极电极的上表面相对的部分的上述电极间绝缘膜的面积小。
2.根据权利要求1所述的半导体器件，其中，上述电极间绝缘膜是介电系数大于等于6.0的绝缘膜。
3.根据权利要求2所述的半导体器件，其中，上述电极间绝缘膜，是含有氮化硅、氧化铝、氧化铪、氧化钽、氧化钛和硅酸盐中的至少一种的单层或多层的绝缘膜。
4.根据权利要求1所述的半导体器件，其中，上述浮置栅极电极和上述控制栅极电极，是包括多晶硅的半导体层。
5.根据权利要求1所述的半导体器件，其中，与上述隧道绝缘膜相对的部分的上述有源区，其上述沟道宽度方向的尺寸越往下越大。
6.根据权利要求1所述的半导体器件，其中，与上述隧道绝缘膜相对的部分的上述有源区的侧面，包括向下凸出的面。
7.根据权利要求1所述的半导体器件，其中，与上述隧道绝缘膜相对的部分的上述有源区的侧面，包括大体上平坦的面。
8.根据权利要求1所述的半导体器件，其中，把上述有源区的周围包围起来的上述元件隔离绝缘膜，还把上述隧道绝缘膜和上述浮置栅极电极的周围包围起来。
9.根据权利要求1所述的半导体器件，其中，上述电极间绝缘膜还设置在上述浮置栅极电极的上部侧面上边。
10.根据权利要求1所述的半导体器件，其中，还包括设置在上述浮置栅极电极上边的金属硅化物膜。
11.一种半导体器件的制造方法，其具备包括周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元，
上述制造方法包括：
在上述半导体衬底上边依次形成作为隧道绝缘膜的第1绝缘膜、作为浮置栅极电极的第1导电膜；
通过对上述第1导电膜、上述第1绝缘膜和上述半导体衬底进行刻蚀，在上述半导体衬底的表面形成规定上述有源区、而且规定上述浮置栅极电极和上述隧道绝缘膜的上述非易失性存储单元的沟道宽度方向的形状的元件隔离沟，上述元件隔离沟，在上述沟道宽度方向上，把上述有源区的上表面的上述沟道宽度方向的尺寸形成为使之比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短；
在上述元件隔离沟内形成上述元件隔离绝缘膜；
在上述第1导电膜上边依次形成作为电极间绝缘膜的第2绝缘膜、作为控制栅极电极的第2导电膜；和
通过依次刻蚀上述第2导电膜、上述第2绝缘膜、上述第1导电膜、上述第1绝缘膜，决定上述控制栅极电极、上述电极间绝缘膜、上述浮置栅极电极和上述隧道绝缘膜的形状。
12.根据权利要求11所述的制造方法，其中，形成上述元件隔离沟的步骤，包括：各向同性地刻蚀上述第1导电膜、上述第1绝缘膜和上述半导体衬底；各向异性地刻蚀上述半导体衬底。
13.根据权利要求12所述的制造方法，其中，各向同性地刻蚀上述半导体衬底的步骤，包括用气相进行的刻蚀。
14.根据权利要求12所述的制造方法，其中，各向同性地刻蚀上述半导体衬底的步骤，包括用溶液进行的刻蚀。
15.根据权利要求11所述的制造方法，其中，在上述元件隔离沟内形成上述元件隔离绝缘膜的步骤，包括：通过CVD工艺形成第1元件隔离绝缘膜；和通过涂敷法在上述第1元件隔离绝缘膜上边形成第2元件隔离绝缘膜。
16.根据权利要求15所述的制造方法，其中，上述第1元件隔离绝缘膜和上述第2元件隔离绝缘膜是同种的绝缘膜。
17.根据权利要求12所述的制造方法，其中，在上述元件隔离沟内形成上述元件隔离绝缘膜的步骤，包括：通过CVD工艺形成第1元件隔离绝缘膜；和通过涂敷法在上述第1元件隔离绝缘膜上边形成第2元件隔离绝缘膜。
18.根据权利要求17所述的制造方法，其中，上述第1元件隔离绝缘膜和上述第2元件隔离绝缘膜是同种的绝缘膜。
19.根据权利要求13所述的制造方法，其中，在上述元件隔离沟内形成上述元件隔离绝缘膜的步骤，包括：通过CVD 艺形成第1元件隔离绝缘膜；和通过涂敷法在上述第1元件隔离绝缘膜上边形成第2元件隔离绝缘膜。
20.根据权利要求19所述的制造方法，其中，上述第1元件隔离绝缘膜和上述第2元件隔离绝缘膜是同种的绝缘膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004377295A JP2006186073A (ja) | 2004-12-27 | 2004-12-27 | 半導体装置およびその製造方法 |
| JP377295/2004 | 2004-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1812107A true CN1812107A (zh) | 2006-08-02 |
| CN100530660C CN100530660C (zh) | 2009-08-19 |
Family
ID=36611321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101356387A Expired - Fee Related CN100530660C (zh) | 2004-12-27 | 2005-12-27 | 半导体器件和半导体器件的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20060140028A1 (zh) |
| JP (1) | JP2006186073A (zh) |
| CN (1) | CN100530660C (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569304A (zh) * | 2010-12-29 | 2012-07-11 | 精工电子有限公司 | 半导体非易失性存储装置 |
| CN101667559B (zh) * | 2008-09-05 | 2012-12-05 | 海力士半导体有限公司 | 制造非易失性存储器件的方法 |
| WO2013166981A1 (zh) * | 2012-05-09 | 2013-11-14 | 无锡华润上华半导体有限公司 | Nor结构闪存及其制备方法 |
| CN108417578A (zh) * | 2012-12-04 | 2018-08-17 | 三星电子株式会社 | 包括具有三维结构的存储单元阵列的非易失性存储器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4528718B2 (ja) * | 2005-12-27 | 2010-08-18 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2008071827A (ja) | 2006-09-12 | 2008-03-27 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP2008118007A (ja) * | 2006-11-07 | 2008-05-22 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2008186838A (ja) * | 2007-01-26 | 2008-08-14 | Toshiba Corp | 半導体装置、その製造方法及び不揮発性半導体記憶装置 |
| JP2009054942A (ja) | 2007-08-29 | 2009-03-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20090065754A (ko) * | 2007-12-18 | 2009-06-23 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
| KR20090084128A (ko) * | 2008-01-31 | 2009-08-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 제조방법 |
| JP2010147414A (ja) | 2008-12-22 | 2010-07-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011066038A (ja) | 2009-09-15 | 2011-03-31 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174140A (ja) * | 1988-12-26 | 1990-07-05 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3313024B2 (ja) * | 1996-05-27 | 2002-08-12 | 三菱電機株式会社 | トレンチ分離構造の最適化方法 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH11135609A (ja) * | 1997-10-29 | 1999-05-21 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH11261038A (ja) * | 1998-03-11 | 1999-09-24 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2002289683A (ja) * | 2001-03-28 | 2002-10-04 | Nec Corp | トレンチ分離構造の形成方法および半導体装置 |
| KR100466196B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| JP3845073B2 (ja) * | 2003-05-27 | 2006-11-15 | 株式会社東芝 | 半導体装置 |
| JP2005026380A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 不揮発性メモリを含む半導体装置及びその製造方法 |
| US20050145923A1 (en) * | 2004-01-06 | 2005-07-07 | Chiou-Feng Chen | NAND flash memory with enhanced program and erase performance, and fabrication process |
| JP2005235987A (ja) * | 2004-02-19 | 2005-09-02 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2005285818A (ja) * | 2004-03-26 | 2005-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-12-27 JP JP2004377295A patent/JP2006186073A/ja active Pending
-
2005
- 2005-12-23 US US11/315,280 patent/US20060140028A1/en not_active Abandoned
- 2005-12-27 CN CNB2005101356387A patent/CN100530660C/zh not_active Expired - Fee Related
-
2007
- 2007-06-27 US US11/819,428 patent/US20070254434A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101667559B (zh) * | 2008-09-05 | 2012-12-05 | 海力士半导体有限公司 | 制造非易失性存储器件的方法 |
| CN102569304A (zh) * | 2010-12-29 | 2012-07-11 | 精工电子有限公司 | 半导体非易失性存储装置 |
| CN102569304B (zh) * | 2010-12-29 | 2016-01-20 | 精工电子有限公司 | 半导体非易失性存储装置 |
| WO2013166981A1 (zh) * | 2012-05-09 | 2013-11-14 | 无锡华润上华半导体有限公司 | Nor结构闪存及其制备方法 |
| US9520400B2 (en) | 2012-05-09 | 2016-12-13 | Csmc Technologies Fabi Co., Ltd. | NOR structure flash memory and manufacturing method thereof |
| CN108417578A (zh) * | 2012-12-04 | 2018-08-17 | 三星电子株式会社 | 包括具有三维结构的存储单元阵列的非易失性存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070254434A1 (en) | 2007-11-01 |
| JP2006186073A (ja) | 2006-07-13 |
| CN100530660C (zh) | 2009-08-19 |
| US20060140028A1 (en) | 2006-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1812107A (zh) | 半导体器件和半导体器件的制造方法 | |
| CN1855548A (zh) | 半导体存储器件及其制造方法 | |
| CN1713386A (zh) | 非易失性半导体存储器件及其制造方法 | |
| US8829644B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| CN1779916A (zh) | 制造半导体器件的方法 | |
| CN1913132A (zh) | 非易失性半导体集成电路器件及其制造方法 | |
| CN1393937A (zh) | 半导体器件及其制造方法 | |
| KR101026382B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| CN1577823A (zh) | 半导体器件及其制造方法 | |
| KR100885891B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| US20080064164A1 (en) | Method of manufacturing nonvolatile memory device | |
| US6984559B2 (en) | Method of fabricating a flash memory | |
| US7102193B1 (en) | Non-volatile memory and fabricating method thereof | |
| CN1447390A (zh) | 半导体器件及其制造方法 | |
| JP2007081301A (ja) | 半導体装置の製造方法および半導体装置 | |
| CN1591837A (zh) | 用于制造闪存器件的方法 | |
| CN1309083C (zh) | 分离栅极快闪存储单元及其制造方法 | |
| CN1917177A (zh) | 分离栅极快闪存储器及其制造方法 | |
| CN1674292A (zh) | 非挥发性存储单元及其制造方法 | |
| CN1917185A (zh) | 快闪存储器及其制造方法 | |
| CN100339979C (zh) | 快闪存储单元及其制造方法 | |
| CN1897256A (zh) | 制造闪存设备的方法 | |
| CN116709781A (zh) | 半导体存储装置及其制造方法 | |
| CN1225794C (zh) | 闪存元件的结构及其制造方法 | |
| TW202240785A (zh) | 半導體結構及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20121227 |