CN101667559B - 制造非易失性存储器件的方法 - Google Patents

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Abstract

本发明提供一种制造非易失性半导体器件的方法。所述方法包括：在衬底上形成第一硬掩模层；蚀刻第一硬掩模层和衬底以形成在第一方向上彼此平行延伸的多个隔离沟槽；在隔离沟槽中掩埋介电层以形成隔离层；在其中形成隔离层的所得结构上形成多个浮置栅极掩模图案，所述浮置栅极掩模图案在与第一方向交叉的第二方向上彼此平行延伸；通过使用浮置栅极掩模图案作为蚀刻阻挡来蚀刻第一硬掩模层，以形成多个岛形浮置栅电极沟槽；和在浮置栅电极沟槽中掩埋导电层以形成多个岛形浮置栅电极。

Description

制造非易失性存储器件的方法
相关申请
本申请要求2008年9月5日提交的韩国专利申请10-2008-0087741的优先权，通过引用将其全部内容并入本文。
技术领域
本公开内容涉及制造半导体器件的方法，更具体涉及制造非易失性存储器件的方法。
背景技术
即使当电源中断时非易失性存储器件也能够保持数据。通常，非易失性存储器件包括栅极图案，各栅极图案均具有隧道隔离层、浮置栅电极、电荷阻挡层和控制栅电极。非易失性存储器件通过使浮置栅电极充电/放电来存储数据。以下将参考附图描述通常非易失性存储器件的结构及其问题。
图1是通常浮置栅极型非易失性存储器件的布置图。
参考图1，在场区102中形成的线形隔离层限定有源区101。在衬底上在第一方向A-A’上设置位线，在与第一方向A-A’交叉的第二方向B-B’上设置字线。在第一方向A-A’上在有源区101的某一部分中形成隧道隔离层和浮置栅电极，在第二方向B-B’上形成控制栅电极。
图2A～5B说明一种制造通常的浮置栅极型非易失性存储器的方法。图2A、3A、4A和5A是沿着图1的方向A-A’截取的截面图，图2B、3B、4B和5B是沿着图1的方向B-B’截取的截面图。
参考图2A和2B，在衬底200上形成隧道隔离层210。隧道隔离层210根据电荷隧穿而用作能量势垒层，并由氧化物形成。
在隧道隔离层210上形成用于浮置栅电极的导电层220。电荷注入浮置栅电极或从浮置栅电极排出。浮置栅电极由多晶硅形成。在用于浮置栅电极的导电层220上形成硬掩模层230。硬掩模层230由氮化物形成。
在硬掩模层230上形成在第一方向上延伸的器件隔离掩模图案240，并且通过使用器件隔离掩模图案240作为蚀刻阻挡来蚀刻硬掩模层230、用于浮置栅电极的导电层220、隧道隔离层210和衬底200至一定厚度，从而形成隔离沟槽。
参考图3A和3B，通过在隔离沟槽中掩埋氧化物层形成隔离层250。因此，限定有源区和场区，并且在有源区中形成用于线型浮置栅电极的导电图案220A。附图标记200A、210A和230A分别表示蚀刻后的衬底、蚀刻后的隧道隔离层以及蚀刻后的硬掩模。
蚀刻隔离层250至一定厚度以调节其有效场氧化物高度(EFH)。有效场氧化物高度表示从有源区中衬底200的表面至隔离层250的表面的高度(W1)。调节的有效场氧化物高度增加了浮置栅电极接触将在后续工艺中形成的电荷阻挡层的面积，并因此可提高非易失性存储器件的耦合比率。
参考图4A和4B，移除硬掩模图案230A以暴露用于浮置栅电极的导电图案220A的表面，并且在所得结构上形成电荷阻挡层260。电荷阻挡层260防止电荷传输通过浮置栅电极和向上移动。电荷阻挡层260包括其中堆叠氧化物层、氮化物层和氧化物层的ONO层。
参考图5A和5B，在其中形成电荷阻挡层260(图4A和4B)的所得结构上形成用于所述控制栅电极的导电层。在用于所述控制栅电极的导电层上限定的控制栅电极区域被暴露，形成在第二方向上延伸的控制栅极掩模图案(未显示)。
使用所述控制栅极掩模图案作为蚀刻阻挡，来蚀刻用于控制栅电极的导电层、电荷阻挡层和用于浮置栅电极的导电图案220A，以由此形成包括隧道介电图案210A、浮置栅电极220B、电荷阻挡层260A和控制栅电极270的栅极图案。
在栅极图案形成期间，隧道介电图案210A可受到损伤。这可劣化非易失性存储器件的数据保持特性和循环特性，以下将对此进行更详细的描述。
根据制造非易失性存储器件的通常方法，在具有隧道隔离层210的所得结构上形成的用于浮置栅电极的导电层220首先蚀刻成线型。在栅极图案形成期间，对导电层220进行二次蚀刻以形成岛形浮置栅电极。因此，在蚀刻用于控制栅电极的导电层270、电荷阻挡层260和用于浮置栅电极的导电层220以形成栅极图案的工艺期间，隧道隔离层210可受到损伤。
同时，已经提出制造凹陷浮置栅电极，以避免存储器件由于集成密度改善而导致其沟道长度减小所引起劣化。
然而，当形成这种凹陷浮置栅电极时，仅仅其沟道长度增加而其高度保持相同，因此耦合比率降低。因而存储器件特性劣化。
发明内容
根据一个或多个实施方案，提供一种制造非易失性存储器件的方法，所述方法包括：在衬底上形成第一硬掩模层；蚀刻第一硬掩模层和衬底以形成在第一方向上彼此平行延伸的多个隔离沟槽；在隔离沟槽中掩埋绝缘层以形成隔离层；在其中形成隔离层的所得结构上形成多个浮置栅极掩模图案，所述浮置栅极掩模图案在与第一方向交叉的第二方向上彼此平行延伸；通过使用浮置栅极掩模图案作为蚀刻阻挡来蚀刻第一硬掩模层以形成多个岛形浮置栅电极沟槽；和在浮置栅电极沟槽中掩埋导电层以形成多个岛形浮置栅电极。
根据一个或多个实施方案，提供一种制造非易失性存储器件的方法，所述方法包括：在衬底上形成第三硬掩模层；在第三硬掩模层上形成第四硬掩模层，第四硬掩模层比第三硬掩模层具有更高的蚀刻选择性；蚀刻第四硬掩模层、第三硬掩模层和衬底以形成在第一方向上彼此平行延伸的多个隔离沟槽；在隔离沟槽中掩埋绝缘层以形成隔离层；在其中形成隔离层的所得结构上形成多个浮置栅极掩模图案，所述浮置栅极掩模图案在与第一方向交叉的第二方向上彼此平行延伸；通过使用浮置栅极掩模图案作为蚀刻阻挡来蚀刻第四硬掩模层和第三硬掩模，以形成多个岛形浮置栅电极沟槽；和在浮置栅电极沟槽中掩埋导电层以形成多个岛形浮置栅电极。
根据一个或多个实施方案，提供一种制造具有凹陷浮置栅电极的非易失性存储器件的方法，所述方法包括：在衬底上形成硬掩模层；在硬掩模层上形成多个浮置栅极掩模图案；通过使用浮置栅极掩模图案作为蚀刻阻挡来蚀刻硬掩模层以形成多个浮置栅电极沟槽；使浮置栅电极沟槽的底部凹陷一定深度；在其中形成凹陷浮置栅电极沟槽的所得结构上形成用于浮置栅电极的导电层；和平坦化所述用于浮置栅电极的导电层直至暴露硬掩模层。
附图说明
图1是典型浮置栅极型非易失性存储器件的布局图。
图2A～5B说明一种制造典型浮置栅极型非易失性存储器的方法。
图6是根据一个实施方案的浮置栅极型非易失性存储器件的布局图。
图7A～9C说明根据一个实施方案的制造浮置栅极型非易失性存储器件的方法。
图10A～17C说明根据另一个实施方案的制造非易失性存储器件的方法。
图18A～24C说明根据另一个实施方案的制造非易失性存储器件的方法。
图25A～25C说明根据另一个实施方案的制造非易失性存储器件的方法。
具体实施方式
其它的目的和优点可通过以下描述来理解并通过参考所述公开的实施方案而变得显而易见。
在图中，将层和区域的尺寸进行放大以清楚地说明。也应该理解，当层(或膜)被称为在另一层或衬底“上”或“上方”时，其可以直接在所述其它层或衬底上，或也可存在中间层。此外，应理解，当层被称为在另一个层“下”的时候，其可以直接在所述另一层下，也可存在一个或多个中间层。另外，也应理解，当层被称为在两层“之间”时，其可以是在所述两层之间的仅有的层，或也可存在一个或更多个中间层。在整个附图中，相同附图标记表示相同元件。
图6是根据一个实施方案的浮置栅极型非易失性存储器件的布置图。
参考图6，在场区302中形成的线型隔离层限定有源区301。在衬底上在第一方向A-A’上提供位线，在与第一方向A-A’交叉的第二方向B-B’上提供字线。在第一方向A-A’上在有源区301的某一部分中形成隧道隔离层和浮置栅电极，在第二方向B-B’上形成控制栅电极。
图7A～9C说明根据一个实施方案的制造浮置栅极型非易失性存储器件的方法。图7A、8A和9A是浮置栅极型非易失性存储器件的顶视图。图7B、8B和9B是沿着图6的第一方向A-A’截取的截面图。图7C、8C和9C是沿着第二方向B-B’截取的截面图。
参考图7A～7C，蚀刻衬底400至一定深度，以形成在第一方向A-A’彼此平行延伸的多个隔离沟槽。通过在隔离沟槽中掩埋介电层形成隔离层410。介电层可由氧化物形成。
在其中形成隔离层410的衬底400上形成在第二方向B-B′上彼此平行延伸的多个浮置栅极掩模图案420。浮置栅极掩模图案420在第二方向B-B′上延伸，同时暴露岛形浮置栅电极区域F。
浮置栅电极区域F是与将通过后续工艺形成的控制栅电极相交的区域，即在通过隔离层410限定的有源区中将通过后续工艺形成岛形浮置栅电极的区域。因此，浮置栅极掩模图案420交替暴露浮置栅电极区域F和隔离层410。
参考图8A～8C，通过使用浮置栅极掩模图案420作为蚀刻阻挡来蚀刻衬底400的暴露部分(即，浮置栅电极区域F)至一定深度，从而形成在第一方向和第二方向上布置的岛形浮置栅电极沟槽T。在此，仅仅衬底400的暴露部分得到选择性地蚀刻，隔离层410得到保持，由此使得在第二方向上相邻的浮置栅电极沟槽T彼此隔离。这样，形成岛形浮置栅电极沟槽T。浮置栅电极区域F的蚀刻可在隔离层410和衬底400之间的蚀刻选择性高的条件下实施。即，浮置栅电极区域F的蚀刻可在衬底400的蚀刻选择性高的蚀刻条件下实施。附图标记400A表示蚀刻后的衬底。
参考图9A～9C，在浮置栅电极沟槽T的内壁中形成隧道隔离层430。隧道隔离层430根据电荷隧穿而用作能量势垒层。隧道隔离层430可由氧化物形成。
通过在浮置栅电极沟槽T中掩埋导电层形成在第一方向和第二方向上布置的岛形浮置栅极电极440。浮置栅电极440是其中存储电荷的实际数据存储器。浮置栅电极440可由多晶硅形成。
通过在之前图案化的浮置栅电极沟槽T中掩埋导电层，可由镶嵌工艺形成岛形浮置栅电极440。
可蚀刻隔离层410至一定厚度，以调节器件的有效场氧化物高度(EFH)。有效场氧化物高度表示从有源区中衬底400的表面至隔离层410的表面的高度(W2)。使用调节的有效场氧化物高度，可调节非易失性存储器件的耦合比率。
在所得结构上形成电荷阻挡层450。电荷阻挡层450防止电荷传输通过浮置栅电极440和向上移动。电荷阻挡层450可包括其中堆叠氧化物层、氮化物层和氧化物层的ONO层。
在电荷阻挡层450上形成用于控制栅电极的导电层，并且形成在第二方向上延伸的多个控制栅极掩模图案(未显示)，以覆盖控制栅极区域。
使用掩模图案作为蚀刻阻挡来蚀刻用于控制栅电极的导电层，以形成覆盖浮置栅电极440并在第二方向上延伸的控制栅电极460。控制栅电极460可由金属硅化物形成。
这样，形成包括隧道介电图案430、浮置栅电极440、电荷阻挡层450和控制栅电极460的栅极图案。
如上所述，由于通过镶嵌工艺先形成岛形浮置栅电极440，所以隧道隔离层430在栅极图案形成期间没有暴露。因此，能够防止数据保持特性和循环特性由于隧道隔离层430的损伤所导致的劣化。
图10A～17C说明根据另一个实施方案的制造非易失性存储器件的方法。图10A、11A、12A、13A、14A、15A、16A和17A是非易失性存储器件的顶视图。图10B、11B、12B、13B、14B、15B、16B和17B是沿着图3的第一方向A-A’截取的截面图。图10C、11C、12C、13C、14C、15C、16C和17C是沿着图3的第二方向B-B’截取的截面图。
参考图10A～10C，在衬底500上形成硬掩模层510。硬掩模层510可具有第一硬掩模层510A、相对于第一硬掩模层510A具有高蚀刻选择性的第二硬掩模层510B、以及相对于第二硬掩模层510B具有高蚀刻选择性的第三硬掩模层510C的堆叠结构。特别地，第二硬掩模层510B可由相对于第一硬掩模层510A和第三硬掩模层510C具有高蚀刻选择性的材料形成。例如，第一硬掩模层510A可由氧化物形成，第二硬掩模层510B可由氮化物形成。而且，第三硬掩模层510C可由氧化物形成。浮置栅电极的厚度由第一硬掩模层510A的厚度确定。即，由于浮置栅电极和第一硬掩模层510A具有相同厚度，所以通过增加第一硬掩模层510A的高度以及由此导致增加浮置栅电极的高度，可增加耦合比率。
在第三硬掩模层510C上形成在第一方向上彼此平行延伸的多个器件隔离掩模图案520。
参考图11A～11C，通过使用器件隔离掩模图案520(图10B和10C)作为蚀刻阻挡来蚀刻硬掩模层510(图10B和10C)以及衬底500(图10B和10C)至一定深度，从而形成在第一方向上彼此平行延伸的多个隔离沟槽。在其中形成隔离沟槽的所得结构上形成绝缘层。绝缘层可由氧化物形成。通过实施平坦化工艺直至暴露第二硬掩模层510B的表面来形成隔离层530。附图标记500A、510AA、510BA表示蚀刻后的衬底、蚀刻后的第一硬掩模层和蚀刻后的第二硬掩模层。
参考图12A～12C，通过使用蚀刻后的第二硬掩模层510BA作为蚀刻阻挡，使得隔离层530(图11A和11C)凹陷一定厚度，并且在凹陷区域中掩埋第四硬掩模层540。当在后续工艺中形成岛形浮置栅电极沟槽时，第四硬掩模层540用作蚀刻阻挡。第四硬掩模层540可由比硬掩模层510具有更高蚀刻选择性的材料形成。特别地，第四硬掩模层540可由多晶硅形成。附图标记530A表示凹陷的隔离层。
参考图13A～13C，在其中形成第四硬掩模层540的所得结构上形成在第二方向上彼此平行延伸的多个浮置栅极掩模图案550。在此，浮置栅极掩模图案550在第二方向上延伸，同时暴露在第二方向上布置的岛形浮置栅电极区域F。
浮置栅电极区域F是与将通过后续工艺形成的控制栅电极相交的区域。此外，浮置栅电极区域F是在凹陷隔离层530A之间限定的有源区中将通过后续工艺形成岛形浮置栅电极的区域。
在此，在浮置栅电极区域F上形成所述硬掩模层，即蚀刻后的第一硬掩模层510AA和蚀刻后的第二硬掩模层510BA，并且在凹陷的隔离层530A上形成第四硬掩模层540。因此，浮置栅极掩模图案550交替暴露蚀刻后的第二硬掩模层510BA和第四硬掩模层540。
参考图14A～14C，使用浮置栅极掩模图案550(图13B)作为蚀刻阻挡，蚀刻所述硬掩模即蚀刻后的第二硬掩模层510BA(图13B)和蚀刻后的第一硬掩模层510AA(图13B)，以形成在第一方向和第二方向上布置的岛形浮置栅电极沟槽T。
由于第四硬掩模层540还用作蚀刻阻挡，所以可形成岛形浮置栅电极沟槽T，而不损伤在第二方向上布置的浮置栅电极区域F之间的凹陷隔离层530A。形成浮置栅电极沟槽T的工艺可在其中第一硬掩模层510A和第二硬掩模层510B的蚀刻选择性高于第四硬掩模层540的蚀刻选择性的条件下实施。附图标记510AB和510BB分别表示第一硬掩模图案和第二硬掩模图案。
参考图15A～15C，可使浮置栅电极沟槽T下方的蚀刻后的衬底500A(图14B和14C)凹陷一定深度。这种情况下，通过形成凹陷浮置栅电极可增加沟道长度。由于通过第一硬掩模图案510AB增加了浮置栅电极高度，所以可确保足够的耦合比率。附图标记500B表示凹陷衬底。
参考图16A～16C，在浮置栅电极沟槽T的内壁中形成隧道隔离层560。隧道隔离层560可由氧化物形成。
通过在浮置栅电极沟槽T中掩埋导电层形成在第一方向和第二方向布置的岛形浮置栅极电极570。浮置栅电极570可由多晶硅形成。以下将更详细地描述形成浮置栅电极570的工艺。
在其中形成浮置栅电极沟槽T的所得结构上形成用于浮置栅电极的导电层。用于浮置栅电极的导电层通过使用第二硬掩模图案510BB作为蚀刻停止层进行平坦化，并且通过使用第二硬掩模图案510BB作为蚀刻阻挡来进行蚀刻，直至暴露凹陷隔离层530A的表面。这样以此，形成岛形浮置栅电极570。
参考图17A～17C，蚀刻凹陷隔离层530A(图16C)至一定深度以控制器件的有效场氧化物高度(EFH)。由于调节的有效场氧化物高度，所以暴露的浮置栅电极570的面积增加，因此浮置栅极型非易失性存储器件的耦合比率增加。特别地，由于第二硬掩模图案510BB存在于在第一方向上相邻的浮置栅电极之间的第一硬掩模图案510AB上，所以可容易地调节有效场氧化物高度。附图标记530B表示蚀刻至一定深度的隔离层。
移除第二硬掩模图案510BB，并且在所得结构上形成电荷阻挡层580。电荷阻挡层580可以是其中堆叠氧化物层、氮化物层和氧化物层的ONO层。
在电荷阻挡层580上形成用于控制栅电极的导电层，并且形成在第二方向上延伸的多个控制栅极掩模图案(未显示)以覆盖控制栅极区域。
通过使用控制栅极掩模图案作为蚀刻阻挡来蚀刻用于控制栅电极的导电层，形成覆盖浮置栅电极570并在第二方向上彼此平行延伸的多个控制栅电极590。控制栅电极590可由金属硅化物形成。
这样，形成包括隧道隔离层560、浮置栅电极570、电荷阻挡层580和控制栅电极590的栅极图案。
图18A～24C说明根据另一个实施方案的制造非易失性存储器件的方法。图18A、19A、20A、21A、22A、23A和24A是非易失性存储器件的顶视图。图18B、19B、20B、21B、22B、23B和24B是沿着图3的第一方向A-A’截取的截面图。图18C、19C、20C、21C、22C、23C和24C是沿着图3的第二方向B-B’截取的截面图。
参考图18A～18C，在衬底600上形成硬掩模层610。硬掩模层610可具有第一硬掩模层610A和相对于第一硬掩模层610A具有高蚀刻选择性的第二硬掩模层610B的堆叠结构。例如，第一硬掩模层610A可由氧化物形成，第二硬掩模层610B可由氮化物形成。浮置栅电极的厚度由第一硬掩模层610A的厚度确定。即，由于浮置栅电极和第一硬掩模层610A具有相同厚度，所以通过增加第一硬掩模层610A的高度以及由此导致增加浮置栅电极的高度，可增加耦合比率。
在第二硬掩模层610B上形成在第一方向上彼此平行延伸的多个器件隔离掩模图案620。
参考图19A和19C，通过使用器件隔离掩模图案620作为蚀刻阻挡来蚀刻硬掩模层610和衬底600至一定深度，形成在第一方向上彼此平行延伸的多个隔离沟槽。在其中形成隔离沟槽的所得结构上形成绝缘层。绝缘层可由氧化物形成。通过实施平坦化工艺直至暴露第二硬掩模层610B的表面来形成隔离层630。附图标记600A、610A、610AA、610BA表示蚀刻后的衬底、蚀刻后的硬掩模层、蚀刻后的第一硬掩模层和蚀刻后的第二硬掩模层。
在其中形成隔离层630的所得结构上形成在第二方向上彼此平行延伸的多个浮置栅极掩模图案640。浮置栅极掩模图案640暴露在第二方向上布置的岛形浮置栅电极区域F并在第二方向上延伸。
浮置栅电极区域F是与将通过后续工艺形成的控制栅电极相交的区域。此外，浮置栅电极区域F是在隔离层630之间限定的有源区中将通过后续工艺形成岛形浮置栅电极的区域。
在此，在浮置栅电极区域F上形成所述硬掩模层，即蚀刻后的第一硬掩模层610AA和蚀刻后的第二硬掩模层610BA。因此，浮置栅极掩模图案640交替暴露蚀刻后的第二硬掩模层610BA和隔离层630。
参考图20A～20C，使用浮置栅极掩模图案640作为蚀刻阻挡，蚀刻在浮置栅电极区域F中形成的蚀刻后的第二硬掩模层610BA。蚀刻所述蚀刻后的第二硬掩模层610BA的工艺可在蚀刻后的第二硬掩模层610BA和隔离层630之间的蚀刻选择性高的条件下实施。附图标记610BB表示第二硬掩模图案。
参考图21A～21C，通过使用第二硬掩模图案610BB作为蚀刻阻挡，对蚀刻后的第一硬掩模层610AA进行蚀刻，以形成浮置栅电极沟槽T。当蚀刻后的第一硬掩模层610AA由氧化物形成时，在对蚀刻后的第一硬掩模层610AA进行蚀刻的工艺过程中，可以一起蚀刻隔离层630。然而，即使在这种情况下，由于蚀刻后的第一硬掩模层610AA和隔离层630之间在水平上保持差异(d)，所以可形成岛形浮置栅电极沟槽T。附图标记610AB表示第一硬掩模图案。
参考图22A～22C，可使浮置栅电极沟槽T下方的蚀刻后的衬底600A凹陷一定深度。这种情况下，通过形成凹陷浮置栅电极可增加沟道长度。由于浮置栅电极的高度通过硬掩模图案特别是第一硬掩模图案610AB而增加，所以可确保足够的耦合比率。附图标记600B表示凹陷后的衬底。
参考图23A～23C，在浮置栅电极沟槽T的内壁中形成隧道隔离层650。隧道隔离层650可由氧化物形成。
通过在浮置栅电极沟槽T中掩埋导电层形成在第一方向和第二方向布置的岛形浮置栅极电极660。浮置栅电极660可由多晶硅形成。以下将更详细地描述形成浮置栅电极660的工艺。
在其中形成浮置栅电极沟槽T的所得结构上形成用于浮置栅电极的导电层。通过使用第一硬掩模图案610AB作为蚀刻停止层，平坦化用于浮置栅电极的导电层，以形成岛形浮置栅电极660。
参考图24A～24C，蚀刻凹陷隔离层630至一定深度以控制器件的有效场氧化物高度(EFH)。由于调节的有效的场氧化物高度，所以接触将通过后续工艺形成的电荷阻挡层670的浮置栅电极660的面积增加，因此浮置栅极型非易失性存储器件的耦合比率增加。附图标记630B表示蚀刻至一定深度的隔离层。
在所得结构上形成电荷阻挡层670。电荷阻挡层670可以是其中堆叠氧化物层、氮化物层和氧化物层的ONO层。
在电荷阻挡层670上形成用于控制栅电极的导电层，并且形成在第二方向上彼此平行延伸的多个控制栅极掩模图案(未显示)，以覆盖控制栅极区域。
通过使用控制栅极掩模图案作为蚀刻阻挡来蚀刻用于控制栅电极的导电层，形成覆盖浮置栅电极660并在第二方向上彼此平行延伸的多个控制栅电极680。控制栅电极680可由金属硅化物形成。
这样，形成包括隧道隔离层650、浮置栅电极660、电荷阻挡层670和控制栅电极680的栅极图案。
图25A～25C说明根据另一个实施方案的制造非易失性存储器件的方法。
参考图25A，在衬底700上形成硬掩模层710。硬掩模层710增加了浮置栅电极的高度，因此增加了器件的耦合比率。在硬掩模层710上形成多个浮置栅极掩模图案720。
参考图25B，通过使用浮置栅极掩模图案720作为蚀刻阻挡来蚀刻硬掩模层710，形成多个浮置栅极沟槽T。浮置栅极沟槽T可形成为两种形状。第一，浮置栅极沟槽T可形成为其中它们在第一方向和第二方向上布置的岛形。第二，浮置栅极沟槽T可形成为其中它们在第一方向上延伸的线形。附图标记700A和710A表示蚀刻后的衬底和蚀刻后的硬掩模层。
使得浮置栅极沟槽T的底部凹陷一定深度。这样，通过凹陷结构增加了沟道长度。
参考图25C，在凹陷浮置栅极沟槽T的内壁中形成隧道隔离层730。在其中形成隧道隔离层730的所得结构上形成用于浮置栅电极的导电层740。
在形成岛形浮置栅极沟槽T的第一情况下，岛形凹陷浮置栅极740可通过平坦化所述用于浮置栅电极的导电层直至暴露硬掩模图案710A来形成。虽然未说明，但是具有凹陷浮置栅电极740的栅极图案可通过形成电荷阻挡层和控制栅电极来形成。
在形成在第一方向延伸的浮置栅极沟槽T的第二情况下，线形浮置栅极740可通过平坦化所述用于浮置栅电极的导电层直至暴露硬掩模图案710A来形成。虽然未说明，但是在形成用于控制栅电极的导电层和电荷阻挡层之后，对所述用于控制栅电极的导电层、电荷阻挡层和线形浮置栅电极740进行蚀刻，以形成具有凹陷浮置栅电极的栅极图案。
根据如上所述形成凹陷浮置栅电极的方法，由于硬掩模层710，所以可增加浮置栅电极740的高度。因此，通过容易地调节有效的场氧化物高度(EFH)可改善耦合比率。
此外，沟道长度通过凹陷结构而增加，并且浮置栅电极的高度通过硬掩模层710而增加，由此进一步改善了非易失性存储器件的耦合比率。
根据在本申请中公开的一个或多个实施方案，通过利用镶嵌工艺形成岛形浮置栅电极，可防止对隧道隔离层的损伤。因此，制造的非易失性存储器件的数据保持特性和循环特性得到改善，并且非易失性存储器件的制造工艺中的良品率得到提高。特别地，通过使用包括氮化物层和多晶硅层或者氧化物层和多晶硅层的双硬掩模，可形成岛形浮置栅电极。
此外，当形成凹陷浮置栅电极时，通过使用在衬底上形成的硬掩模层以增加控制栅电极的高度，从而可改善耦合比率。因此，非易失性存储器件的特性可得到改善。
虽然已经描述了实施方案，但是本领域技术人员显而易见地可做出各种变化和改变，而没有脱离本发明及所附权利要求的精神和范围。

Claims (26)

1.一种制造非易失性存储器件的方法，所述方法包括：
在衬底上形成第一硬掩模层；
蚀刻所述第一硬掩模层和所述衬底，以形成在第一方向上彼此平行延伸的多个隔离沟槽；
在所述多个隔离沟槽中掩埋绝缘层以形成隔离层；
在其中形成所述隔离层的第一所得结构上，形成在与所述第一方向相交的第二方向上彼此平行延伸的多个浮置栅极掩模图案；
通过使用所述多个浮置栅极掩模图案作为蚀刻阻挡，蚀刻所述第一硬掩模层以形成多个岛形浮置栅电极沟槽；和
在所述多个岛形浮置栅电极沟槽中掩埋导电层，以形成多个岛形浮置栅电极。
2.根据权利要求1所述的方法，还包括在掩埋所述绝缘层之后：
使所述隔离层凹陷至一定厚度；和
在所述凹陷隔离层中掩埋第二硬掩模层。
3.根据权利要求2所述的方法，其中所述第二硬掩模层包括比所述第一硬掩模层具有更高蚀刻选择性的材料。
4.根据权利要求2所述的方法，其中所述第二硬掩模层包括多晶硅。
5.根据权利要求2所述的方法，在掩埋所述导电层之后，还包括调节有效场氧化物高度。
6.根据权利要求2所述的方法，在掩埋所述导电层之后，还包括：
在其中形成所述浮置栅电极的第二所得结构上形成电荷阻挡层；和
在所述电荷阻挡层上形成覆盖所述多个浮置栅电极并在所述第二方向上延伸的控制栅电极。
7.根据权利要求2所述的方法，在蚀刻所述第一硬掩模层之后，还包括：使在所述多个浮置栅电极沟槽下方的衬底凹陷一定深度，其中所述多个浮置栅电极包括凹陷电极。
8.一种制造非易失性存储器件的方法，所述方法包括：
在衬底上形成第一硬掩模层；
在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层比所述第一硬掩模层具有更高的蚀刻选择性；
蚀刻所述第二硬掩模层、所述第一硬掩模层和所述衬底，以形成在第一方向上彼此平行延伸的多个隔离沟槽；
在所述多个隔离沟槽中掩埋绝缘层以形成隔离层；
在其中形成所述隔离层的第一所得结构上，形成在与所述第一方向相交的第二方向上彼此平行延伸的多个浮置栅极掩模图案；
通过使用所述浮置栅极掩模图案作为第一蚀刻阻挡，蚀刻所述第二硬掩模层和所述第一硬掩模层以形成多个岛形浮置栅电极沟槽；和
在所述多个岛形浮置栅电极沟槽中掩埋导电层，以形成多个岛形浮置栅电极。
9.根据权利要求8所述的方法，其中所述第一硬掩模层包括氧化物层，所述第二硬掩模层包括氮化物层。
10.根据权利要求9所述的方法，在掩埋所述绝缘层之后，还包括：
通过使用所述第二硬掩模层作为第二蚀刻阻挡，使所述隔离层凹陷一定厚度；和
在所述凹陷隔离层中掩埋第三硬掩模层。
11.根据权利要求10所述的方法，其中所述多个浮置栅电极沟槽的形成是在所述第一硬掩模层和所述第二硬掩模层的蚀刻选择性高于所述第三硬掩模层的蚀刻选择性的条件下实施。
12.根据权利要求10所述的方法，其中所述第三硬掩模层包括多晶硅层。
13.根据权利要求9所述的方法，其中所述多个浮置栅电极的形成包括：
在其中形成所述多个浮置栅电极沟槽的第二所得结构上，形成用于所述多个浮置栅电极的导电层；
通过使用所述第二硬掩模层作为第一蚀刻停止层，平坦化所述用于所述多个浮置栅电极的导电层，直至暴露所述隔离层的表面；和
通过使用所述第二硬掩模层作为第三蚀刻阻挡，蚀刻所述平坦化导电层直至暴露所述隔离层，从而形成所述多个浮置栅电极中的至少一个。
14.根据权利要求9所述的方法，在掩埋所述导电层之后，还包括调节有效场氧化物高度。
15.根据权利要求9所述的方法，在掩埋所述导电层之后，还包括：
移除所述第二硬掩模层以暴露所述第一硬掩模层的表面；
在其中移除所述第二硬掩模层的第三所得结构上形成电荷阻挡层；和
在所述电荷阻挡层上形成覆盖所述多个浮置栅电极并在所述第二方向上延伸的控制栅电极。
16.根据权利要求9所述的方法，在蚀刻所述第二硬掩模层之后，还包括使所述多个浮置栅电极沟槽下方的衬底凹陷预定深度，其中所述多个浮置栅电极包括凹陷电极。
17.根据权利要求8所述的方法，其中所述第一硬掩模层包括氧化物层，所述第二硬掩模层包括多晶硅层。
18.根据权利要求17所述的方法，其中所述导电层的掩埋包括：
在其中形成所述多个浮置栅电极沟槽的第四所得结构上，形成用于所述多个浮置栅电极的所述导电层；和
通过使用所述第一硬掩模层作为第二蚀刻停止层来平坦化所述导电层，形成所述多个浮置栅电极。
19.根据权利要求17所述的方法，在掩埋所述导电层之后，还包括调节有效场氧化物高度。
20.根据权利要求17所述的方法，在掩埋所述导电层之后，还包括：
在其中形成所述多个浮置栅电极的第五所得结构上形成电荷阻挡层；和
在所述电荷阻挡层上形成覆盖所述多个浮置栅电极并在所述第二方向上延伸的控制栅电极。
21.根据权利要求17所述的方法，在蚀刻所述第二硬掩模层之后，还包括使所述多个浮置栅电极沟槽下方的衬底凹陷预定深度，其中所述多个浮置栅电极包括凹陷电极。
22.一种制造具有凹陷浮置栅电极的非易失性存储器件的方法，所述方法包括：
在衬底上形成硬掩模层；
在所述硬掩模层上形成多个浮置栅极掩模图案；
通过使用所述浮置栅极掩模图案作为蚀刻阻挡来蚀刻所述硬掩模层，形成多个浮置栅电极沟槽；
使所述多个浮置栅电极沟槽的底部凹陷预定深度；
在其中形成底部已凹陷的所述多个浮置栅电极沟槽的第一所得结构上，形成用于浮置栅电极的导电层；和
平坦化用于所述浮置栅电极的所述导电层直至暴露出所述硬掩模层，以形成浮置栅电极，
其中所述多个浮置栅电极沟槽在第一方向和与所述第一方向相交的第二方向上以岛形布置。
23.根据权利要求22所述的方法，在平坦化所述导电层之后，还包括在其中形成所述浮置栅电极的第二所得结构上形成电荷阻挡层和控制栅电极。
24.根据权利要求22所述的方法，其中所述多个浮置栅电极沟槽在所述第一方向上延伸。
25.根据权利要求22所述的方法，在平坦化所述导电层之后，还包括：
在其中使用于所述浮置栅电极的所述导电层平坦化的第三所得结构上，形成电荷阻挡层和用于控制栅电极的导电层；和
通过蚀刻所述用于控制栅电极的导电层、所述电荷阻挡层和用于所述浮置栅电极的所述导电层，形成栅极图案。
26.根据权利要求22所述的方法，在平坦化所述导电层之后，还包括调节有效场氧化物高度。
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