CN1518096A - 非易失性存储元件 - Google Patents
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Abstract
本发明提供一种非易失性存储元件，其包含于一N型阱上形成共用一p掺杂区的一第一PMOS晶体管包含一控制栅极及一第二PMOS晶体管包含一源极、一漏极、及一浮置栅极，该方法还包含提供该第一PMOS晶体管一第一偏压以使该第一PMOS晶体管得以导通、提供该第二PMOS晶体管一第二偏压以使该第二PMOS晶体管产生一栅极电流、以及依据该第二PMOS的浮置栅极与漏极之间的电位差来调整该浮置栅极与该漏极、该源极、该控制栅极、及该N型阱之间的耦合电容。
Description
技术领域
本发明提供一种单晶硅(single poly)单次性可编程(one timeprogrammable，OTP)非易失性存储单元或单晶硅多次性可编程非易失性存储单元(multiple time programmable，MTP)的制作方法，特别指一种通过调整该非易失性存储单元内的一金属氧化物半导体(metal oxide semiconductor，MOS)晶体管的耦合电容以增快其写入数据操作的方法。
背景技术
近年来，非易失性存储器之类的非易失性性存储元件由于具有切断电源后能继续保存存储器内数据，以及具有可重复读取/写入数据的特性，因此常被用来存储永久性的数据。而一非易失性性存储器读取/写入数据的速度也常是判断该非易失性性存储器品质优劣的重要参考依据。
请参考图1，图1为一公知非易失性存储单元10的剖面示意图。非易失性存储单元10包含一第一PMOS晶体管12及一第二PMOS晶体管14，第一PMOS晶体管12及第二PMOS晶体管14形成于一N型阱16上，第二PMOS晶体管14以与第一PMOS晶体管12共用一第二p+掺杂区20的方式串接于第一PMOS晶体管12。第一PMOS晶体管12包含一第一p+掺杂区18作为第一PMOS晶体管12的漏极、一控制栅极24设于第一掺杂区18与第二掺杂区20之间、以及一源极20(也就是第二p+掺杂区20)。第二PMOS晶体管14是一浮置栅晶体管，其包含一漏极20(也就是第二p+掺杂区20)、一第三p+掺杂区22作为第二PMOS晶体管14的源极、一浮置栅极26由单层多晶硅所形成、以及一浮置栅极氧化物层32位于浮置栅极26与N型阱16之间。
公知非易失性存储单元10的第一PMOS晶体管12及第二PMOS晶体管12的各极皆可被施以不同的电压以进行不同的编程化操作(写入数据或读取数据)。举例来说，请再参考图1，当要将数据写入至非易失性存储单元10时，可在第一PMOS晶体管12的p+漏极掺杂区18施加一位线电压V1＝0V、于控制栅极24施加一字元线电压V2＝-2V(V2的电压应低于位线电压V1至少一个启始电压值大小)。此时位于控制栅极24下方的第一P型沟道会开启，进而使得第二p+掺杂区20与第一p+漏极掺杂区18具有相同的电位(亦即第一PMOS晶体管12的漏极18与源极20的电压均为0V)。接着于N型阱16施加一阱电压V3＝5V、使第二PMOS晶体管14的浮置栅极26保持浮置状态、于第三p+掺杂区22施加一源极线电压与V4＝5V使第二PMOS晶体管14的源极22与N型阱16具有相同的电位。在上述的操作条件下，由于第二PMOS晶体管14的浮置栅极26可通过电容耦合效应获得一低电压(例如3～4V)，而将浮置栅26下方的第二P型沟道打开，该第二P型沟道内会因其内的空穴的碰撞而产生热电子，这些热电子并会因空乏区的电场作用快速地越过浮置栅极氧化物层32，而被捕陷于浮置栅极26中，以完成数据写入的操作。
请参考图2，图2为非易失性存储单元10的第二PMOS晶体管12的浮置栅极26及源极22之间的电位差Vfs与流经该第二P型沟道的栅极电流I的关系图，其中实线与虚线分别代表不同的偏压。如图2所示，当电位差Vfs接近一阈值电压Vth时，栅极电流I会接近一最大栅极电流Imax。栅极电流I的大小会直接影响数据写入(当然也包含读取数据等)至非易失性存储单元10的速率，也就是说，当第二PMOS晶体管14的浮置栅极26及源极22之间的电位差Vfs大于或小于该阈值电压时，流经该第二P型沟道的栅极电流I会小于该最大栅极电流Imax，并进而影响数据写入至非易失性存储单元10的第二PMOS晶体管14的浮置栅极26内的速率。由图2中并可看出，不论该偏压值为何，最大栅极电流Imax所对应的阈值电压Vth的值皆大约为-1.2伏特。
发明内容
因此，本发明的目的在于提供一种依据一非易失性存储器内的金属氧化物半导体晶体管的浮置栅极与漏极间的电位差来调整该金属氧化物半导体晶体管的各极之间的耦合电容的非易失性存储器制作方法，以解决公知技术的缺点。
本发明的方法包含以下的步骤：(a)于一阱上形成一第一掺杂区、一第二掺杂区及一第三掺杂区、(b)于该第一掺杂区及该第二掺杂区之间形成一控制栅极、(c)于该第二掺杂区及该第三掺杂区之间形成一浮置栅极、(d)于该第一掺杂区及该控制栅极之间提供一第一偏压，以使该第一掺杂区及该第二掺杂区得以导通、(e)于该第二掺杂区及该阱之间提供一第二偏压，以使该第二掺杂区及该第三掺杂区之间产生一栅极电流、(f)若该第三掺杂区与该浮置栅极间的电压差小于一阈值，则使该浮置栅极与该第三掺杂区之间的耦合电容的增加率大于该浮置栅极与该N型阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率或使该浮置栅极与该控制栅极之间的耦合电容的增加率大于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率、以及(g)若该第三掺杂区与该浮置栅极间的电压差大于该阈值，则使该浮置栅极与该第三掺杂区间的耦合电容的增加率小于该浮置栅极与该阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率且使该浮置栅极与该控制栅极之间的耦合电容的增加率亦小于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率。
本发明的方法还包含步骤(h)提供一P型衬底。
上述的该阱可为一N型阱或一P型阱。若该阱为一N型阱，则该第一掺杂区、该第二掺杂区、及该第三掺杂区皆为p+掺杂区，且该N型阱、该第一掺杂区、该第二掺杂区、及该控制栅极形成一PMOS晶体管，而该N型阱、该第二掺杂区、该第三掺杂区、及该浮置栅极形成另一PMOS晶体管；反之，若该阱为一P型阱，则该第一掺杂区、该第二掺杂区、及该第三掺杂区皆为n+掺杂区，且该P型阱、该第一掺杂区、该第二掺杂区、及该控制栅极形成一NMOS晶体管，而该P型阱、该第二掺杂区、该第三掺杂区、及该浮置栅极形成另一NMOS晶体管。
附图说明
图1为公知非易失性存储单元的剖面示意图。
图2为图1的非易失性存储单元中的金属氧化物半导体晶体管的浮置栅极电压与栅极电流的关系图。
图3为本发明非易失性存储单元的剖面示意图。
图4为本发明的方法的流程图。
图5A至图5F为使用本发明的方法于图3所显示的非易失性存储单元的第二MOS晶体管的浮置栅极的电压小于一阈值电压Vth时，调整该非易失性存储单元的第二MOS晶体管的耦合电容后该非易失性存储单元的等效电路图。
图6A至图6F为使用本发明的方法于图3所显示的非易失性存储单元的第二MOS晶体管的浮置栅极的电压小于阈值电压Vth时，调整该非易失性存储单元的第二MOS晶体管的耦合电容后该非易失性存储单元的等效电路图。
图7A至图7D为使用本发明的方法于图3所显示的非易失性存储单元的第二MOS晶体管的浮置栅极的电压大于阈值电压Vth时，调整该非易失性存储单元的第二MOS晶体管的耦合电容后该非易失性存储单元的等效电路图。
图8A至图8D为使用本发明的方法于图3所显示的非易失性存储单元的第二MOS晶体管的浮置栅极的电压大于阈值电压Vth时，调整该非易失性存储单元的第二MOS晶体管的耦合电容后该非易失性存储单元的等效电路图。
附图符号说明
10、40非易失性存储单元 12第一PMOS晶体管
14第二PMOS晶体管 16N型阱
18第一p+掺杂区 20第二p+掺杂区
22第三P+掺杂区 24控制栅极
26浮置栅极 32浮置栅极氧化物层
42P型半导体衬底 44阱
46第一掺杂区 48第二掺杂区
50第三掺杂区 52控制栅极
54浮置栅极 56第一MOS晶体管
58第二MOS晶体管
具体实施方式
在详述本发明的方法前，先将非易失性存储单元所具有的与本发明的方法相关的物理特性说明如后。请参考图3，图3为本发明的非易失性存储单元40的剖面示意图。非易失性存储单元40包含一P型半导体衬底42、一阱44形成于P型半导体衬底42上、一第一掺杂区46、一第二掺杂区48、一第三掺杂区50、一控制栅极52、及一浮置栅极54。阱44、第一掺杂区46、第二掺杂区48及控制栅极52共同形成一第一MOS晶体管56，而阱44、第二掺杂区48、第三掺杂区50及浮置栅极54共同形成一第二MOS晶体管58。由于本发明的非易失性存储单元40的数据写入条件及过程与公知非易失性存储单元10的数据写入条件及过程完全相同，所以于此不再赘述。
阱44可为一P型阱或一N型阱，若阱44为一N型阱，则第一掺杂区46、第二掺杂区48及第三掺杂区50皆为一p+掺杂区，且N型阱44、第一掺杂区46、第二掺杂区48及控制栅极52共同形成一PMOS晶体管，而N型阱44、第二掺杂区48、第三掺杂区50及浮置栅极54则共同形成另一PMOS晶体管；反之，若阱44为一P型阱，则第一掺杂区46、第二掺杂区48及第三掺杂区皆为一n+掺杂区，且P型阱44、第一掺杂区46、第二掺杂区48及控制栅极52共同形成一NMOS晶体管，而P型阱44、第二掺杂区48、第三掺杂区50及浮置栅极54则共同形成另一NMOS晶体管。
当非易失性存储单元40的第一MOS晶体管56导通且第二MOS晶体管58的浮置栅极54下方因沟道热电子效应(channel hot electron effect)而产生一栅极电流I时，第二MOS晶体管58的浮置栅极54会产生一耦合电压Vf，耦合电压Vf的大小相关于阱44、第二掺杂区48、第三掺杂区50及控制栅极52的电压，亦即Vf＝αfwVw+αfsVs+αfdVd+αfcVc，其中Vw为阱44的电压、vs为第二掺杂区48的电压、Vd为第三掺杂区50的电压、Vc则为控制栅极52的电压，而αfw、αfs、αfd、及αfc皆为耦合系数(coupling ratio)。顾名思义，耦合系数就是Vw、Vs、Vd、及Vc分别对Vf耦合的程度，也就是Vw、Vs、Vd、及Vc分别对Vf所提供的电压值。
上述的耦合系数αgs的值相关于非易失性存储单元40于导通时所产生的耦合电容，亦即耦合系数αfd＝Cfd/(Cfs+Cfd+Cfw+Cfc)(请注意αfs+αfw+αfd+αfc＝1，也就是增加αfd、αfc，相对地，αfs、αfw就会减少)。请再参考图3，图3中虚线所示者分别为浮置栅极54与第二掺杂区48间所产生的耦合电容Cfs、浮置栅极54与第三掺杂区50间所产生的耦合电容Cfd、浮置栅极54与阱44间所产生的耦合电容Cfw、以及浮置栅极54与控制栅极52间所产生的耦合电容Cfc。因此在制作非易失性存储器40过程中，如果浮置栅极54因沟道热电子效应所产生的耦合电压Vc不等于阈值电压Vth，则可藉着改变第二MOS晶体管58的布局方式来调整耦合电容Cfs、Cfd、Cfw、及Cfc的值，以使耦合电压Vc趋于阈值电压Vth，并进而使栅极电流I趋近于最大栅极电流Imax。以虚线的方式表示上述的耦合电容Cfs、Cfd、Cfw、及Cfc由于这些耦合电容Cfs、Cfd、Cfw、及Cfc只源于非易失性存储单元40的电气效应，而不是真正存在于非易失性存储单元40内。阈值电压Vth的绝对值介于0.5至1.5伏特。
一般说来，非易失性存储单元40的第三掺杂区50连接到一位线BL(未显示)，而非易失性存储单元40的控制栅极52连接至一字元线WL(未显示)，当数据欲写入至非易失性存储单元40时，连接至非易失性存储单元40的位线BL及字元线WL皆会被设定成高电压(例如位线BL的电压被设定成5伏特，字元线WL的电压被设定成10伏特)，由于此时第三掺杂区50的电压Vd及控制栅极52的电压Vc皆大于第二掺杂区48的电压Vs及阱44的电压Vw，所以如果浮置栅极54因沟道热电子效应所产生的耦合电压Vf小于阈值电压Vth，则可通过增加αfd或αfc的方式来增加耦合电压Vf(因为在增加αfd或αfc的同时，αfs且αfw皆会减小，并且因为Vd、Vc大于Vs、Vw，所以可通过增加αfd或αfc，以增加耦合电压Vf)，也就是可通过使Cfd或Cfc的增加量均大于Cfs或Cfw的增加量的方式来增加耦合电压Vf；反之，如果浮置栅极54因沟道热电子效应所产生的耦合电压Vf大于阈值电压Vth，则可通过增加αfw或αfs的方式来增加耦合电压Vf，也就是可通过使Cfd或Cfc的增加量均小于Cfs或Cfw的增加量的方式来减少耦合电压Vf。
为了具体说明本发明非易失性存储单元40的制作方法，请参考图4，图4为本发明非易失性存储单元40的制作方法的流程图100，流程图100包含以下的步骤：
步骤102：开始；(此时，假设非易失性存储单元40的原型已经制成，也就是在P型半导体衬底42上已利用一般的半导体制造过程形成二串接的PMOS晶体管或二串接的NMOS晶体管)
步骤104：于第一掺杂区46及控制栅极52之间提供一第一偏压，以使第一掺杂区46及第二掺杂区48得以导通；(该第一偏压需大于第一MOS晶体管56的启始电压)
步骤106：于第二掺杂区48及阱44之间提供一第二偏压，以使第二掺杂区48及第三掺杂区50之间产生一沟道电流，以进而产生一栅极电流I；(该第二偏压的值不拘大小，只要能使第二MOS晶体管58产生该栅极电流I即可，因为阈值电压Vth并不会因该第二偏压的值的不同而改变)
步骤108：依据浮置栅极54及第三掺杂区50间的电位差与阈值电压Vth的关系，调整第二MOS晶体管58的布局；(也就是若第三掺杂区50与浮置栅极54间的电压差小于该阈值电压，则使浮置栅极54与第三掺杂区50之间的耦合电容的增加率大于浮置栅极54与N型阱44、浮置栅极54与第二掺杂区48、及浮置栅极54与控制栅极52之间的耦合电容的总和的增加率或使浮置栅极54与控制栅极52之间的耦合电容的增加率大于浮置栅极54与第三掺杂区50、浮置栅极54与阱44、及浮置栅极54与第二掺杂区48之间的耦合电容的总和的增加率；以及若第三掺杂区50与浮置栅极54的电压差大于该阈值电压，则使浮置栅极54与第三掺杂区50间的耦合电容的增加率小于浮置栅极54与阱44、浮置栅极54与第二掺杂区48、及浮置栅极54与控制栅极52之间的耦合电容的总和的增加率且使浮置栅极54与控制栅极52之间的耦合电容的增加率亦小于浮置栅极54与第三掺杂区50、浮置栅极54与阱44、及浮置栅极54与第二掺杂区48之间的耦合电容的总和的增加率。)步骤110：结束；(此时，当非易失性存储单元40欲被写入数据时，连接至非易失性存储单元40的位线BL及字元线WL会被设定成高电压，而非易失性存储单元40的第一MOS晶体管56会导通，且第二MOS晶体管58会产生该栅极电流I，而第二MOS晶体管58的浮置栅极54会趋近阈值电压Vth，且栅极电流I会趋近最大栅极电流Imax)。
上述本发明非易失性存储单元40的制作方法中，步骤108可持续地执行，直到浮置栅极54及第三掺杂区50间的电位差与阈值电压Vth非常接近为止。
请参考图5A至图5F，图5A至图5F为使用本发明的方法于非易失性存储单元40的第二MOS晶体管58的浮置栅极54的电压小于阈值电压Vth时，调整非易失性存储单元40的第二MOS晶体管58的耦合电容后非易失性存储单元40的等效电路图，其中第一MOS晶体管56及第二MOS晶体管皆为PMOS、阱44为一N型阱、第一MOS晶体管56的控制栅极52连接到字元线WL、而第二MOS晶体管58的浮置栅极54则连接到位线BL。请注意，图5B中的Cfd需大于Cfs、图5C中的Cfd需大于Cfw、图5E中的Cfc需大于Cfs、及图5F中的Cfc需大于Cfw。
请参考图6A至图6F，图6A至图6F为使用本发明的方法于非易失性存储单元40的第二MOS晶体管58的浮置栅极54的电压小于阈值电压Vth时，调整非易失性存储单元40的第二MOS晶体管58的耦合电容后非易失性存储单元40的等效电路图。不同于图5A至图5F中的非易失性存储单元40，图6A至图6F的非易失性存储单元40中的第一MOS晶体管56及第二MOS晶体管58皆为NMOS晶体管，阱44为一P型阱。同样需注意的是，图6B中的Cfd需大于Cfs、图6C中的Cfd需大于Cfw、图6E中的Cfc需大于Cfs、及图6F中的Cfc需大于Cfw。
请参考图7A至图7D，图7A至图7D为使用本发明的方法于非易失性存储单元40的第二MOS晶体管58的浮置栅极54的电压大于阈值电压Vth时，调整非易失性存储单元40的第二MOS晶体管58的耦合电容后非易失性存储单元40的等效电路图，其中第一MOS晶体管56及第二MOS晶体管皆为PMOS、阱44为一N型阱、第一MOS晶体管56的控制栅极52连接至于字元线WL、而第二MOS晶体管58的浮置栅极54则连接到位线BL。请注意，图7C中的Cfd需小于Cfs、及图7D中的Cfd需小于Cfw。
请参考图8A至图8D，图8A至图8D为使用本发明的方法于非易失性存储单元40的第二MOS晶体管58的浮置栅极54的电压大于阈值电压Vth时，调整非易失性存储单元40的第二MOS晶体管58的耦合电容后非易失性存储单元40的等效电路图，不同于图7A至图7D中的非易失性存储单元40，图8A至图8D的非易失性存储单元40中的第一MOS晶体管56及第二MOS晶体管58皆为NMOS晶体管，阱44为一P型阱。同样需注意的是，图8C中的Cfd需小于Cfs、图8D中的Cfd需小于Cfw。
相较于公知非易失性存储单元10的制作方式，本发明非易失性存储单元40的制作方式可使其内第二MOS晶体管58的栅极电流I趋近于最大栅极电流Imax，以使本发明的非易失性存储单元40的数据写入速率远较公知非易失性存储单元10的数据写入速率为高。此外，本发明的方法利用既有的半导体制造过程制作非易失性存储单元40，也就是本发明的方法除了不需改变既有的半导体制造过程，也没有额外的制造过程以制作非易失性存储单元40，因此本发明的方法不会因半导体制造过程的不同(process-to processdifference)、或半导体性质的不同(fab-to-fab difference)而有任何的改变。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的等效变化与修改，皆应属本发明的涵盖范围。
Claims (6)
1.一种制作一非易失性性存储器中的金属氧化物半导体晶体管的方法，其包含：
于一阱上形成一第一掺杂区、一第二掺杂区及一第三掺杂区；
于该第一掺杂区及该第二掺杂区之间形成一控制栅极；
于该第二掺杂区及该第三掺杂区之间形成一浮置栅极；
于该第一掺杂区及该控制栅极之间提供一第一偏压，以使该第一掺杂区及该第二掺杂区得以导通；
于该第二掺杂区及该阱之间提供一第二偏压，以使该第二掺杂区及该第三掺杂区之间产生一沟道电流，以进而产生一栅极电流；
若该第三掺杂区与该浮置栅极间的电压差小于一阈值，则使该浮置栅极与该第三掺杂区之间的耦合电容的增加率大于该浮置栅极与该阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率或使该浮置栅极与该控制栅极之间的耦合电容的增加率大于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率；以及
若该第三掺杂区与该浮置栅极间的电压差大于该阈值，则使该浮置栅极与该第三掺杂区间的耦合电容的增加率小于该浮置栅极与该阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率且使该浮置栅极与该控制栅极之间的耦合电容的增加率亦小于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率。
2.如权利要求1所述的方法，其中该阈值的绝对值介于0.5至1.5伏特。
3.如权利要求1所述的方法，其中该阱为一N型阱，该第一掺杂区、该第二掺杂区、及该第三掺杂区皆为p+掺杂区。
4.如权利要求3所述的方法，其还包含提供一P型衬底，其中该N型阱、该第一掺杂区、该第二掺杂区、及该控制栅极形成一P型MOS晶体管，而该N型阱、该第二掺杂区、该第三掺杂区、及该浮置栅极形成另一PMOS晶体管。
5.如权利要求1所述的方法，其中该阱为一P型阱，该第一掺杂区、该第二掺杂区、及该第三掺杂区皆为n+掺杂区。
6.如权利要求5所述的方法，其还包含提供一P型衬底，其中该P型阱、该第一掺杂区、该第二掺杂区、及该控制栅极形成一NMOS晶体管，而该P型阱、该第二掺杂区、该第三掺杂区、及该浮置栅极形成另一NMOS晶体管。
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