CN1698133A - 双位记忆单元的改良擦除方法 - Google Patents

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Abstract

一种在多位快闪记忆阵列中的快闪记忆单元(10)的擦除方法，其中该快闪记忆单元的位放置在正常及附增位置。对位于该正常位置的位执行一次擦除确认，若该位于正常位置的位失败，且若该擦除计数器尚未达到其最大值，则对该正常位与该附增位施加擦除脉冲。对该附增位置上的位进行擦除确认，若该附增位置上的位失败，且若该擦除计数器尚未达到其最大值，则对该附增位及正常位施加擦除脉冲。若该些位通过擦除确认，则对该些位进行软写入确认。若该些位被过分擦除，且若该软写入脉冲计数器尚未达到其最大值，则对该被过分擦除的位施加软写入脉冲。

Description

双位记忆单元的改良擦除方法
技术领域
本发明大致上系相关于快闪存储元件，尤指具有多位快闪记忆单元的快闪记忆单元。更详而言的，本发明系相关于该多位的擦除、擦除确认以及过分擦除修正的改良方法。
背景技术
闪存系一种可重复写入的电子记忆媒体，此记忆媒体可在无能量耗损的情况下将所储存的内容维持于其中。快闪存储元件的寿命系设计为具有100K到300K的写入周期。不若动态随机存取内存(DRAM)及静态随机存取内存(SRAM)般的仅能擦除单一位，快闪存储元件一般可以擦除及写入固定个多位园区块或区段。闪存的技术系由电子式可擦除程序化只读存储器(EEPROM)的片技术演进而来，其可在适当的位置被擦除。闪存较为便宜且密度较高。这个EEPROM的新领域已严然成为结合了可擦除程序化只读存储器(EPROM)的密度与EEPROM的电子式可擦除特性的一种重要的非挥发性内存。
习知的闪存系由一种记忆单元的结构所组成，其中在各个记忆单元之中储存有一个单一位的信息。在这种单一位的内存架构下，各个记忆单元一般包括在基板或P井之中具有源极、漏极与沟道，以及覆盖在该沟道上的堆栈栅极结构的金属氧化物半导体(MOS)晶体管结构。该堆栈栅极可进一步包括一个形成于该P井表面之上的薄栅极介电层(有时被指称为隧道氧化物)。该堆栈栅极亦包括一个覆盖在该沟道氧化物上的多晶硅浮接栅极，以及覆盖在该浮接栅极上的多晶间介电层(Interpoly Dielectric Layer)。该多晶间介电层时常系一个多层绝缘体，例如具有由两个氧化物层夹住一个氮化物层的氧化物-氮化物-氧化物(ONO)层。最后，由一个多晶硅控制栅极覆盖在该多晶间介电层之上。
该控制栅极系与一列这种记忆单元相关联的字线相连接，以于一个典型的NOR组态中形成这种记忆单元的区段。此外，该记忆单元的漏极区域系藉由一个导体位线而相互连接。该记忆单元沟道系依照由该堆栈栅极结构在该沟道中所形成的电场而在该源极与漏极之间通导电流。在该NOR组态中，一个单一行中的各个晶体管的源极端系与同一条位线相连接。此外，各个快闪记忆单元的堆栈栅极端系与不同的字线相连接，而所有阵列中的快闪记忆单元的源极端细雨一个共同的源极端相连接。在操作中，个别的快闪记忆单元系使用周边译码器与具有写入、读取及擦除功能的控制电路，透过个别的位线及字线而加以寻址。
此种单一位堆栈栅极快闪记忆单元的写入系藉由在该控制栅极上施加电压，并将该源极接地，然后将该漏极接上一个高于该源极的预定电位而完成。在该隧道氧化物上所形成的高电场产生一个称的为「Fowler-Nordheim」的穿隧效应。在此过程中，由于该浮接栅极系被该多晶间介电层与该隧道氧化物环绕于其中，故该核心记忆单元沟道区域的电子，在穿过该栅极氧化物进入该浮接栅极后，即受困于该浮接栅极之中。该受困的电子将导致该记忆单元的阈值电压的上升。由受困电子所产生的记忆单元阈值电压改变(即沟道传导性)将导致该记忆单元的写入。
为了擦除一个典型的单一位堆栈栅极快闪记忆单元，可在允许该漏极浮接时，对该源极施加电压而将该控制栅极保持为负电位。在这些条件下，将于该浮接栅极与该源极之间，横跨该隧道氧化物而形成一个电场。该受困于浮接栅极的电子流向并聚集在覆盖该源极区域的浮接栅极的一部份。该电子然后由该浮接栅极粹取出来，并以Fowler-Nordheim的穿隧方式穿过该隧道氧化物而进入该源极区域。当电子自该浮接栅极移除后，该记忆单元即被擦除。
在传统的单一位快闪存储元件之中，执行擦除确认以决定某一区块内的各个记忆单元或此类记忆单元的集合是否已适当地被擦除。现行的单一位擦除确认方法提供了位或记忆单元的擦除确认，且对于未通过初始确认的个别记忆单元施以补充擦除脉冲。此后，再一次对该记忆单元的擦除状态进行确认，并继续该过程直到该记忆单元或该位已经成功地被擦除或被标记为不可使用。
近年来，已采用双位快闪记忆单元以允许在单一记忆单元中储存双位的信息。传统的单一位堆栈栅极结构的写入与擦除确认方法并不足以用于此类双位的组件。所采用的双位快闪记忆结构并未使用浮接栅极，例如ONO快闪存储元件在该ONO层上使用一个多晶硅层以提供字线的连接。传统的技术并未提及与此类组件相关的特征。
因此，在本领域中需要新的以及更进步的写入方法、更进步的擦除确认方法、更进步的过分擦除修正方法与系统，以确保对该双位记忆结构进行适当的资料写入与擦除，并说明其结构特征。
发明内容
根据本发明，藉由对该双位存储元件的正常与附增位(complimentary bits)所进行的擦除与软写入方法可获得上述及其它的目的与优势。
依照本发明的某一方面，当某一位在该正常位置失败时，且假设该最大擦除脉冲计数尚未超过施加在该正常位位置与该附增位位置的擦除脉冲数，则在擦除一个区段的多位记忆单元之后，即在一个正常位置上进行位的擦除确认。对位于附增位位置的位进行擦除确认，假使某一位在该附增位置失败，且该擦除脉冲计数尚未超过其最大值，则在该附增位置与正常位置上施加擦除脉冲。
依照本发明的另一方面，对位于该阵列的区段的多位进行软写入确认，假使软写入脉冲的计数尚未到达其最大值，则对该软写入失败的位施加一个软写入脉冲。
以上所描述的方法对一个多位快闪存储元件提供了一个擦除方法以及过分擦除的修正。
藉由参考下方的详细说明并配合所附图标，可更正确地理解本发明。为了能够让本领域的技术人员透过以下的描述而理解本发明，以下对本发明实施例的描述系藉由提出本发明所能实施的最佳模式的方式而加以说明。应当理解的是，本发明可透过其它的方式加以实施，而其细节亦可使用不同但显而易见的方式而加以修饰，然而所有这些不同的实施与修饰皆未偏离本发明的范畴之内。据此，以下的详细描述与所附图标应视为说明性的目的而非用以限定本发明。
附图说明
本发明的新颖性特征系由附录的申请专利范围所提出。然而，本发明的自身、其使用的较佳模式、以及其进一步的目的与优势，将藉由参考上述说明实施例的详细描述，并配合阅读所附图标，而得到最佳的理解，其中：
第1图系一个范例双位记忆单元的侧剖面图，其中显示本发明可施行的不同方面；
第2图系一个概要图，其中显示一部份阵列的交互连接关系；
第3图系以双位模式操作时的一个具有16个字的16位内存双位闪存阵列的64K区段的部份上视图；
第4图系依照本发明用以说明一个双位记忆单元阵列的擦除确认方法的流程图；
第5图系依照本发明用以说明在如第4图所示的擦除确认程序之后的软写入方法的流程图。
具体实施方式
现在让我们仔细地参考本发明的一个或多个特定实施例，藉以说明本案发明人为了实施本发明，而在目前所能思及的最佳实施模式。
以下以配合所附图标的方式对本发明进行详细的说明，其中在整个说明书中，相同的参考数字代表相同的组件。本发明提供一种双位记忆单元的擦除、擦除确认及过分擦除修正的方法与系统。本发明可用于快闪存储元件中以配合芯片擦除或区段擦除作业。虽然，此后对本发明的说明及描述均系与ONO(二氧化硅-氮化硅-二氧化硅)双院圆记忆单元结构有关，但应当理解的是，本发明亦可用于其它形式的结构以及其它双位结构的使用模式。
现在请参阅图标，第1图说明了一个双位记忆单元10的范例，其中可实施一个或多个本发明的不同样态。该记忆单元10包括一个夹在上二氧化硅层14与下二氧化硅层18的氮化硅层16以形成一个ONO层30。在该ONO层30之上覆盖一层多晶硅层12，并提供一个与该记忆单元10相连接的字线。第一位线32系布置于第一区域4之下的该ONO层30之下方，而第二位线34则系布置于第二区域6之下的该ONO层30的下方。字线32及34系由导电部份24及一个可有可无的氧化物部份22所形成。在字线32及34的两端提供硼核心注入20，其中该字线与该下二氧化硅层18相接触，或者沿着整个晶体管。该硼核心注入较的于该P型基板9具有较多的掺杂，并协助控制该记忆单元10的Vt。该记忆单元10系覆盖在该P型基板9之上，并具有由N′砷注入所形成的字线32及34的导电部份24，使得沟道8横跨P型基板9而形成。该记忆单元10系一个具有可交换源极与漏极构件的单一晶体管，该构件系由以一个N+砷注入部份24所形成，该N+砷注入部份24覆盖在该具有栅极的P型基板区域9之上，该栅极系多晶硅字线12的一部份。
该氮化硅层16形成一个电荷陷阱层。为了完成记忆单元的写入可藉由在作为漏极端的字线及在该栅极上施加适当的电压，并将作为源极端的源极字线接地。该电压沿着沟道产生电场，造成了电子的加速且自该基底层9跃迁至该氮化物层16，此即习知的热电子注入。因为电子在漏极获得最多的能量，这些电子变成陷入并保持储存在该漏极附近的氮化层16之内。该记忆单元10一般说来系一致的，且该漏极与源极系可交换的。因为该氮化硅层16系非导体，故第一电荷26可注入该氮化物层16邻近该中心区域5的第一端部，而第二电荷28则可注入该氮氧化硅层16邻近该中心区域5的第二端部。因此，若电荷无法移动则每一个记忆单元可具有两个位而非仅具有一个位。
如先前提及者，该第一电荷26可储存于该氮氧化硅层16中心区域5的第一端部，而该第二电荷28则可储存于该氮氧化硅层16中心区域5的第二端部，使得每一个记忆单元10之上可具有两个位。该双位记忆单元10系对称性地允许该漏极与该源极为可交换的。因此，当写入左位C0时，该第一位线32可当作漏极端，而该第二位线34可当作源极端。相同地，当写入右位C1时，该第二位线34可当作该漏极端，而该第一位线32可当作源极端。
第2图及第1表说明一个用以执行读取、写入以及对具有第一位C0(附增位)与第二位C1(正常位)的双位记忆单元10的单边与双边擦除的特别电压参数集合。
第1表
  动作   记忆单元   栅极   位线0   位线1   备注
  读取   C0   Vcc   0v   1.2至2v   附增位
  读取   C1   Vcc   1.2至2v   0v   正常位
  写入   C0   Vpp   5至6v   0v   热电子
  写入   C1   Vpp   0v   5至6v   热电子
  单边擦除   C0   -6v   6v   0v   热电洞注入
  双边擦除   所以记忆单元   -6v   6v   6v   热电洞注入
第3图系以一个64K的区块300作为范例以说明一个部份记忆单元布局的上视或平面图。本范例系以8位I/O的64K区块的方式加以说明。应当理解的是，区块的I/O可为16位、32位、64位或更多的位，且该区块并不限于64K(例如，128K、256K等等)。该64K区块可为一个区段或区段的一部份。举例来说，一个或多个具有连接共同金属字线的接触点的区块可形成一个区段。一个ONO堆栈片或层302将该记忆阵列的长度延伸至包括该区块300。该区块300包括16个I/O或行的群组310。每一个「字」或I/O群组包括八个晶体管或八个正常位与八个附增位。该八个正常位可被客户看见，且每一个I/O包括一个多晶硅字线302以对该记忆单元的列寻址。多个位线布置在该ONO堆栈片层302之下，使该记忆单元的各个位得以被读取、写入与擦除。每一个字线系与位于一个十六列的群组的一端部上的第一接触点308和金属字线(未图标)，以及在该群组的另一端部上的第二接触点310相连接。在第3图的范例中，显示了五条位线，使得一个字符线在一行中与每两个晶体管的一端相连接，为了读取、写入及擦除而使用两个选择晶体管以于两个晶体管中的四个位间作选择。
第4图说明在一个快闪记忆阵列中执行双位快闪记忆单元的擦除确认的特别方法。该方法始于步骤400，其中写入所有在该区段中的记忆单元。该方法接着进行步骤402，其中将一个指向该阵列的内存位置的地址计数器的地址设定为0.0。该方法然后进入步骤404，在此执行在该区段中的正常位的擦除确认。该位的位置可为单一位位置的内存地址，或为I/O的内存地址，或为该区段的字位置。若该正常位位置的擦除确认失败，该方法则进入步骤406，在此决定该脉冲计数是否已超过其最大值。若该脉冲计数已超过其最大值，则在步骤408指示一个真正的失败。若该脉冲计数在步骤406尚未超过其最大值，则在步骤410将擦除脉冲施加到该正常及附增行。该方法然后进行到步骤412，其中在该区段的附增位位置执行擦除确认。若该附增位置的擦除确认失败，则该方法进入步骤414，其中决定该脉冲计数是否已超过其最大值。若已超过该脉冲计数的最大值，则在步骤416指示一个真正的失败。若该脉冲计数在步骤414尚未超过其最大值，则在步骤418将擦除脉冲施加到该正常及附增行(complimentary column)，并退回到步骤404而重复该方法。
当该附增位位置与该正常位位置均通过时，在步骤420决定是否已到达该地址的最大值，若否，则在步骤422中增加其地址，而该方法由步骤404开始重复。若以到达该地址的最大值，该方法则进行软写入程序，如步骤424所示。
请参阅第5图，该软写入程序始于步骤500。在步骤502中设定地址计数器。在步骤504中执行一次软写入确认，若失败，则在步骤506中决定施加在该位的软写入脉冲的最大次数是否已达到。若已达到施加在该位的软写入脉冲的最大次数，则在步骤508中指示该位失败。若尚未达到施加在该位的软写入脉冲的最大次数，则在步骤510中施加一个软写入脉冲，然后该方法回到步骤504。若该软写入再次失败，则重复本方法。若通过该软写入，则在步骤512中决定是否已经达到最大地址。若尚未达到最大地址，则在步骤514中增加地址位置，然后该方法回到步骤504，并重复该方法。若该最大地址已经达到，则终止整个程序，如步骤516所示。
总而言的，本发明提供一种擦除方法以及一种多位记忆单元的过分擦除修正方法。
上面对本发明实施例的描述仅作说明与描述的目的，并非用于穷尽或局限本发明所揭露的确切形式。透过以上的内容，可进行许多显而易见的修饰与变更。上述实施例的选择及描述系用以提供说明本发明的原理及其实际应用的最佳方式，以令本领域的技术人员得以在特定的使用条件下，以不同的实施例及不同的修饰而运用本发明。在正当、合法、公正的广度条件下，所有此类修饰与变更均可由权利要求书决定是否涵盖于本发明的范畴之中。

Claims (5)

1.一种在多位快闪记忆阵列中的快闪记忆单元(10)的擦除方法，其中该快闪记忆单元的位放置在正常及附增位置，该方法包括：
(a)在一个多位快闪记忆阵列的区段中写入所有的记忆单元；
(b)在初始设定中决定一个地址位置；
(c)在正常位位置执行一次位擦除确认；
(d)若该位并未确认为已擦除，则决定该擦除脉冲计数是否已达到其最大值；
(e)若该擦除脉冲计数已达到其最大值，则指示失败，并终止该擦除方法；
(f)若该擦除脉冲计数尚未达到其最大值，则在该正常及附增位位置施加一个擦除脉冲；
(g)在该附增位位置执行一次位擦除确认；
(h)若该位并未确认为已擦除，则决定决定该擦除脉冲计数是否已达到其最大值；
(i)若该擦除脉冲计数已达到其最大值，则指示失败，并终止该擦除方法；
(j)若该擦除脉冲计数尚未达到其最大值，则在该附增及正常位位置施加一个擦除脉冲。
2.如权利要求1所述的方法，进一步包括(k)重复步骤(a)至步骤(j)直到在步骤(g)的附增位位置中的位元已确认擦除。
3.如权利要求2所述的方法，进一步包括：
(l)决定该地址是否已达到其最大值；
(m)若该地址已达到其最大值，则终止该擦除方法，并开始一个软写入方法；以及
(n)若该地址尚未达到其最大值，则增加其地址位置并重复步骤(c)至步骤(n)直到该地址达到其最大值为止。
4.如权利要求3所述的方法，进一步包括(o)在初始设定时决定该地址位置；
(p)对位于该地址位置的位执行一次软写入确认；
(q)若步骤(p)中的软写入确认失败，则决定该软写入脉冲计数是否已达到其最大值；
(r)若该软写入脉冲计数已达到其最大值，则指示失败，并终止该擦除方法；
(s)若该软写入脉冲计数尚未达到其最大值，则施加一个软写入脉冲；
(t)重复步骤(p)至步骤(s)直到该位通过步骤(p)的软写入确认。
5.如权利要求4所述的方法，进一步包括
(u)决定该地址是否已达到其最大值；
(v)若该地址尚未达到其最大值，则增加其地址位置并重复步骤(p)至步骤(t)直到该地址达到其最大值为止；以及
(w)若该地址已达到其最大值，则终止该擦除方法。
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