KR20040097312A - 이중 비트 메모리 셀의 개선된 소거 방법 - Google Patents

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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

멀티 비트 플래시 메모리 어레이의 플래시 메모리 셀들(10)을 소거하는 방법이 개시되는바, 상기 플래시 메모리 셀들의 비트들은 정상 위치 및 보충 위치에 배치된다. 정상 위치들의 비트들의 소거 검증이 수행되고, 정상 위치의 비트가 소거된 것으로서 검증되지 않고 최대 소거 펄스 카운트에 도달하지 않았으면, 정상 비트 및 보충 비트 모두에 소거 펄스들이 인가된다. 보충 위치들의 비트들의 소거 검증이 수행되고, 보충 위치의 비트가 소거된 것으로서 검증되지 않고 최대 소거 펄스 카운트에 도달하지 않았으면, 보충 비트 위치 및 정상 비트 위치 모두에 소거 펄스들이 인가된다. 비트들이 소거 검증을 통과하면, 이 비트들에 대해서는 소프트 프로그램 검증이 수행된다. 비트들이 과소거되고, 소프트 프로그래밍 펄스 카운트에 도달하지 않았으면, 과소거된 비트에 소프트 프로그래밍 펄스가 인가된다.

Description

이중 비트 메모리 셀의 개선된 소거 방법{IMPROVED ERASE METHOD FOR A DUAL BIT MEMORY CELL}
플래시 메모리는 전력의 소모없이 자신의 내용을 보유할 수 있고 재기록이 가능한 타입의 전자 메모리 매체이다. 플래시 메모리 디바이스는 100K 내지 300K 기록 주기의 수명을 갖도록 설계된다. 단일 바이트가 소거될 수 있는 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스 및 스태틱 랜덤 메모리(SRAM)와 달리, 플래시 메모리 디바이스는 전형적으로 고정된 멀티 비트 블럭들 또는 섹터들로 소거 및 기록된다. 플래시 메모리 기술은 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)로부터 발전된 것으로서, 제자리에서 소거될 수 있다. 플래시 메모리 디바이스는 덜 비싸고 보다 밀도가 높다. 이러한 새로운 범주의 EEPROM은 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM)의 밀도의 장점과 EEPROM의 전기적인 소거성을 결합시킨 중요한 비휘발성 메모리로서 출현하였다.
통상적인 플래시 메모리들은 셀 구조로 구성되는바, 여기에서 단일 정보 비트는 각 셀에 저장된다. 이러한 단일 비트 메모리 아키텍쳐들에서, 각 셀은 전형적으로 금속 산화물 반도체(MOS) 트랜지스터 구조를 포함하는바, 이는 소스, 드레인, 기판 또는 P웰 내의 채널 뿐 아니라, 이 채널 위에 있는 스택 게이트 구조를 갖는다. 이 스택 게이트는 또한 P웰의 표면에 형성된 얇은 게이트 유전층(이는 종종 터널 산화물이라 불린다)을 포함한다. 이 스택 게이트는 또한 터널 산화물 위에 있는 폴리실리콘 플로팅 게이트 및 이 플로팅 게이트 위에 있는 폴리간 유전층을 더 포함한다. 이러한 폴리간 유전층은 종종 2개의 산화물층들 사이에 질화물층이 끼워져있는 산화물 질화물 산화물(ONO)층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트가 폴리간 유전층 위에 있다.
제어 게이트는 이러한 셀들의 로우에 결합된 워드라인에 연결되어, 전형적인 NOR 구성에서 이러한 셀들의 섹터들을 형성한다. 또한, 셀들의 드레인 영역들은 전도성 비트라인에 의해 함께 연결된다. 셀의 채널은 스택 게이트 구조에 의해 채널에 발생되는 전기장에 따라 소스와 드레인 간에 전류를 도통시킨다. NOR 구성에서, 단일 칼럼 내의 트랜지스터들의 각 드레인 단자는 동일한 비트라인에 연결된다. 또한, 각 플래시 셀의 스택 게이트 단자들은 서로 다른 워드라인에 연결되고, 어레이의 모든 플래시 셀들의 소스 단자들은 공통 소스 단자에 연결된다. 동작시, 개별적인 플래시 셀들은 주변 디코더 및 제어 회로를 이용하여 각각의 비트라인 및 워드라인을 통해 프로그래밍(기록), 판독 또는 소거 기능을 위해 어드레스된다.
이러한 단일 비트 스택 게이트 플래시 메모리 셀은, 제어 게이트에 전압을인가하고, 소스를 접지에 연결하며, 그리고 드레인에 소스 이상의 소정의 전위를 인가함으로써 프로그램된다. 터널 산화물을 통해 발생되는 결과적인 높은 전계는 "파울러-노드하임" 터널링이라 불리는 현상을 야기시킨다. 이러한 과정 동안, 코어 셀 채널 영역의 전자들은 게이트 산화물을 통해 플로팅 게이트로 터널링되어 이 플로팅 게이트에 트랩되는데, 이는 플로팅 게이트가 폴리간 유전층 및 터널 산화물에 의해 둘러싸이기 때문이다. 전자들이 트랩됨으로써, 셀의 임계 전압이 증가하게 된다. 이러한 전자들의 트랩으로 인해 야기되는 셀의 임계 전압(및 이에 따른 채널 컨덕턴스)의 변화에 의해 셀이 프로그램된다.
전형적인 단일 비트 스택 게이트 플래시 메모리 셀을 소거하기 위해, 소스에 전압이 인가되고, 제어 게이트는 음의 전위로 유지되며, 드레인은 플로팅된다. 이러한 조건들하에서, 플로팅 게이트와 소스 간의 터널 산화물을 통해 전계가 발생한다. 플로팅 게이트에 트랩된 전자들은 소스 영역 위에 있는 플로팅 게이트의 일부쪽으로 흘러 그곳에 밀집하게 된다. 이후, 전자들은 터널 산화물을 통한 파울러-노드하임 터널링에 의해 플로팅 게이트로부터 소스 영역으로 추출된다. 전자들이 플로팅 게이트로부터 제거되기 때문에, 셀이 소거된다.
통상적인 단일 비트 플래시 메모리 디바이스들에서, 소거 검증은 이러한 셀들의 블럭 또는 세트의 각 셀이 적절하게 소거되었는 지의 여부를 결정하기 위해 수행된다. 현재의 단일 비트 소거 검증 방법들은 비트 또는 셀의 소거를 검증하고 초기 검증에 실패한 개별적인 셀들에게 보충 소거 펄스(supplemental erase pulse)들을 인가한다. 이후, 셀의 소거 상태는 다시 한번 검증되고, 이러한 과정은 셀 또는 비트가 성공적으로 소거되거나 또는 셀이 쓸 수 없는 것으로서 마크될 때 까지 계속된다.
최근, 단일 메모리 셀에 2 비트의 정보를 저장할 수 있는 이중 비트 플래시 메모리 셀들이 도입되었다. 단일 비트 스택 게이트 아키텍쳐들에 이용되는 통상적인 프로그래밍 및 소거 검증 방법들은 이러한 이중 비트 디바이스들에는 적절하지 않다. 도입된 이중 비트 플래시 메모리 구조들은, 워드라인 연결들을 제공하기 위해 ONO층 위에 폴리실리콘층을 이용하는 ONO 플래시 메모리 디바이스와 같은 플로팅 게이트를 이용하지 않는다. 통상적인 기술들은 이러한 타입의 디바이스들에 관련된 특성들에 대해 제기하지 않는다.
따라서, 새롭고 개선된 프로그래밍 방법, 개선된 소거 검증 방법, 개선된 과소거 수정 방법, 및 이중 비트 메모리 아키텍쳐에서 데이터 비트들의 적절한 프로그래밍 및 소거를 보장하고 그의 구조적인 특성을 고려하는 시스템이 필요하다.
본 발명은 일반적으로 플래시 메모리 디바이스에 관한 것으로서, 특히 멀티 비트 플래시 메모리 셀을 갖는 플래시 메모리 디바이스에 관한 것이다. 보다 특정하게, 본 발명은 멀티 비트들의 소거, 소거 검증 및 과소거(overerase) 수정 방법에 관한 것이다.
본 발명의 새로운 특징들은 첨부된 청구항들에서 설명된다. 하지만, 본 발명 자체와, 바람직한 이용 방법, 다른 목적들 및 장점들은 첨부 도면들과 함께 설명되는 하기의 예시적인 실시예들에 대한 상세한 설명을 참조함으로써 이해될 것이다.
도 1은 본 발명의 다양한 양상들이 구현될 수 있는 예시적인 이중 비트 메모리 셀의 측단면도이다.
도 2는 일부 어레이의 배선들을 도시한 개략도이다.
도 3은 이중 비트 모드에서 동작할 때 16 비트 메모리의 16 워드들을 갖는 이중 비트 플래시 메모리 어레이의 64K 섹터의 부분적인 상부도이다.
도 4는 본 발명의 일 양상에 따라 이중 비트 메모리 셀들의 어레이를 소거 검증하는 방법을 나타낸 흐름도이다.
도 5는 도 4의 소거 검증 절차 이후 어레이를 소프트 프로그래밍하는 방법을 나타낸 흐름도이다.
본 발명에 따르면, 상기 목적들, 다른 목적들 및 장점들은 이중 비트 메모리 디바이스의 정상 비트 및 보충 비트의 소거 및 소프트 프로그래밍 방법에 의해 얻어진다.
본 발명의 일 양상에 따르면, 멀티 비트 메모리 셀들의 섹터가 소거된 후, 정상 위치의 비트들의 소거 검증이 수행되고, 이러한 정상 위치의 비트가 소거된 것으로서 검증되지 않고 최대 소거 펄스 카운트를 넘지 않았으면, 정상 비트 위치 및 보충 비트 위치 모두에 소거 펄스들이 인가된다. 보충 비트 위치의 비트들의 소거 검증이 수행되고, 보충 위치의 비트가 소거된 것으로서 검증되지 않고 최대 소거 펄스 카운트를 넘지 않았으면, 보충 비트 위치 및 정상 비트 위치 모두에 소거 펄스들이 인가된다.
본 발명의 다른 양상에 따르면, 어레이의 섹터의 멀티 비트들의 소프트 프로그래밍 검증이 수행되고, 이러한 소프트 프로그래밍 검증에 실패한 비트들에 대해서는, 소프트 프로그래밍 펄스들의 최대수에 도달하지 않은 경우, 이 비트에는 소프트 프로그래밍 펄스가 인가된다.
따라서, 본원에서 개시되는 방법은 멀티 비트 플래시 메모리 디바이스에 대한 소거 방법 및 과소거 수정을 제공한다.
본 발명은 첨부 도면들과 함께 설명되는 하기의 상세한 설명으로부터 보다 명확해진다. 하기의 설명으로부터 당업자에게 명확해지는 바와 같이, 본 발명을 실행하기 위한 최상의 방법을 설명하기 위해 본 발명의 실시예들이 제시되어 설명된다. 알 수 있는 바와 같이, 본 발명의 범위를 벗어나지 않으면서, 본 발명의 다른 실시예들이 가능하며 그 세부사항들은 명백한 많은 양상들에서 변형될 수 있다. 따라서, 도면들 및 상세한 설명은 제한적인 것이 아닌 예시적인 것으로서 간주된다.
이제, 본 발명자들에 의해 본 발명을 실행하기 위한 최상의 방법 또는 방법들로 고려되는 본 발명의 특정한 실시예 또는 실시예들에 대해 상세히 설명한다.
하기에서는 첨부 도면들을 참조하여 본 발명을 상세히 설명하는바, 도면들에서 동일한 참조 부호들은 동일한 요소들을 나타낸다. 본 발명은 이중 비트 메모리 셀들의 소거, 소거 검증 및 과소거 수정을 위한 방법 및 시스템을 제공한다. 본 발명은 플래시 메모리 디바이스의 칩 소거 또는 섹터 소거 동작과 관련하여 이용된다. 비록 본 발명이 이후 ONO(실리콘 산화물 실리콘 질화물 실리콘 산화물) 이중 비트 메모리 셀 아키텍쳐와 관련하여 도시되고 설명되지만은, 본 발명은 다른 타입의 아키텍쳐들 및 다른 이중 비트 아키텍쳐 이용 방식들에도 적용할 수 있다.
도 1은 본 발명의 다양한 양상들중 1개 또는 그 이상의 양상들이 실행될 수 있는 예시적인 이중 비트 메모리 셀(10)을 도시한다. 이 메모리 셀(10)은 상부 실리콘 이산화물층(14)과 하부 실리콘 이산화물층(18) 사이에 샌드위치된 실리콘 질화물층(16)을 포함한다. 이러한 3개의 층들(14, 16 및 18)이 ONO층(30)을 형성한다. 폴리실리콘층(12)은 ONO층(30) 위에 있고, 메모리 셀(10)에 대한 워드라인 연결을 제공한다. 제 1 비트라인(32)은 제 1 영역(4) 아래의 ONO층(30) 아래에 있고, 제 2 비트라인(34)은 제 2 영역(6) 아래의 ONO층(30) 아래에 있다. 이러한 비트라인들(32 및 34)은 전도성 부분(24)과 선택적인 산화물 부분(22)으로 형성된다. 보론 코어 임플란트들(20)이 각 비트라인들(32 및 34)의 양쪽 단부들에 제공되거나(이 경우 비트라인들은 하부 실리콘 이산화물층(18)과 만난다) 전체 트랜지스터를 따라 제공된다. 이러한 보론 코어 임플란트들은 P형 기판(9) 보다 고 도핑되어, 메모리 셀(10)의 Vt의 제어를 돕는다. 메모리 셀(10)은 P형 기판(9)에 존재하는바, 비트라인들(32 및 34)의 전도성 부분(24)은 N+ 아세닉 임플란트로부터 형성되며, 이에 따라 P형 기판(9)의 양단에 걸쳐서 채널(8)이 형성된다. 메모리 셀(10)은 P형 기판 영역(9)에 존재하는 N+ 아세닉 임플란트 부분들(24)로부터 형성되는 교환가능한 소스 및 드레인 구성요소들 및 폴리실리콘 워드라인(12)의 일부로서 형성되는 게이트를 갖는 단일 트랜지스터이다.
실리콘 질화물층(16)은 전하 트랩핑층을 형성한다. 셀의 프로그래밍은, 드레인 단자의 역할을 하는 비트라인 및 게이트에 적절한 전압들을 인가하고, 소스 단자의 역할을 하는 소스 비트라인을 접지시킴으로써 이루어진다. 이러한 전압들은 채널을 따라 전계를 발생시킴으로써, 전자들이 가속화되어 기판층(9)으로부터 질화물층(16)으로 점프하는바, 이는 열 전자 주입으로서 알려져있다. 전자들은 드레인에서 최대 에너지를 얻기 때문에, 이러한 전자들은 드레인 근처의 질화물층(16)에 트랩된 다음 그곳에 저장된 채로 유지된다. 메모리 셀(10)은 일반적으로 균일하고, 드레인 및 소스는 서로 교환가능하다. 실리콘 질화물층(16)은 비전도성이기 때문에, 제 1 전하(26)는 중심 영역(5)의 제 1 단부 근처의 질화물층(16)에 주입될 수 있고, 제 2 전하(28)는 중심 영역(5)의 제 2 단부 근처의 실리콘 질화물층(16)에 주입될 수 있다. 따라서, 전하가 이동하지 않으면, 셀당 1 비트 대신 셀당 2 비트가 존재할 수 있게 된다.
상기 설명한 바와 같이, 제 1 전하(26)는 중심 영역(5)의 제 1 단부에서 실리콘 질화물층(16)에 저장될 수 있고, 제 2 전하(28)는 중심 영역(5)의 다른 단부에 저장될 수 있기 때문에, 메모리 셀(10) 마다 2 비트가 존재할 수 있게 된다. 이중 비트 메모리 셀(10)은 대칭적이기 때문에, 드레인과 소스는 서로 교환이 가능하다. 따라서, 왼쪽 비트(C0)를 프로그램할 때, 제 1 비트라인(32)은 드레인 단자의 역할을 하고 제 2 비트라인(34)은 소스 단자의 역할을 한다. 마찬가지로, 오른쪽 비트(C1)를 프로그램할 때, 제 2 비트라인(34)은 드레인 단자의 역할을 하고 제 1 비트라인(32)은 소스 단자의 역할을 한다.
도 2 및 표 1은 제 1 비트(C0)(보충 비트) 및 제 2 비트(C1)(정상 비트)를 갖는 이중 비트 메모리 셀(10)의 판독, 프로그래밍, 일측 소거 및 양측 소거를 수행하기 위한 전압 파라미터들의 일 특정 세트를 도시한다.
동작 셀 게이트 비트라인 0 비트라인 1 설명
판독 C0 Vcc 0v 1.2 - 2v 보충 비트
판독 C1 Vcc 1.2 - 2v 0v 정상 비트
프로그램 C0 Vpp 5 - 6v 0v 열 전자
프로그램 C1 Vpp 0v 5 - 6v 열 전자
일측 소거 C0 -6v 6v 0v 열 정공 주입
양측 소거 모든 셀 -6v 6v 6v 열 정공 주입
도 3은 예시적인 64K 블럭(300)의 상부 또는 평면도로부터의 부분적인 메모리 셀 레이아웃을 도시한다. 이러한 예는 8비트 IO의 64K 블럭에 관련하여 도시된다. 이해될 사항으로서, 블럭들은 16비트, 32비트, 64비트 또는 그 이상의 IO가 될 수 있고, 64K로 한정되지 않는다(예를 들어, 128K, 256K 등이 될 수 있다). 64K 블럭(300)은 한 섹터 또는 한 섹터의 일부가 될 수 있다. 예를 들어, 컨택(contact)들이 공통의 금속 비트라인들을 연결하는 1개 또는 그 이상의 블럭들이 한 섹터를 형성할 수 있다. ONO 스택 스트립 또는 층(302)은 메모리 어레이의 길이를 연장하고, 블럭(300)을 포함한다. 이 블럭(300)은 16비트 IO 또는 칼럼들(310)의 그룹을 포함한다. 각 "워드" 또는 I/O들의 그룹은 8개의 트랜지스터들 또는 8개의 정상 비트들과 8개의 보충 비트들로 구성된다. 8개의 정상 비트들은 고객에 의해 보여지며, 각 I/O는 셀들의 로우들을 어드레싱하기 위한 폴리실리콘 워드라인(304)을 포함한다. 메모리 셀들의 개별적인 비트들의 판독, 기록 및 소거를 가능하게 하는 다수의 비트라인들이 ONO 스택 스트립층(302)의 아래에 있다. 각 비트라인은 16개의 로우들의 그룹의 한쪽 단부에서 제 1 컨택(308) 및 금속 비트라인들(미도시)에 연결되고, 그룹의 다른쪽 단부에서 제 2 컨택(310)에 연결된다. 도 3의 예에서는, 5개의 비트라인들이 도시되는바, 비트라인은 칼럼의 매 다른 트랜지스터의 단부에고정되고, 2개의 선택 트랜지스터들이 판독, 기록 및 소거를 위해 2개의 트랜지스터들의 4개의 비트들 간에 선택을 수행하는 데에 이용된다.
도 4는 플래시 메모리 어레이의 섹터의 이중 비트 플래시 메모리 셀들의 소거 검증을 수행하는 특정 방법을 나타낸다. 이 방법은 섹터의 모든 셀들을 프로그램하는 단계(400)에서 시작된다. 이후, 방법은 어레이의 메모리 어드레스를 지정하는 어드레스 카운터를 어드레스 0.0으로 설정하는 단계(402)로 진행한다. 이후, 방법은 섹터의 정상 비트들의 소거 검증을 수행하는 단계(404)로 진행한다. 비트 위치는 단일 비트 위치의 메모리 어드레스 또는 섹터의 워드 위치 또는 I/O의 메모리 어드레스가 될 수 있다. 정상 비트 위치들의 소거 검증이 실패하면, 방법은 최대 펄스 카운트를 넘었는 지의 여부를 결정하는 단계(406)로 진행한다. 최대 펄스 카운트를 넘었으면, 단계(408)에서 진정한 실패가 이루어진다. 단계(406)에서 최대 펄스 카운트를 넘지 않았으면, 단계(410)에서 정상 칼럼 및 보충 칼럼 모두에 소거 펄스들을 인가한다. 방법은 이후 섹터의 보충 비트 위치들의 소거 검증을 수행하는 단계(412)로 진행한다. 보충 비트 위치가 소거된 것으로서 검증되지 않으면, 방법은 최대 펄스 카운트를 넘었는 지의 여부를 결정하는 단계(414)로 진행한다. 최대 펄스 카운트를 넘었으면, 단계(416)에서 진정한 실패가 이루어진다. 단계(414)에서 최대 펄스 카운트를 넘지 않았으면, 단계(418)에서 보충 칼럼 및 정상 칼럼 모두에 소거 펄스들을 인가하고, 방법은 단계(404)로 복귀되어 반복된다.
보충 비트 위치들 및 정상 비트 위치들 모두가 통과되면, 단계(420)에서 최대 어드레스에 도달했는 지의 여부가 결정되고, 최대 어드레스에 도달하지 않았으면, 단계(422)에서 어드레스 위치를 증분하고, 방법은 단계(404)에서 시작하여 반복된다. 최대 어드레스에 도달했으면, 방법은 단계(424)로 나타낸 바와 같이 소프트 프로그램 루틴으로 진행한다.
도 5를 참조하여, 소프트 프로그래밍 루틴은 단계(500)에서 시작된다. 단계(502)에서, 어드레스 카운터를 설정한다. 단계(504)에서 소프트 프로그램 검증을 수행하고, 실패한 경우에는, 단계(506)에서 최대수의 소프트 프로그래밍 펄스들의 비트에 인가되었는 지의 여부를 결정한다. 최대수의 소프트 프로그래밍 펄스들이 비트에 인가되었으면, 단계(508)로 나타낸 바와 같이 진정한 실패가 이루어진다. 최대수의 소프트 프로그래밍 펄스들이 인가되지 않았으면, 단계(510)에서 소프트 프로그램 펄스를 인가하고, 방법은 단계(504)로 복귀한다. 소프트 프로그램이 다시 실패하게 되면, 방법은 반복된다. 소프트 프로그램이 통과하게 되면, 단계(512)에서 최대 어드레스에 도달했는 지의 여부를 결정한다. 최대 어드레스에 도달하지 않았으면, 단계(514)에서 어드레스 위치가 증분되고, 방법은 단계(504)로 복귀되어 반복된다. 최대 어드레스에 도달했으면, 방법은 단계(516)로 나타낸 바와 같이 종료된다.
요약하면, 본 발명은 멀티 비트 메모리 셀들의 소거 방법 및 과소거 수정을 제공한다.
본 발명의 실시예에 대한 상기의 설명은 단지 예시의 목적으로 제시된 것으로서, 본 발명을 개시된 형태로 한정하는 것은 아니다. 상기 개시된 내용에 비추어 명백한 수정들 또는 변형들이 이루어질 수 있다. 이러한 실시예는 본 발명의 원리및 실제적인 응용을 최상으로 설명하기 위해 선택되어 설명된 것으로서, 이에 의해 당업자는 다양한 실시예들 및 고려되는 특정한 용도에 적합한 다양한 수정들에 대해 본 발명을 이용할 수 있게 된다. 이러한 모든 변형들 및 수정들은 첨부된 청구항들에 의해 결정되는 본 발명의 범위 내에 있다.

Claims (5)

  1. 멀티 비트 플래시 메모리 어레이의 플래시 메모리 셀들(10)을 소거하는 방법-여기서, 상기 플래시 메모리 셀들의 비트들은 정상 위치 및 보충 위치에 배치된다-에 있어서,
    (a) 상기 멀티 비트 플래시 메모리 어레이의 섹터의 모든 셀들을 프로그램하는 단계와;
    (b) 어드레스 위치를 초기 설정으로 설정하는 단계와;
    (c) 정상 비트 위치의 비트의 소거 검증을 수행하는 단계와;
    (d) 상기 비트가 소거된 것으로서 검증되지 않으면, 최대 소거 펄스 카운트에 도달했는 지의 여부를 결정하는 단계와;
    (e) 상기 최대 소거 펄스 카운트에 도달했으면, 실패를 표시하고, 소거 방법을 종료하는 단계와;
    (f) 상기 최대 펄스 카운트에 도달하지 않았으면, 상기 정상 비트 위치 및 보충 비트 위치에 소거 펄스를 인가하는 단계와;
    (g) 상기 보충 비트 위치의 비트의 소거 검증을 수행하는 단계와;
    (h) 상기 비트가 소거된 것으로서 검증되지 않으면, 최대 소거 펄스 카운트에 도달했는 지의 여부를 결정하는 단계와;
    (i) 상기 최대 소거 펄스 카운트에 도달했으면, 실패를 표시하고, 소거 방법을 종료하는 단계와; 그리고
    (j) 상기 최대 소거 펄스 카운트에 도달하지 않았으면, 상기 보충 비트 위치 및 상기 정상 비트 위치에 소거 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    (k) 상기 단계(g)에서 상기 보충 비트 위치의 비트의 소거 검증이 통과할 때 까지, 상기 단계들 (a) 내지 (j)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    (l) 최대 어드레스에 도달했는 지의 여부를 결정하는 단계와;
    (m) 상기 최대 어드레스에 도달했으면, 소거 방법을 종료하고, 소프트 프로그래밍 방법을 시작하는 단계와; 그리고
    (n) 상기 최대 어드레스에 도달하지 않았으면, 어드레스 위치를 증분시키고, 상기 최대 어드레스에 도달할 때 까지 상기 단계들 (c) 내지 (m)을 반복하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    (m) 상기 어드레스 위치를 초기 설정으로 설정하는 단계와;
    (n) 상기 어드레스 위치에서 식별되는 비트의 소프트 프로그램 검증을 수행하는 단계와;
    (o) 상기 단계(n)에서 상기 비트의 소프트 프로그램 검증이 실패하면, 최대 소프트 프로그래밍 펄스 카운트에 도달했는 지의 여부를 결정하는 단계와;
    (p) 상기 최대 소프트 프로그래밍 펄스 카운트에 도달했으면, 실패를 표시하고, 소거 방법을 종료하는 단계와;
    (q) 상기 최대 소프트 프로그래밍 펄스 카운트에 도달하지 않았으면, 소프트 프로그래밍 펄스를 인가하는 단계와; 그리고
    (r) 상기 단계 (e)에서 상기 비트의 소프트 프로그램 검증이 통과할 때 까지, 상기 단계들 (n) 내지 (q)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    (s) 최대 어드레스에 도달했는 지의 여부를 결정하는 단계와;
    (t) 상기 최대 어드레스에 도달하지 않았으면, 상기 어드레스 위치를 증분하고, 상기 최대 어드레스에 도달할 때까지 상기 단계들 (n) 내지 (r)을 반복하는 단계와; 그리고
    (u) 상기 최대 어드레스에 도달하면, 소거 방법을 종료하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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