CN1855510B - 集成电路存储器及其操作方法 - Google Patents

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Abstract

一种电荷捕获存储器元件，其采用场诱发(field induced)的反转层以取代源极和漏极的掺杂。电荷捕获存储器元件包含多个存储单元，其适用于储存两位元，其中一位元在电荷捕获结构的左侧，而另一位元在电荷捕获结构的右侧。使用负栅极电压FN穿隧将可诱发一正阈值电压擦除状态，以在一正电压下建立一电荷平衡条件。本发明亦提供了低电流、源极侧及热电子注入的编程方法。

Description

集成电路存储器及其操作方法
技术领域
本发明是有关于一种电性可编程可擦除的非易失性存储器，特别是有关于一种包含电荷捕获(charge trapping)存储单元的存储器。
背景技术
以电荷储存结构为基础的电性可编程可擦除的非挥发非易失性储存技术目前应用在许多方面，如用于电性可擦除可编程只读存储器(EEPROM)和快闪存储器(flash memory)中。有许多种存储单元(memory cell)结构被用于电性可擦除可编程只读存储器(EEPROM)和快闪存储器。随着集成电路(integrated circuits)尺寸的缩小，包含电荷捕获介电层(charge trapping dielectric layer)的存储单元结构由于其工艺的尺寸可调整性(scalability)和简单性(simplicity)引起了人们很大的兴趣。包含电荷捕获介电层的存储单元结构包括例如Nitride Read Only Memory、SONOS以及PHINES的结构。这些存储单元是在电荷捕获介电层(如氮化硅)中捕获电荷来储存资料的。藉由捕获负电荷即可提高存储单元的阈值电压(threshold voltage)。相反地，藉由从电荷捕获层移除负电荷，可以降低存储单元的阈值电压。
一般SONOS元件使用超薄底部氧化物(ultra-thin bottom oxide)，厚度例如小于3纳米，并采用用于沟道(channel)擦除的直接穿隧(directtunneling)的偏压措施。虽然，使用该技术的擦除速率很快，但是由于电荷可通过超薄底部氧化物而遗漏出去，故其电荷保持力(charge retention)很差。
NITRIDE READ ONLY MEMORY元件使用相对较厚的底部氧化物来防止电荷遗漏，厚度例如大于3纳米，常见为5～9纳米。NITRIDE READ ONLY MEMORY元件不采用直接穿隧法，而使用带对带穿隧(band to band tunneling)法所引起的热空穴注入(hot hole injection)BTBTHH以擦除存储单元。但是，该热空穴注入将破坏氧化物，从而损失在高阈值存储单元中的电荷并增加在低阈值存储单元中的电荷。此外，在重复编程和擦除操作的循环中，由于难于擦除在电荷捕获结构中所累积的电荷，必然会逐渐增加擦除时间。这种电荷累积的发生是由于空穴注入点和电子注入点之间的不一致所造成的，故经擦除脉冲后还会存留一些电子。另外，在一个NITRIDE READ ONLYMEMORY的快闪存储器元件的区段(sector)擦除的过程中，因为工艺参数的不同(例如为沟道长度的不同)，所以每一存储单元的擦除速率皆不相同。擦除速率的不同将导致在擦除状态时存在一个很大的阈值电压Vt分布，其中一些存储单元变得难于擦除而其中一些存储单元将被过度擦除。因此，在多次的编程和擦除操作之后，此时Vt窗口目标值将会过小，并可观察到其耐久性很差。随着存储器朝向更小体积的方向发展，这种现象将变得更加严重。
一般存储单元的尺寸上的限制的一乃是来自于在半导体基板(substrate)中使用扩散线(diffusion line)作为源极和漏极端(source and drain terminal)。当形成扩散线所使用的杂质稍微超出了其掺杂范围时，将会增加了扩散区域(diffusion region)的尺寸。这种扩散难以将存储单元缩到越来越小，并将产生存储单元尺寸的其他限制，包括防止产生击穿(punch-through)漏电流的最小沟道长度。
一种克服使用扩散线所产生的问题的方法，是使用邻接于存储单元中的电荷储存结构的控制电极而在基板中引入(induced)导电反转区(conductive inversion regions)以作为源极和漏极端。由于没有掺杂(implant)，反转区的尺寸将能够精确地控制。请参阅Sasago等所著的“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10MB/s”，IEDM，2003，第823-826页，以及Ishii等人所申请的公开号为2004/0084714的美国专利。
但是，关于电荷捕获存储单元的文献中并未记载反转位线(inversion bit line)的存储器元件的实际实施状况。
发明内容
依据本发明的一观点，揭示一种没有掺杂的源极和漏极位线的反转位线的电荷捕获存储单元，其采用一场诱导(field induced)反转层以代替源极和漏极的掺杂(implant)。结果，可更容易地缩小存储单元的体积。在一实施例中，存储单元系适用于储存两个位元，一个在电荷捕获结构的左侧，另一个在电荷捕获结构的右侧。在一实施例中的存储单元乃提出一正阈值电压擦除状态(threshold voltage erase state)，并使用负闸极电压的FN穿隧法(Fowler-Nordheim穿隧法)而设置，其中FN穿隧法可在一正阈值电压下建立一个电荷平衡条件，以防止过度擦除的问题发生。在存储单元的一实施例中提出一低电流、源极侧、热电子注入的编程方法，其适合使用反转位线，并可对存储单元的左右两侧实施低电流的高速率编程方式。
此处揭示一种集成电路存储器，包括一半导体本体、多条字线、一存储阵列、多条电流控制线，其中存储阵列包括多个存储单元，而字线乃是配置在半导体本体上，且存储阵列乃是配置于字线和半导体本体间。该存储阵列包括至少一个区段、多个存储单元与多个电荷捕获结构，以用于区段的擦除操作。在存储阵列中的存储单元包括各自的多个控制闸极(control gate)，而这些控制闸极乃是与这些字线中的字线相接触，且电荷捕获结构乃是配置在控制闸极和半导体本体之间。多个电流控制线垂直于这些字线而排列，并配置在存储阵列的这些存储单元的多条列的间。且这些电流控制线配置在半导体本体上，并根据施加于电流控制线上的偏压电压而排列这些电流控制线以诱发在半导体本体内的反转位线。在编程、擦除和读取操作中，反转位线为存储单元提供了源极和漏极端。
在本发明的一实施例中，控制电路可包含于集成电路存储器中。控制电路耦接至这些电流控制线(current control lines)、这些字线(word lines)以及半导体本体，并施加偏压措施以藉由对储存在存储单元中的电荷来进行编程和擦除资料以及读取已储存的资料；其中，用以编程一存储单元左侧的一位元资料的偏压措施，可经由反转位线而在电荷捕获结构的左侧诱发源极侧热电子注入(hot electron injection)，来建立用于读取左侧的一高阈值状态。此外，用于编程此存储单元右侧的一位元资料的偏压措施，可经由反转位线而在电荷捕获结构的右侧诱发源极侧热电子注入。另外，用于擦除至少一个区段中的资料的偏压措施包括诱发电荷平衡并藉由在耦接到区段中的存储单元的至少一字线和半导体本体之间施加足够的一负电压，以在电荷捕获结构和半导体本体的间诱发FN穿隧，而半导体本体藉由控制闸极和电荷捕获结构的间的FN穿隧而达到电荷平衡，直到在区段中的这些存储单元中建立一个目标低阈值电压(target low threshold voltage)为止。此外，用以读取一位元资料的偏压措施可诱发在存储单元的左侧和右侧上的反转位线，并施加一读取偏压电压(read bias voltage)给耦接于此特定的存储单元的控制闸极的字线。
在本发明的一实施例中，藉由擦除过程而达到存储单元的电荷平衡状态(charge balanced state)将可产生正电的一目标低阈值电压，在一些实施例中，该电压大于2伏特，在另外的一些实施例中，该电压较佳为大于3伏特。在一些实施例中，可设计存储单元以调整目标低阈值电压的强度。例如，相对高的功函数材料(如P型多晶硅)能够使用于控制闸极，以便减少电荷平衡状态的强度。
如上所述，本发明另提供了一种集成电路存储器的操作方法。根据本发明的一实施例，此集成电路存储器的操作方法包括：
施加一偏压措施，用于编程此存储阵列中的一个特定存储单元的左侧的一位元资料，并藉由这些反转位线而在电荷捕获结构的左侧诱发源极侧热电子注入，以建立用于读取左侧的一高阈值状态；
施加一偏压措施，用于编程存储阵列中的该特定存储单元的右侧的一位元资料，并藉由这些反转位线而在电荷捕获结构的右侧诱发源极侧热电子注入，以建立用于读取右侧的一高阈值状态；
施加一偏压措施，用于擦除至少一个区段中的资料，包括诱发电荷平衡并藉由在耦接于区段中的存储单元的至少一字线和半导体本体之间施加足够的一负电压，以在电荷捕获结构和半导体本体之间诱发FN穿隧，而半导体本体藉由控制闸极和电荷捕获结构之间的FN穿隧而达到平衡，直到在区段中的存储单元中建立一个目标低阈值电压为止；
施加一偏压措施，用于读取存储阵列中的特定存储单元的左侧和右侧之一的一位元资料，以诱发在特定存储单元的左侧和右侧上的相对导通的反转位线，并施加一读偏压电压给耦接于特定存储单元的控制闸极的字线。
同样地，本发明的一实施例包括藉由源极侧热电子注入所诱发的反转位线来编程资料的一偏压措施。在此描述的一个实施例，用于编程特定的存储单元的左侧和右侧之一的一位元资料的偏压措施包括：
施加一本体偏压电压于半导体本体上，
施加一编程电压于一字线，其耦接于特定存储单元与其他多个存储单元，而其他存储单元耦接于包括一第二存储单元的一侧的字线，
施加第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的特定存储单元，必足够诱发在第一电流控制线下的一相对导通的反转位线，以形成特定存储单元的一漏极端，并且藉由第一电流控制线所诱发的反转位线而施加一漏极电压于漏极端，
施加足够的第二偏压电压给第二电流控制线，以诱发一相对阻抗的反转位线，其邻接于在一侧的特定存储单元，以及施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位线，其邻接于在一侧的第二存储单元，以形成特定存储单元的一源极端，并藉由第二和第三电流控制线所诱发的反转位线，而施加一源极电压于源极端。
另外，揭露一种用于读取反转位线的一位元资料的偏压措施。在一实施例中，此用于读取特定存储单元的左侧和右侧之一的一位元资料的偏压措施包括：
施加一读取电压于一字线上，而此字线耦接于特定存储单元；
施加一第一偏压电压于一第一电流控制线，而此第一电流控制线邻接于在左侧和右侧的另一侧的特定存储单元，并足够诱发相对导通的由第一电流控制线所诱发的反转位线，以形成特定存储单元的一漏极端，以及藉由第一电流控制线所诱发的反转位线，而施加一漏极电压于漏极端；以及
施加一第二偏压电压于第二电流控制线，而第二电流控制线邻接于在左侧和右侧的一的特定存储单元，并足够诱发相对导通的由第二电流控制线所诱发的反转位线，以形成特定存储单元的一源极端，并藉由第二电流控制线所诱发的反转位线，而施加一源极电压于源极端。
与习知技艺相比，本发明所提出的储存技术具有明显的优点。与习知的电荷捕获存储单元或者是基于浮置闸极技术的存储单元相比，由于消除了埋设源极和漏极扩散区域，故本发明的存储器的体积可以更容易地缩小。由于消除了具有扩散源极和漏极区域的击穿(punch-through)漏电流问题，存储单元的体积将可以缩到很小。在应用反转位线而诱发低电流源极侧注入技术的实施例中，其编程速率比习知的电荷捕获存储单元更快。在上述技术的实施例中的擦除演算法也可更加地简单和迅速以实现一正的擦除阈值状态。本发明的存储器技术可用于高密度阵列的每一存储单元的两位元。此外，该存储器技术可避免了在习知的电荷捕获结构技艺于操作中所产生的热空穴的资料保持问题。
上述说明仅是本发明技术方案的概述，为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是习知的具有埋设扩散源极和漏极端的电荷捕获存储单元的简单示意图。
图2是一种含有反转位线结构的电荷捕获存储单元的示意图，其中反转位线可作为源极和漏极端。
图3是本发明一个实施例的一行反转位线存储单元的剖面示意图。
图4是本发明另一实施例的一行反转位线存储单元的剖面示意图。
图5是本发明又一实施例的一行反转位线存储单元的剖面示意图。
图6是本发明一个实施例的一个基本编程和擦除循环操作的流程图。
图7是本发明一个实施例的编程电荷捕获存储单元的左侧的一位元的偏压措施的示意图。
图8是本发明一个实施例的编程电荷捕获存储单元的右侧的一位元的偏压措施的示意图。
图9是本发明一个实施例的读取电荷捕获存储单元的左侧的一位元的偏压措施的示意图。
图10是本发明一个实施例的读取电荷捕获存储单元的右侧的一位元的偏压措施的示意图。
图11是本发明一个实施例的擦除电荷捕获存储单元中的资料的偏压措施的示意图。
图12是电荷平衡重设操作时间与阈值电压Vt的关系图。
图13是一个存储单元的第一位元的编程操作时间与阈值电压Vt的关系图。
图14是一个存储单元的第二位元的编程操作时间与阈值电压Vt的关系图。
图15是一存储单元的擦除操作时间与阈值电压Vt的关系图。
图16是本发明一实施例的集成电路存储器的方块图。
11：控制闸极          12：顶部介电质
13：电荷捕获层        14：底部介电质
15、16：n+掺杂区域    17：p-掺杂区域
21：控制闸极          22：顶部介电质
23：电荷捕获层        24：底部介电质
25：源极端            26：漏极端
27、28：电流控制线    29：被捕获电子
100：半导体本体       101、102、103：控制闸极
104、105、106、107：电流控制线  110：介电质
111：顶部介电质       112：电荷捕获层
113：底部介电质       114：字线
121：顶部介电质       122：电荷捕获层
123：底部介电质       130：介电质
131：顶部介电质       132：电荷捕获层
133：底部介电质       200：负闸极电压FN注入重设
201：辅助闸极源极侧的热电子注入编程
202：负闸极电压FN平衡擦除    300：左侧位元
301：区域             302、303、304：反转位线
310：右侧位元         311：区域
312、313、314：反转位线     1600：存储器阵列
1601：行解码器        1602：字线
1603：列解码器        1604：位线
1605、1607：汇流排   1606：方块
1608：偏压措施供应电压  1609：偏压措施状态机
1611：资料输入线         1612：资料输出线
1650：集成电路
A、B、C、D、E、F、G、H、I、J：偏压电压
具体实施方式
以下结合图1～16及较佳实施例，对本发明详细说明如后。
图1是习知的电荷捕获存储单元的简单示意图。电荷捕获存储单元的基板包括两n+掺杂区域15和16，以及在掺杂区域15和16之间的p-掺杂区域17。这些n+掺杂区域15和16可作为源极和漏极端的扩散线(diffusion lines)。该存储单元的剩余部分包括一电荷捕获结构，其包含一底部介电质14、一电荷捕获层13、一顶部介电质12以及一控制闸极11，其中底部介电质14位于基板上，而电荷捕获层13位于底部介电质14上，且顶部介电质12位在电荷捕获层13上，而控制闸极11乃是位在顶部介电质12上。一般而言，控制闸极11的材质包括n-型多晶硅，并耦接于一字线(图中未示)。该电荷捕获结构在电荷捕获层13中具有被捕获的电子(如电子18)。一般来说，这些存储单元被热空穴注入所诱发的带对带穿隧法所擦除，并且达到小于1伏特甚至更低的低阈值状态，如图中的少量的电子符号所代表。此外，虽然扩散区域在掺杂过程中能够沿着控制闸极11的边缘而自动地校准，但是杂质仍然会往电荷捕获结构的边缘下扩散，进而缩减沟道而限制了元件往更小的尺寸发展。
图2是一种含有反转位线的存储单元的示意图，其中反转位线位于例如为p型阱的一半导体本体上。该反转位线具有一源极端25和一漏极端26，其回应于施加在电流控制线27和28上的偏压电压。存储单元包括一电荷捕获结构，包含一底部介电质24、一电荷捕获层23、一顶部介电质22及一控制闸极21，其中底部介电质24位于基板上，而电荷捕获层23位于底部介电质24上，且顶部介电质22位于电荷捕获层23上，而控制闸极21位于顶部介电质22上。在本实施例中，控制闸极21含有p型多晶硅，而电流控制线27和28含有n型多晶硅。由于p型多晶硅具有较高的功函数(work function)，因此，当其用于控制闸极时，将会影响藉由FN穿隧法所诱发的电荷平衡阈值状态，其将详细叙述如下。由于n型多晶硅具有较高的导电性，故适于作为电流控制线的材料。控制闸极21乃是耦接于一字线(图中未示)，其垂直于电流控制线27和28，并耦接于在存储阵列中排列成行的多个存储单元。该电荷捕获结构在电荷捕获层23中具有如29所代表的被捕获电子。图2中的相对较多个电子符号乃是表示：藉由电荷平衡FN穿隧法(以下将详细叙述)所达到的低阈值状态比习知技艺所达到的阈值状态相对地更呈正电。
一般而言，顶部介电质包括厚度为5～10纳米的二氧化硅和氮氧化硅，或者其他具有高介电常数的类似材料，如Al2O3。底部介电质包括厚度为3～10纳米的二氧化硅和氮氧化硅，或者其他具有高介电常数的类似材料。电荷捕获结构包括厚度为3～9纳米的氮化硅、相对含氮较多的氮氧化硅，或者其他具有高介电常数的类似材料，包括金属氧化物，例如为Al2O3、HfO2和其他氧化物。电荷捕获层可以是电荷捕获材料的不连续的一组区域(pockets)或者粒子，也可以是如图所示的连续的一层。
在一些实施例中，闸极包括一种功函数大于n型硅的固有功函数(大约4.1eV)的材料，其功函数较佳为大于4.25eV，包括例如大于5eV。一般而言，闸极材料包括p型多晶硅、氮化钛(TiN)、铂(Pt)和其他高功函数的金属和材料。适用于实施例的其他高功函数材料包括但不限于金属钌(Ru)、铱(Ir)、镍(Ni)、钴(Co)与金属合金，其中金属合金包括但不限于合金Ru-Ti、Ni-Ti、金属氮化物以及金属氧化物，其中金属氧化物包括但不限于RuO2。相较于一般的n型多晶硅闸极，高功函数的闸极材料具有更高的电子穿隧的注入阻障(injection barrier)。以二氧化硅作为顶部介电质的n型多晶硅闸极为例，其注入阻障为约3.15eV。因此，在本发明实施例中作为闸极和顶部介电质的材料乃是具有大于3.15eV的注入阻障，其例如大于3.4eV，较佳为大于4eV。
图3是在半导体本体100上所形成的一行存储单元的剖面示意图。这些存储单元具有位于电荷捕获结构上的控制闸极101、102、103，其中电荷捕获结构包含有顶部介电质111、电荷捕获层112、以及底部介电质113。电流控制线104、105、106、107位于半导体本体100上，并沿着存储阵列中的列而在成行的存储单元中延伸。在图3所示的实施例中，控制闸极101、102、103的材质包含p型多晶硅。电流控制线104、105、106、107的材质包括n型多晶硅或其他导电材料。在图3所示的实施例中，电流控制线104、105、106、107乃是隔离于半导体本体100，并藉由如二氧化硅的介电质110而隔离于存储单元。图3中所示的结构藉由如下方式而实现。首先，在半导体本体100上形成一存储单元的堆叠结构(stack)(包括控制闸极103、顶部介电质111、电荷捕获层112、以及底部介电质113)，并在存储单元间形成一介电质110。然后，图案化电流控制线104、105、106、107。没有被介电质110所覆盖的控制闸极101、102、103适于连接字线，其中该字线乃是以线114作为代表，其在垂直于电流控制线104～107的方向而延伸。字线的材质可以使用多晶硅、金属、金属硅化物(silicides)、其他导电材料以及上述材料的组合。
图4是本发明另一实施例的一行存储单元的剖面示意图。在图3中的标号使用在图4中乃是表示与图3相同的结构。其不同之处仅仅在于，存储单元的电荷捕获结构包括顶部介电质121、电荷捕获层122、以及底部介电质123，其延伸于电流控制线104～107的下，同时也位于控制闸极101～103的下。图4所示的结构的制造过程包括：首先，形成横贯在半导体本体100上的堆叠结构，其由顶部介电质121、电荷捕获层122、以及底部介电质123所组成。然后，形成控制闸极101～103，其位于电流控制线104～107之间并耦接于一字线(图中未示)。
图5是本发明又一实施例的一行存储单元的剖面示意图。在图3中的标号使用在图5中乃是表示与图3相同的结构。其不同之处仅仅在于，存储单元的电荷捕获结构包括顶部介电质131、电荷捕获层132、以及底部介电质133，其中此电荷捕获结构乃是连续贯穿存储阵列，并延伸于控制闸极101～103的下、控制闸极101～103和电流控制线105～107之间以及电流控制线105～107的上。图5所示的结构的制造过程包括：首先，形成被图案化的电流控制线105～107，并藉由介电质130而与半导体本体100隔离。接着，在半导体本体100和电流控制线105～107的上形成一堆叠结构，其由顶部介电质131、电荷捕获层132以及底部介电质133所组成。然后，在电流控制线105～107之间形成控制闸极101～103，其耦接于一字线(图中未示)。
图6是上述的存储单元在完成一个基本操作过程的流程图。为了建立一个相对正电的擦除状态，在制造完成后，藉由一负的闸极电压而重设(reset)存储器阵列，FN注入过程将建立一电荷平衡的低阈值状态(步骤200)。施加源极侧热电子注入偏压过程于一辅助闸极(步骤201)以完成编程操作。施加一负的闸极电压FN电荷平衡注入(步骤202)，以完成擦除操作，其类似于步骤200的重设操作。至于基本的编程和擦除操作循环乃是如图6所示。
请分别参阅图7和图8，其分别是本发明实施例的存储单元的左侧位元以及存储单元的右侧位元的偏压措施的编程过程。图7描述的是左侧位元300的编程过程。区域301包含特定的存储单元，包括位元300和位于左侧的存储单元，区域301被施加偏压，使得源极区域的辅助闸极，被诱发热电子注入。控制闸极101、102耦接于一字线，其可接收该偏压电压。半导体本体100接收偏压F。电流控制线104、105、106可分别接收偏压电压B、C、D，以便诱发反转位线。藉由电流控制线104所诱发的反转位线302可接收偏压电压G。藉由电流控制线104所诱发的反转位线303可接收偏压电压H。通过电流控制线106所诱发的反转位线304可接收偏压电压I。电流控制线107可接收偏压电压E。如果有诱发的反转位线的话，将可接收偏压电压J。施加于反转位线上的偏压电压G、H、J、I可经由在存储阵列中所选择的电晶体而耦接于半导体本体100，并与特定的存储单元导通，其中反转位线可存取此特定的存储单元。同样地，偏压电压B、C、D、和E可藉由在存储阵列中所选择的电晶体而耦接于电流控制线104、105、106。偏压电压A乃是施加于字线上。
一组偏压电压乃提出如下，其用于编程左侧位元300到一高的阈值状态：
A：12～16V
B：4～6V
C：0.7～1V
D：7～9V
E：0V
F：0V
G：0V
H：浮置
I：4～6V
J：0V
如上所述的偏压措施的结果，藉由存储单元的电流控制线104和控制闸极101而感应相对导通的反转位线302，其中此存储单元乃是位于包含有位元300的存储单元的左侧，并将此相对导通的反转位线302接地。在电流控制线105下而感应一相对阻性的反转位线303。反转位线302和303的结合将可提供用以编程操作所需的源极端。在电流控制线106下所感应的相对导通的反转位线304，可作为用以编程操作的漏极端。
图8是编程一右侧位元310的偏压措施，其中此右侧位元310位于区域311的特定存储单元内。该区域311包括特定的存储单元，包含位元310和位于右侧的存储单元，区域311被施加偏压，使得源极区域的辅助闸极，被诱发热电子注入。控制闸极耦接于一字线，可接收偏压电压A。半导体本体可接收偏压电压F。在区域311中的电流控制线接收偏压电压C、D和E，以便诱发反转位线。藉由一电流控制线所诱发的反转位线312可接收偏压电压I。藉由一电流控制线所诱发的反转位线313可接收偏压电压J。藉由一电流控制线所诱发反转位线314可接收偏压电压H。在图8中，位于区域311外部的电流控制线可接收偏压电压B，并且，假如有包含已诱发的反转位线的区域时，则接收偏压电压G。
一组偏压电压乃提出如下，其用于编程右侧位元310到一高的阈值状态：
A：12～16V
B：0V
C：7～9V
D：0.7～1V
E：4～6V
F：0V
G：0V
H：4～6V
I：浮置
J：0V
图8中所示的用于编程右侧位元310的偏压措施，乃是与用于编程特定存储单元中的左侧位元301的偏压措施正好相反。
一组偏压电压乃提出如下，其用以读取图9所示的特定存储单元的左侧位元301：
A：2～5V
B：0V
C：4～6V
D：4～6V
E：0V
F：0V
G：0V
H：0V
I：1～3V
J：0V
这个读取偏压措施导致在电流控制线的下形成反转位线，用以接收偏压电压C，以作为在读取操作中的一源极端。此外，这个读取偏压措施亦可导致在电流控制线的下形成反转位线，其用以接收偏压电压D，以作为在读取操作中的一漏极。在控制闸极上的电压位准(voltage level)A乃是设置在介于目标低阈值状态(target low threshold state)和目标高阈值状态之间。
一组偏压电压乃提出如下，其用以读取图10所示的特定存储单元的右侧位元310：
A：2～5V
B：0V
C：4～6V
D：4～6V
E：0V
F：0V
G：0V
H：1～3V
I：0V
J：0V
因此，为了读取右侧位元310，位于电流控制线的下的用以接收偏压电压C的反转位线可作为一漏极，此外，位于电流控制线的下的用以接收偏压电压D的反转位线可作为一源极。
图11是一种用于擦除与用以重设的偏压措施，其先前于前述的编程操作。可以看出，在FN擦除和重设的过程中并没有反转位线。以下乃提出一组偏压电压，其用以擦除沿着一字线的所有存储单元或者在此存储阵列内的一区段(sector)的所有存储单元：
A：-10～15V
B：浮置
C：浮置
D：浮置
E：浮置
F：5～10V
G：浮置
H：浮置
I：浮置
J：浮置
在一实施例中，A的范围由-15V到-20V，且F乃是接地(0V)。
因此，在这个擦除偏压措施中，乃是在存储阵列的一个区段中的存储单元的控制闸极之间以及该区段的半导体本体之间施加-15V到-25V的电位。藉由移除在编程和擦除循环中所诱发的电子而建立的区域里的多余电子，以及藉由诱发从控制闸极到电荷捕获层的电子注入电流以及从电荷捕获结构到半导体本体的电子输出电流，这个偏压措施将可平衡在电荷捕获结构中的电荷分布情况。经过足够长的时间之后，电荷捕获结构中的被捕获电荷将能够达到动态平衡(dynamic balance)或均衡(equilibrium)，其中，存储单元的阈值电压将收敛于一目标阈值，并且在电荷捕获结构的长度方向上形成一平衡的电荷分布。
图12是图6中步骤200所对应的重设操作的效能的示意图。在重设操作的前，没有捕获电荷的存储单元的阈值电压乃是小于1伏特。当施加重设操作约1～10秒之后，在偏压电压约-20V的情况下，该目标低阈值电压些微地大于3伏特。可以看到，第一位元和第二位元约在同一时间内被重设。
图13是编程一位元的性能的示意图，其例如为存储单元的左侧的一位元。如图13所示，对于一个存储单元而言，其开始于约为3.2伏特的擦除状态阈值并诱发如上所述的源极侧热电子注入，而经过大约10微秒后，第一位元具有约为5伏特的阈值。至于存储单元的其他的位元起初是处于低阈值状态，其几乎不受到任何的影响。
请参阅图14，其是编程一位元的性能的示意图，其例如为在编程存储单元的左侧的一位元后的存储单元的右侧的一位元。如14图所示，对于一个存储单元而言，其开始于约为3.2伏特的擦除状态阈值并诱发如上所述的源极侧热电子注入，而经过大约10微秒后，第二位元具有约为5伏特的阈值。至于存储单元的其他的位元起初是处于高阈值状态，其几乎完全不受影响。
图15是具有两个已编程的位元的存储单元的擦除操作的性能的示意图。请参照图15，在擦除操作的前，存储单元中的两位元的阈值电压都大约是5.1V。在施加一1～10秒的擦除偏压措施后，在偏压电压约-20V的情况下，目标低阈值电压约是3.4V。由图15可以看到，第一位元和第二位元将同时被擦除。因为该擦除操作乃执行在区段边界，所以每一存储单元的擦除时间将相当地短。
图16是本发明一实施例的集成电路的方块图。在一半导体基板上，集成电路1650包括一个存储器阵列1600，其包含多个电荷捕获存储单元。一个行解码器1601耦接于多条字线1602，其沿着存储器阵列1600的行而排列。一个列解码器1603耦接于多条电流控制线和多条反转位线1604，其沿着存储器阵列1600的列而排列。藉由汇流排(bus)1605把位址(address)传递给列解码器1603和行解码器1601。在方块1606中的感测放大器和资料输入结构经由资料汇流排1607而耦接于列解码器1603。经由资料输入线1611，来自于集成电路1650上的输入/输出端的资料，或者是来自于集成电路1650内部或外部的其他资料源的资料，乃是被传送到方块1606中的资料输入结构。经由资料输出线1612，来自于方块1606中的感测放大器的资料乃是被传送到集成电路1650上的输入/输出端，或者是被传送到集成电路1650内部或外部的其他资料目的地。一个偏压措旋状态机1609控制偏压措施供应电压1608的应用，例如应用于擦除校验(erase verify)电压和编程校验电压，以及控制用于编程、读取、擦除存储阵列中的存储单元的偏压措施，如上所述，其包括一FN穿隧法的电荷平衡擦除操作。
综上所述，本发明乃是提出一种包含反转位线、电荷捕获存储单元的存储器技术。使用快速、低电流编程程序的存储单元将可以储存多个位元，并具有很好的电荷保留特性。该结构将不会发生在邻接的存储单元的电荷储存结构之间的电荷耦合现象，其如同在高密度存储器阵列(dense array)中的浮置闸极存储器所发生的一样。该存储阵列可相对地易于制造，例如，在一些实施例中，仅需要两个多晶硅层即可制造。进而，藉由使用一正电压低阈值状态，该存储器将可以减少过度擦除(over-erase)的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种集成电路存储器的操作方法，其中该存储器包括一半导体本体、多条字线、包含多个存储单元的一存储阵列、多个电荷捕获结构及多条电流控制线，其中该半导体本体具有一第一导电型，而这些字线配置于该半导体本体上，且该存储阵列配置在这些字线和该半导体本体之间，而该存储阵列包括至少一个区段，且这些存储单元包括各自的控制栅极，其连接于这些字线中的字线，而这些电荷捕获结构乃是配置在这些控制栅极和该半导体本体之间，且这些电流控制线乃是垂直于这些字线而排列并配置在该存储阵列的这些存储单元的列之间，并配置于该半导体本体上，而回应施加在这些电流控制线上的偏压电压，以诱发在该半导体本体内的多条反转位线，而该集成电路存储器的操作方法包括：
施加一偏压措施，用于编程该存储阵列中的一个特定存储单元的左侧的一位元资料，藉由这些反转位线而在电荷捕获结构的左侧诱发源极侧热电子注入，以建立用于读取左侧的一高阈值状态；
施加一偏压措施，用于编程该存储阵列中的该特定存储单元的右侧的一位元资料，藉由这些反转位线而在电荷捕获结构的右侧诱发源极侧热电子注入，以建立用于读取右侧的一高阈值状态；
施加一偏压措施，用于擦除至少一个区段中的资料，包括诱发电荷平衡并藉由在耦接于该区段中的这些存储单元的至少一字线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体之间诱发FN穿隧，而该半导体本体藉由该控制栅极和该电荷捕获结构之间的FN穿隧而达到平衡，直到在该区段中的这些存储单元中建立一个目标低阈值电压为止；以及
施加一偏压措施，用于读取该存储阵列中的一特定存储单元的左侧和右侧之一的一位元资料，以诱发在该特定存储单元的左侧和右侧上的相对导通的反转位线，并施加一读取偏压电压给耦接于该特定存储单元的控制栅极的字线。
2.根据权利要求1所述的集成电路存储器的操作方法，其中用于编程该特定存储单元的左侧和右侧之一的一位元资料的该偏压措施包括：
施加一本体偏压电压于该半导体本体上；
施加一编程电压于一字线，耦接于该特定存储单元与其他多个存储单元，而其他这些存储单元耦接于包括一第二存储单元的左侧与右侧之一的该字线；
施加一第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的该特定存储单元，并足够诱发相对导通的一反转位线，以形成该特定存储单元的一漏极端，并且藉由该第一电流控制线所诱发的该反转位线而施加一漏极电压于该漏极端；以及
施加足够的一第二偏压电压给一第二电流控制线，以诱发一相对阻抗的反转位线，其邻接于在一侧的该特定存储单元，并施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位线，其邻接于在一侧的该第二存储单元，以形成该特定存储单元的一源极端，并且借着由该第二电流控制线和该第三电流控制线所诱发的该反转位线，而施加一源极电压于该源极端。
3.根据权利要求1所述的集成电路存储器的操作方法，其中用于读取该特定存储单元的左侧和右侧之一的一位元资料的偏压措施包括：
施加一读取电压于一字线上，而该字线耦接于该特定存储单元；
施加一第一偏压电压于一第一电流控制线，而该第一电流控制线邻接于在左侧和右侧的另一侧的该特定存储单元，并足够诱发相对导通的一反转位线，以形成该特定存储单元的一漏极端，并且借着由该第一电流控制线所诱发的该反转位线，而施加一漏极电压于该漏极端；以及
施加一第二偏压电压于一第二电流控制线，而该第二电流控制线邻接于在左侧和右侧之一的该特定存储单元，并足够诱发相对导通的一反转位线，以形成该特定存储单元的一源极端，并且藉由该第二电流控制线所诱发的该反转位线，而施加一源极电压于该源极端。
4.根据权利要求1所述的集成电路存储器的操作方法，其中该目标低阈值电压大于2伏特。
5.根据权利要求1所述的集成电路存储器的操作方法，其中该目标低阈值电压大于3伏特。
6.根据权利要求1所述的集成电路存储器的操作方法，其中在编程该至少一区段中的这些存储单元的前，更包括：
施加一偏压措施，用于设定在至少一个区段中的一低阈值状态，包括诱发电荷平衡并藉由在耦接到该区段中的这些存储单元的至少一字线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体间引起FN穿隧，而该半导体本体藉由该控制栅极和该电荷捕获结构间的FN穿隧而获得平衡，直到在该区段中的这些存储单元中建立一目标低阈值电压为止。
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