JP2002368144A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置のセル面積の縮小に伴
うソースとドレインの間のパンチスルー耐性を、拡散層
とウェルの間の接合耐圧の劣化を生じさせることなく向
上させる。 【解決手段】ソース／ドレイン拡散層２０５の間のチャ
ネル領域に、ウェル２０１と同導電型の不純物を拡散層
２０５と接触しないようにドーピングする。あらかじめ
形成しておいたゲート２０７ａをマスクに用いて互いに
逆方向からの斜めイオン打ち込み法を用いて、ゲート２
０７ａに対して自己整合的に拡散層２０５とウェルと同
導電型の高濃度不純物領域５０１を形成する。
うソースとドレインの間のパンチスルー耐性を、拡散層
とウェルの間の接合耐圧の劣化を生じさせることなく向
上させる。 【解決手段】ソース／ドレイン拡散層２０５の間のチャ
ネル領域に、ウェル２０１と同導電型の不純物を拡散層
２０５と接触しないようにドーピングする。あらかじめ
形成しておいたゲート２０７ａをマスクに用いて互いに
逆方向からの斜めイオン打ち込み法を用いて、ゲート２
０７ａに対して自己整合的に拡散層２０５とウェルと同
導電型の高濃度不純物領域５０１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関し、特に、電気的書き換
えが可能な不揮発性半導体記憶装置の高集積化，高信頼
化を実現する技術に関する。
憶装置およびその製造方法に関し、特に、電気的書き換
えが可能な不揮発性半導体記憶装置の高集積化，高信頼
化を実現する技術に関する。
【０００２】
【従来の技術】電気的書き換えが可能な不揮発性半導体
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性，耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソナルコンピュータやデジタ
ルスチルカメラ等の小型携帯情報機器の記憶装置として
急速に需要が拡大している。その市場の拡大にはメモリ
セル面積の縮小によるビットコストの低減が重要な要素
であり、例えば、１９９６年１１月１０日，応用物理学
会発行，「応用物理」第６５巻１１号，ｐｐ．１１１４
〜ｐｐ．１１２４（以下、「文献１」と称す）に記載さ
れているように、これを実現する様々なメモリセル方式
が提案されている。また、例えば、特許第２６９４６１
８号公報には３層ポリシリコンゲートを用いた仮想接地
型のメモリセルが記載されている。このメモリセルは、
半導体基板中のウェルに形成された半導体領域および3
つのゲートから構成されている。3つのゲートは、ウェ
ル上に形成された制御ゲート、および隣り合う制御ゲー
ト、浮遊ゲート間に形成された消去ゲートである。3つ
のゲートはポリシリコンからなり、各々絶縁膜で分離さ
れ、浮遊ゲートとウェルとの間も絶縁膜で分離されてい
る。制御ゲートは、行方向に接続されてワード線を構成
している。ソース／ドレイン拡散層は列方向に形成さ
れ、隣接するメモリセルと拡散層を共用する仮想接地型
である。これにより行方向のピッチ緩和を図っている。
消去ゲートはチャネルと平行で、かつ、ワード線（制御
ゲート）の間にワード線と平行に配置される。上記文献
１に記載のメモリセルへの書込みの際には、ワード線お
よびドレインにそれぞれ独立した正の電圧を印加し、ウ
ェル，ソースおよび消去ゲートは０Ｖとする。これによ
りドレイン近傍のチャネル部でホットエレクトロンが発
生し、浮遊ゲートに電子が注入され、メモリセルのしき
い値が上昇する。消去の際は、消去ゲートに正の電圧を
印加し、ワード線，ソース，ドレインおよびウェルは０
Ｖとする。これにより浮遊ゲートから消去ゲートに電子
が放出され、しきい値が低下する。また、例えば、特開
平９−３２１１５７号公報には、スプリットゲート型の
メモリセルが開示され、拡散層と浮遊ゲートとのオーバ
ーラップを大きくとり、拡散層の電位により浮遊ゲート
電位を大とするとともに、ワード線に低い電圧を印加す
ることにより、情報書き込みの際のホットエレクトロン
の発生と注入効率を高める方法が提案されている。ま
た、例えば、インターナショナル エレクトロン デバ
イス ミーティングテクニカル ダイジェスト，１９８
９，６０３頁（International Electron Devices Me
eting，１９８９，ｐｐ．６０３−６０６）には、浮遊
ゲート電位をワード線で制御するとともに、浮遊ゲート
および制御ゲートとは異なる第３ゲートによりスプリッ
トチャネルを制御する方法が論じられている。
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性，耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソナルコンピュータやデジタ
ルスチルカメラ等の小型携帯情報機器の記憶装置として
急速に需要が拡大している。その市場の拡大にはメモリ
セル面積の縮小によるビットコストの低減が重要な要素
であり、例えば、１９９６年１１月１０日，応用物理学
会発行，「応用物理」第６５巻１１号，ｐｐ．１１１４
〜ｐｐ．１１２４（以下、「文献１」と称す）に記載さ
れているように、これを実現する様々なメモリセル方式
が提案されている。また、例えば、特許第２６９４６１
８号公報には３層ポリシリコンゲートを用いた仮想接地
型のメモリセルが記載されている。このメモリセルは、
半導体基板中のウェルに形成された半導体領域および3
つのゲートから構成されている。3つのゲートは、ウェ
ル上に形成された制御ゲート、および隣り合う制御ゲー
ト、浮遊ゲート間に形成された消去ゲートである。3つ
のゲートはポリシリコンからなり、各々絶縁膜で分離さ
れ、浮遊ゲートとウェルとの間も絶縁膜で分離されてい
る。制御ゲートは、行方向に接続されてワード線を構成
している。ソース／ドレイン拡散層は列方向に形成さ
れ、隣接するメモリセルと拡散層を共用する仮想接地型
である。これにより行方向のピッチ緩和を図っている。
消去ゲートはチャネルと平行で、かつ、ワード線（制御
ゲート）の間にワード線と平行に配置される。上記文献
１に記載のメモリセルへの書込みの際には、ワード線お
よびドレインにそれぞれ独立した正の電圧を印加し、ウ
ェル，ソースおよび消去ゲートは０Ｖとする。これによ
りドレイン近傍のチャネル部でホットエレクトロンが発
生し、浮遊ゲートに電子が注入され、メモリセルのしき
い値が上昇する。消去の際は、消去ゲートに正の電圧を
印加し、ワード線，ソース，ドレインおよびウェルは０
Ｖとする。これにより浮遊ゲートから消去ゲートに電子
が放出され、しきい値が低下する。また、例えば、特開
平９−３２１１５７号公報には、スプリットゲート型の
メモリセルが開示され、拡散層と浮遊ゲートとのオーバ
ーラップを大きくとり、拡散層の電位により浮遊ゲート
電位を大とするとともに、ワード線に低い電圧を印加す
ることにより、情報書き込みの際のホットエレクトロン
の発生と注入効率を高める方法が提案されている。ま
た、例えば、インターナショナル エレクトロン デバ
イス ミーティングテクニカル ダイジェスト，１９８
９，６０３頁（International Electron Devices Me
eting，１９８９，ｐｐ．６０３−６０６）には、浮遊
ゲート電位をワード線で制御するとともに、浮遊ゲート
および制御ゲートとは異なる第３ゲートによりスプリッ
トチャネルを制御する方法が論じられている。
【０００３】
【発明が解決しようとする課題】しかし、今後フラッシ
ュメモリの微細化に伴ないチャネル長が短くなるにつれ
て、拡散層とウェル間の接合耐圧とソースとドレイン間
のパンチスルー防止の両立が、メモリセルの型によらず
重要な課題となる。まず、拡散層とウェルの間の接合耐
圧については、書き込み動作を行なう際、以下に示すよ
うに必ず５Ｖ程度以上必要である。例えば、ホットエレ
クトロン注入によって書き込みを行なうセルでは、制御
ゲートに１２Ｖ程度、ドレインに５Ｖ程度以上の電圧を
印加し０Ｖのソースとの間の電位差を利用してチャネル
ホットエレクトロンを発生させる。この際、ドレインと
ウェル間の接合耐圧はドレイン電圧以上でなければなら
ない。また、チャネル全面のFowler-Nordheimトンネル
電子注入によって書き込みを行なうセルでは、浮遊ゲー
ト上の制御ゲートに例えば１８Ｖ程度の電圧を印加し、
ソース／ドレインの電圧を０Ｖとし反転チャネルから浮
遊ゲートへのトンネル電流で書き込みを行なう。このと
き、メモリアレイ上には書き込みセルと共通の制御ゲー
トを持つセルが存在するがこのセルでは書き込みを禁止
する必要がある。この書き込み禁止のセルでは、例えば
ドレインに５Ｖ程度以上の電圧を印加し、ソースを浮遊
させることによって、浮遊ゲート下にドレインと等しい
電位をもつ反転チャネルを形成させる。これによって浮
遊ゲートとウェルの間の電位差を緩和することでチャン
ネルから浮遊ゲートへの電子のトンネルを防止する必要
がある。この際、拡散層とウェルの間の接合耐圧は、ド
レイン電圧以上でなければならない。もう一つの例とし
て、拡散層への電子放出で書き込みを行なうセルでは、
書き込みセルの制御ゲートに−１２Ｖ程度の電圧を印加
し、拡散層に５Ｖ程度の電圧、ウェルを０Ｖに設定し、
浮遊ゲートから拡散層に電子を放出することで書き込み
を行なう。この際、拡散層とウェルの間の接合耐圧は、
ドレイン電圧以上でなければならない。なお、書き込み
セルと共通の制御ゲートをもつセルが書き込み禁止の場
合には、拡散層を０Ｖに設定し、浮遊ゲートと拡散層の
間の電位差を緩和することで電子の放出を防止する。こ
のように、拡散層とウェル間の接合耐圧は５Ｖ程度以上
となる。一方、フラッシュメモリでは読み出しの際にソ
ースとドレインの間に１Ｖ程度の電位差を生じさせ、メ
モリセルのしきい値を判定するため、このソース・ドレ
イン間電圧に対して、パンチスルーが生じてはならな
い。セルの型によってはパンチスルーに対してこれ以外
の条件も加わる。例えば、上述のホットエレクトロン注
入方式のセルでは、メモリアレイ上には、書き込みセル
とドレインおよびソースを共通に持つか、あるいは配線
層によってソース同士とドレイン同士が接続されたセル
が存在する。このセルでは、書き込みセルと同一のドレ
イン電圧，ソース電圧が印加されることになる。通常こ
のセルは書き込み禁止であり、チップ内部の電源の電流
供給能力を越えない範囲で複数のメモリセルで並列に書
き込みを行ない、書き込みのスループットを向上しよう
とした場合、書き込み禁止セルのソースとドレイン間の
リーク電流は防止しなくてはならない。したがって、ホ
ットエレクトロン注入時のソースとドレイン間電圧５Ｖ
程度以上に対して、パンチスルーを防止する必要があ
る。もう一つ仮想接地型と呼ばれるセルでの例が挙げら
れる。このタイプのセルでは素子分離を選択ゲートや制
御ゲート等で行なう。前述したように、注入方式によら
ず書き込み動作の際には５Ｖ程度以上の電圧が拡散層に
印加される。仮想接地型セルの場合には拡散層に印加し
た５Ｖ程度以上の電圧に対する素子分離を制御ゲート等
で行なうため、この部分でもパンチスルーを防止する必
要がある。短チャネル化によるソース・ドレイン間のパ
ンチスルー耐性の劣化に対して、これまではチャネル全
面でインプラを行ない、その濃度を高くすることで対策
を行なってきた。しかし、この方法は拡散層に接するチ
ャネル部分の不純物濃度も同時に高くするため、接合耐
圧の劣化を誘起する。
ュメモリの微細化に伴ないチャネル長が短くなるにつれ
て、拡散層とウェル間の接合耐圧とソースとドレイン間
のパンチスルー防止の両立が、メモリセルの型によらず
重要な課題となる。まず、拡散層とウェルの間の接合耐
圧については、書き込み動作を行なう際、以下に示すよ
うに必ず５Ｖ程度以上必要である。例えば、ホットエレ
クトロン注入によって書き込みを行なうセルでは、制御
ゲートに１２Ｖ程度、ドレインに５Ｖ程度以上の電圧を
印加し０Ｖのソースとの間の電位差を利用してチャネル
ホットエレクトロンを発生させる。この際、ドレインと
ウェル間の接合耐圧はドレイン電圧以上でなければなら
ない。また、チャネル全面のFowler-Nordheimトンネル
電子注入によって書き込みを行なうセルでは、浮遊ゲー
ト上の制御ゲートに例えば１８Ｖ程度の電圧を印加し、
ソース／ドレインの電圧を０Ｖとし反転チャネルから浮
遊ゲートへのトンネル電流で書き込みを行なう。このと
き、メモリアレイ上には書き込みセルと共通の制御ゲー
トを持つセルが存在するがこのセルでは書き込みを禁止
する必要がある。この書き込み禁止のセルでは、例えば
ドレインに５Ｖ程度以上の電圧を印加し、ソースを浮遊
させることによって、浮遊ゲート下にドレインと等しい
電位をもつ反転チャネルを形成させる。これによって浮
遊ゲートとウェルの間の電位差を緩和することでチャン
ネルから浮遊ゲートへの電子のトンネルを防止する必要
がある。この際、拡散層とウェルの間の接合耐圧は、ド
レイン電圧以上でなければならない。もう一つの例とし
て、拡散層への電子放出で書き込みを行なうセルでは、
書き込みセルの制御ゲートに−１２Ｖ程度の電圧を印加
し、拡散層に５Ｖ程度の電圧、ウェルを０Ｖに設定し、
浮遊ゲートから拡散層に電子を放出することで書き込み
を行なう。この際、拡散層とウェルの間の接合耐圧は、
ドレイン電圧以上でなければならない。なお、書き込み
セルと共通の制御ゲートをもつセルが書き込み禁止の場
合には、拡散層を０Ｖに設定し、浮遊ゲートと拡散層の
間の電位差を緩和することで電子の放出を防止する。こ
のように、拡散層とウェル間の接合耐圧は５Ｖ程度以上
となる。一方、フラッシュメモリでは読み出しの際にソ
ースとドレインの間に１Ｖ程度の電位差を生じさせ、メ
モリセルのしきい値を判定するため、このソース・ドレ
イン間電圧に対して、パンチスルーが生じてはならな
い。セルの型によってはパンチスルーに対してこれ以外
の条件も加わる。例えば、上述のホットエレクトロン注
入方式のセルでは、メモリアレイ上には、書き込みセル
とドレインおよびソースを共通に持つか、あるいは配線
層によってソース同士とドレイン同士が接続されたセル
が存在する。このセルでは、書き込みセルと同一のドレ
イン電圧，ソース電圧が印加されることになる。通常こ
のセルは書き込み禁止であり、チップ内部の電源の電流
供給能力を越えない範囲で複数のメモリセルで並列に書
き込みを行ない、書き込みのスループットを向上しよう
とした場合、書き込み禁止セルのソースとドレイン間の
リーク電流は防止しなくてはならない。したがって、ホ
ットエレクトロン注入時のソースとドレイン間電圧５Ｖ
程度以上に対して、パンチスルーを防止する必要があ
る。もう一つ仮想接地型と呼ばれるセルでの例が挙げら
れる。このタイプのセルでは素子分離を選択ゲートや制
御ゲート等で行なう。前述したように、注入方式によら
ず書き込み動作の際には５Ｖ程度以上の電圧が拡散層に
印加される。仮想接地型セルの場合には拡散層に印加し
た５Ｖ程度以上の電圧に対する素子分離を制御ゲート等
で行なうため、この部分でもパンチスルーを防止する必
要がある。短チャネル化によるソース・ドレイン間のパ
ンチスルー耐性の劣化に対して、これまではチャネル全
面でインプラを行ない、その濃度を高くすることで対策
を行なってきた。しかし、この方法は拡散層に接するチ
ャネル部分の不純物濃度も同時に高くするため、接合耐
圧の劣化を誘起する。
【０００４】
【課題を解決するための手段】本発明の一実施態様によ
る不揮発性半導体記憶装置は、半導体基板中に第１導電
型のウェルと、第１導電型のウェルの中に形成されたソ
ース／ドレインとなる一対の第２導電型の半導体領域
と、半導体基板上に第１ゲート酸化膜を介して形成され
た第１ゲートと、第１ゲートを覆う第２絶縁膜を介して
形成された第２ゲートと、第１ゲートとは第２絶縁膜を
介して、第２ゲートとは第３絶縁膜を介して形成された
第３ゲートとを含むメモリセルとを具備し、一対の半導
体領域間のチャネル部分に、ウェルよりも濃度の高い第
１導電型の不純物領域が形成されていて、かつ、不純物
領域が半導体領域と接していないことを特徴としている
ものである。かかる本発明によれば、ウェルよりも高濃
度の不純物領域の存在によりパンチスルーを防止するこ
とができ、なおかつ、高濃度の不純物領域はソース／ド
レインとは接していないので接合耐圧の劣化を生じさせ
ることもない。また、本発明の他の実施態様による不揮
発性半導体記憶装置は、少なくとも主表面側に第１導電
型領域を有する半導体基板と、第１導電型領域中に形成
されたソース／ドレインとなる一対の第２導電型の半導
体領域と、半導体領域間のチャネル領域上に第１絶縁膜
を介して形成された第１ゲートと、第１ゲート上に第２
絶縁膜を介して形成された第２ゲートとを含むメモリセ
ルを具備し、チャネル領域の一部に、第１導電型領域よ
りも不純物濃度の高い第１導電型の高濃度不純物領域が
形成され、かつ、高濃度不純物領域は上記各半導体領域
の何れとも隔離して形成されてなることを特徴とするも
のである。本実施態様においても、高濃度不純物領域に
より上記一実施態様と同様に接合耐圧を低下させること
なくパンチスルーを防止することができる。さらに、上
記各実施態様において、高濃度の不純物領域を、チャネ
ル幅方向に一様に形成したり、ソース／ドレインの深さ
よりも深く形成することにより、パンチスルーをより確
実に防ぐことが可能となる。本発明の一実施態様による
不揮発性半導体記憶装置の製造方法は、半導体基板中に
第１導電型のウェルを形成する工程と、第１導電型のウ
ェルの中にソース／ドレインとなる一対の第２導電型の
半導体領域を形成する工程と、半導体基板上に第１ゲー
ト酸化膜を介して第１ゲートを形成する工程と、第１ゲ
ートを覆う第２絶縁膜を介して第２ゲートを形成する工
程を含み、一対の半導体領域間のチャネル部分に、上記
ウェルよりも濃度の高い第１導電型の不純物領域を形成
し、かつ、上記不純物領域を上記半導体領域に接しない
ように形成する工程を有することを特徴とするものであ
る。さらには、半導体領域の形成と不純物領域の形成と
を、第１ゲートをマスクにして、半導体基板に垂直方向
から互いに逆方向に傾けた方向からの各斜めイオン打ち
込み法によって、それぞれ自己整合的に形成すｒもので
ある。これにより、上述した本発明による不揮発性半導
体記憶装置を特別なフォトレジストマスク等を必要とす
ることなく簡略なプロセス変更によって実現可能とする
ことができる。また、本発明の他の実施態様による不揮
発性半導体記憶装置の製造方法は、表面に第１導電型領
域を有する半導体基板上にダミーゲートを形成する工程
と、ダミーゲートをマスクとして用いて、半導体基板の
ダミーゲートを挟んだ各表層部に一対の第２導電型のソ
ース／ドレイン拡散層を形成する工程と、ダミーゲート
を第１絶縁膜で埋め込む工程と、第１絶縁膜の一部を、
半導体基板表面を露出させることなくダミーゲートの上
面が露出するように、除去する工程と、ダミーゲートを
除去する工程と、第１絶縁膜の上面及びダミーゲートを
除去することにより第１絶縁膜に形成された溝の内面
に、シリコン窒化膜或いはポリシリコン膜を溝が完全に
埋め込まれないように堆積する工程と、シリコン窒化膜
或いはポリシリコン膜をエッチバックして、溝の側面に
サイドウォールを形成する工程と、第１絶縁膜とサイド
ウォールをマスクとして第１導電型の不純物のイオン打
ち込みを行ない、半導体基板の上記一対の各ソース／ド
レイン領域間の表層部に第１導電型領域よりも不純物濃
度の高い高濃度不純物領域を形成する工程とを有するこ
とを特徴とするものである。本実施態様によれば、スタ
ック型のメモリセルであって浮遊ゲートを挟んだ両側の
各半導体基板表層部に一対のソース／ドレインが形成さ
れている場合であっても、ソース／ドレインに接しない
高濃度不純物領域を効率よく形成することができる。な
お、必ずしも溝の側面にサイドウォールを形成する必要
はなく、上記堆積工程の後、溝底部のシリコン窒化膜或
いはポリシリコン膜を透過するエネルギーで第１導電型
の不住物のイオン打ち込みで高濃度不純物領域を形成す
るようにしてもよい。この場合にはエッチバックにより
サイドウォールを形成する工程を省くことができ、より
簡略なプロセスとすることができる。また、シリコン窒
化膜ではなくてポリシリコン膜を用いることにより、後
にポリシリコン膜を浮遊ゲートとして活用することがで
き、プロセスの更なる簡略化が可能となる。
る不揮発性半導体記憶装置は、半導体基板中に第１導電
型のウェルと、第１導電型のウェルの中に形成されたソ
ース／ドレインとなる一対の第２導電型の半導体領域
と、半導体基板上に第１ゲート酸化膜を介して形成され
た第１ゲートと、第１ゲートを覆う第２絶縁膜を介して
形成された第２ゲートと、第１ゲートとは第２絶縁膜を
介して、第２ゲートとは第３絶縁膜を介して形成された
第３ゲートとを含むメモリセルとを具備し、一対の半導
体領域間のチャネル部分に、ウェルよりも濃度の高い第
１導電型の不純物領域が形成されていて、かつ、不純物
領域が半導体領域と接していないことを特徴としている
ものである。かかる本発明によれば、ウェルよりも高濃
度の不純物領域の存在によりパンチスルーを防止するこ
とができ、なおかつ、高濃度の不純物領域はソース／ド
レインとは接していないので接合耐圧の劣化を生じさせ
ることもない。また、本発明の他の実施態様による不揮
発性半導体記憶装置は、少なくとも主表面側に第１導電
型領域を有する半導体基板と、第１導電型領域中に形成
されたソース／ドレインとなる一対の第２導電型の半導
体領域と、半導体領域間のチャネル領域上に第１絶縁膜
を介して形成された第１ゲートと、第１ゲート上に第２
絶縁膜を介して形成された第２ゲートとを含むメモリセ
ルを具備し、チャネル領域の一部に、第１導電型領域よ
りも不純物濃度の高い第１導電型の高濃度不純物領域が
形成され、かつ、高濃度不純物領域は上記各半導体領域
の何れとも隔離して形成されてなることを特徴とするも
のである。本実施態様においても、高濃度不純物領域に
より上記一実施態様と同様に接合耐圧を低下させること
なくパンチスルーを防止することができる。さらに、上
記各実施態様において、高濃度の不純物領域を、チャネ
ル幅方向に一様に形成したり、ソース／ドレインの深さ
よりも深く形成することにより、パンチスルーをより確
実に防ぐことが可能となる。本発明の一実施態様による
不揮発性半導体記憶装置の製造方法は、半導体基板中に
第１導電型のウェルを形成する工程と、第１導電型のウ
ェルの中にソース／ドレインとなる一対の第２導電型の
半導体領域を形成する工程と、半導体基板上に第１ゲー
ト酸化膜を介して第１ゲートを形成する工程と、第１ゲ
ートを覆う第２絶縁膜を介して第２ゲートを形成する工
程を含み、一対の半導体領域間のチャネル部分に、上記
ウェルよりも濃度の高い第１導電型の不純物領域を形成
し、かつ、上記不純物領域を上記半導体領域に接しない
ように形成する工程を有することを特徴とするものであ
る。さらには、半導体領域の形成と不純物領域の形成と
を、第１ゲートをマスクにして、半導体基板に垂直方向
から互いに逆方向に傾けた方向からの各斜めイオン打ち
込み法によって、それぞれ自己整合的に形成すｒもので
ある。これにより、上述した本発明による不揮発性半導
体記憶装置を特別なフォトレジストマスク等を必要とす
ることなく簡略なプロセス変更によって実現可能とする
ことができる。また、本発明の他の実施態様による不揮
発性半導体記憶装置の製造方法は、表面に第１導電型領
域を有する半導体基板上にダミーゲートを形成する工程
と、ダミーゲートをマスクとして用いて、半導体基板の
ダミーゲートを挟んだ各表層部に一対の第２導電型のソ
ース／ドレイン拡散層を形成する工程と、ダミーゲート
を第１絶縁膜で埋め込む工程と、第１絶縁膜の一部を、
半導体基板表面を露出させることなくダミーゲートの上
面が露出するように、除去する工程と、ダミーゲートを
除去する工程と、第１絶縁膜の上面及びダミーゲートを
除去することにより第１絶縁膜に形成された溝の内面
に、シリコン窒化膜或いはポリシリコン膜を溝が完全に
埋め込まれないように堆積する工程と、シリコン窒化膜
或いはポリシリコン膜をエッチバックして、溝の側面に
サイドウォールを形成する工程と、第１絶縁膜とサイド
ウォールをマスクとして第１導電型の不純物のイオン打
ち込みを行ない、半導体基板の上記一対の各ソース／ド
レイン領域間の表層部に第１導電型領域よりも不純物濃
度の高い高濃度不純物領域を形成する工程とを有するこ
とを特徴とするものである。本実施態様によれば、スタ
ック型のメモリセルであって浮遊ゲートを挟んだ両側の
各半導体基板表層部に一対のソース／ドレインが形成さ
れている場合であっても、ソース／ドレインに接しない
高濃度不純物領域を効率よく形成することができる。な
お、必ずしも溝の側面にサイドウォールを形成する必要
はなく、上記堆積工程の後、溝底部のシリコン窒化膜或
いはポリシリコン膜を透過するエネルギーで第１導電型
の不住物のイオン打ち込みで高濃度不純物領域を形成す
るようにしてもよい。この場合にはエッチバックにより
サイドウォールを形成する工程を省くことができ、より
簡略なプロセスとすることができる。また、シリコン窒
化膜ではなくてポリシリコン膜を用いることにより、後
にポリシリコン膜を浮遊ゲートとして活用することがで
き、プロセスの更なる簡略化が可能となる。
【０００５】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。なお、実施例を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。 ＜実施例１＞図１は、本発明の実施例１である不揮発性
半導体記憶装置の一例を示した一部平面であり、図２
（ａ），（ｂ）および（ｃ）は、各々、図１におけるＡ
−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’線断面図である。なお、図
１の平面図において、図面を見やすくするために一部の
部材は省略している。本実施例の不揮発性半導体記憶装
置は、いわゆるフラッシュメモリのメモリセルを有し、
このメモリセルは半導体基板２００の主面に形成された
ウェル２０１中のソース／ドレイン拡散層２０５，第１
ゲート（浮遊ゲート）２０３ｂ，第２ゲート（制御ゲー
ト）２１１ａおよび第３ゲート２０７ａを有する。ソー
ス／ドレイン拡散層に挟まれたチャネル部分にはウェル
２０１中の他の部分よりも高濃度の不純物をを含む半導
体領域５０１が存在する。この高濃度不純物領域５０１
によって、短チャネル化によって生じるソース／ドレイ
ン間のパンチスルーを防止する。一方、同時にソース／
ドレイン拡散層とウェルの間の接合耐圧を保持する必要
があるが、高濃度不純物領域５０１がソース／ドレイン
拡散層とは接しないように形成することで達成できる。
なお、従来行なわれてきたチャネル全面インプラでも、
濃度が低ければ拡散層とウェルの間の接合耐圧は保持で
きた。このことから、拡散層に接するウェルの不純物濃
度が、従来型のチャネル全面インプラを行なった場合と
同じかそれよりも低ければ、接合耐圧は保持できること
がわかる。各メモリセルの制御ゲート（第２ゲート）２
１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬを
形成している。浮遊ゲート（第１ゲート）２０３ｂとウ
ェル２０１はゲート絶縁膜（第１絶縁膜）２０２によ
り、浮遊ゲート２０３ｂと第３ゲート２０７ａは絶縁膜
（第３絶縁膜）２０６ａにより、浮遊ゲート２０３ｂと
ワード線（制御ゲート）２１１ａは絶縁膜（第２絶縁
膜）２１０ａにより、第３ゲート２０７ａとワード線２
１１ａは絶縁膜２０８ａにより、それぞれ分離されてい
る。ソース／ドレイン拡散層２０５はワード線２１１ａ
の延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在し
て配置され、列方向（ｙ方向）のメモリセルのソースと
ドレインを接続するローカルソース線およびローカルデ
ータ線として機能する。すなわち、本実施例の不揮発性
半導体記憶装置は、メモリセル毎にコンタクト孔を持た
ない、いわゆるコンタクトレス型のアレイから構成され
る。この拡散層２０５に垂直な方向（ｘ方向）にチャネ
ルが形成される。チャネル部分には高濃度不純物領域５
０１がソース／ドレイン拡散層２０５と平行に配置さ
れ、ソース／ドレイン間のパンチスルーを防止する役割
を担う。第３ゲート２０７ａの２つの端面は、前記浮遊
ゲート２０３ｂの端面のうちワード線２１１ａおよびチ
ャネルとそれぞれ垂直な２つの端面と、それぞれ絶縁膜
２０６ａを介して対向して存在する。また、第３ゲート
２０７ａはワード線２１１ａおよびチャネルと垂直な方
向（ｙ方向）に存在する浮遊ゲート２０３ｂの隙間に埋
め込まれて存在する。さらに、浮遊ゲート２０３ｂが第
３ゲート２０７ａに対し対称に、また前記第３ゲート２
０７ａが浮遊ゲート２０３ｂに対し対称に存在する。本
実施例においては、ソース／ドレインを形成する１対の
拡散層２０５が浮遊ゲートパターン２０３ｂに対し非対
称の位置関係にあり、一方の拡散層が浮遊ゲートとオー
バーラップしないオフセット構造となっている。また、
本実施例においては、第３ゲート２０７ａと拡散層２０
５はそれぞれの一部分がオーバーラップするように存在
する。これにより、本実施例では第３ゲート２０７ａ下
のウェル中にもチャネルが形成され、第３ゲート２０７
ａはその下部に存在するチャネルを制御するゲートとし
て機能する。すなわち、メモリセルは第１ゲートと第３
ゲートからなるスプリットゲート型のトランジスタを構
成する。読み出し時には第３ゲートに３Ｖ程度の電圧を
印加し、第３ゲート２０７ａ下のウェルにチャネルを形
成し、選択ビットのワード線に電圧を印加してメモリセ
ルのしきい値を判定する。このとき、図７（ａ）にある
ソース／ドレイン間に並列に接続された選択ビット・非
選択ワードセルでは、ソース／ドレイン間で電流が流れ
ないようにする必要がある。ところが第３ゲート下では
チャネルが形成されているため、必ず第１ゲート下で電
流が流れないようにする必要がある。つまり第１ゲート
下ではパンチスルーがあってはならない。また、書き込
み時には、図７（ｂ）に示すように、選択セルの制御ゲ
ートに１３Ｖ程度，ドレインに５Ｖ程度，第３ゲートに
１Ｖ程度の電圧を印加し、ソースとウェルを０Ｖに保持
する。これにより第３ゲート２０７ａ下のウェル中にチ
ャネルが形成され、ソース側の浮遊ゲート端部のチャネ
ルでホットエレクトロンが発生し、浮遊ゲートに電子が
注入される。この動作の際、チップ内の電源の電流供給
能力を越えない範囲で複数のメモリセルで並列に書き込
みを行ない、書き込みのスループットを向上するために
は選択ビット非選択ワードセルのソース／ドレイン間に
は電流が流れないようにする必要がある。第３ゲート下
ではチャネルが形成されているため、第１ゲート下で電
流を止めなければならない。したがって、やはり第１ゲ
ート下ではパンチスルーがあってはならない。また、本
実施例では、アレイ構成が仮想接地型となっていて第３
ゲートが素子分離の役割も担うことになる。書き込み、
読み出しともに、選択されたセルのドレインを挟んで隣
のセルとの間の素子分離はドレインに隣接している第３
ゲート下部が担う。したがって第３ゲート下でもパンチ
スルーを防止することは必須である。以上のことから、
第１ゲート下，第３ゲート下ともにパンチスルーの防止
は必須であるが、領域５０１を第１ゲートと第３ゲート
の両方のゲート下にまたがって配置することにより、こ
の対策が可能である。なお、本実施例では第３ゲート
は、消去の際に隣接する浮遊ゲートから電子を引き抜く
消去ゲートとして用いることもできる。図３〜図５は、
実施例１の不揮発性半導体記憶装置の製造方法の１例を
示した断面図である。まず、半導体基板２００にｐ型
（第１導電型）のウェル２０１を形成し、ウェル２０１
上に例えば熱酸化法により１０ｎｍ程度のゲート絶縁膜
（第１絶縁膜）２０２を形成する。（図３（ａ））。続
いて第３ゲート２０７ａなるリン（Ｐ）をドープしたポ
リシリコン膜２０７とシリコン酸化膜２０８を順次堆積
する（図３（ｂ））。ポリシリコン膜２０７とシリコン
酸化膜２０８の堆積には、例えばＣＶＤ（Chemical Vap
or Deposition）法を用いることができる。次に、リソ
グラフィとドライエッチング技術により前記シリコン酸
化膜２０８およびポリシリコン膜２０７をパターニング
する。このパターニングによりシリコン酸化膜２０８お
よびポリシリコン膜２０７は、シリコン酸化膜２０８ａ
およびポリシリコン膜２０７ａとなる。（図３
（ｃ））。シリコン酸化膜２０８ａおよびポリシリコン
膜２０７ａは、ｙ方向に延在して形成されるようにスト
ライプ状にパターニングされる。その後、斜めイオン打
ち込み法により砒素（Ａｓ）イオンをウェル２０１に打
ち込み、メモリのソース／ドレインとなる拡散層２０５
を形成する（図４（ａ））。拡散層２０５は、メモリセ
ルのソース線またはデータ線として機能する。このイオ
ン注入の際にはシリコン酸化膜２０８ａおよびポリシリ
コン膜２０７ａがマスクとして機能し、拡散層２０５は
ポリシリコン膜２０７ａに対して自己整合的に形成され
る。なお、シリコン酸化膜２０８ａおよびポリシリコン
膜２０７ａがｙ方向に延在してストライプ状に形成され
ているため、拡散層２０５はｙ方向に延在して形成され
る。また拡散層２０５は斜めイオン打ち込み法により形
成されるため、照射イオンがシリコン酸化膜２０８ａお
よびポリシリコン膜２０７ａで遮蔽され、ポリシリコン
膜２０７ａ間の全領域には形成されない。また、斜め方
向からイオンが照射されるため、ポリシリコン膜２０７
ａ下部の一部にも拡散層２０５が形成される。これによ
り前記の通り第３ゲート２０７ａと拡散層２０５とがそ
れぞれの一部分がオーバーラップするように形成され、
第３ゲート２０７ａ下のウェル２０１中にもチャネルが
形成されるようになる。次に，斜めイオン打ち込み法に
よりホウ素（Ｂ）イオンあるいはフッ化ホウ素イオン
（ＢＦ２）をウェル２０１に打ち込み高濃度不純物領域
５０１を形成する（図４（ｂ））。このとき斜めイオン
打ち込みは図４（ａ）に示した拡散層を形成する際とは
逆方向から行なう。領域５０１はソース／ドレイン間の
パンチスルー耐性を向上させる役割をする。このイオン
注入の際にはシリコン酸化膜２０８ａおよびポリシリコ
ン膜２０７ａがマスクとして機能し、高濃度不純物領域
５０１はポリシリコン膜２０７ａに対して自己整合的に
形成される。シリコン酸化膜２０８ａおよびポリシリコ
ン膜２０７ａがｙ方向に延在してストライプ状に形成さ
れているため、高濃度不純物領域５０１はｙ方向に延在
して形成される。また高濃度不純物領域５０１は斜めイ
オン打ち込み法により形成されるため、照射イオンがシ
リコン酸化膜２０８ａおよびポリシリコン膜２０７ａで
遮蔽され、ポリシリコン膜２０７ａ間の全領域には高濃
度不純物領域５０１は形成されない。更に拡散層の形成
時とは逆方向から斜めイオン打ち込みを行なうことによ
って、ポリシリコン膜２０７ａ間で拡散層２０５と高濃
度不純物領域５０１が接しないようにすることができ
る。したがって拡散層ウェル間の接合耐圧は、高濃度不
純物領域５０１を形成しない場合と比べ劣化することは
ない。また高濃度不純物領域５０１は、斜め方向からの
イオン照射で形成されるため、ポリシリコン膜２０７ａ
下部の一部にも高濃度不純物領域５０１が形成される。
これによって第１ゲート下と第３ゲート下の両方のパン
チスルー耐性を向上することが可能である。なお、拡散
層２０５の形成と高濃度不純物領域５０１の形成の順序
は任意である。次に、第３ゲート２０７ａと浮遊ゲート
２０３ｂを分離するためのシリコン酸化膜をポリシリコ
ン２０７ａの熱酸化，ＣＶＤ法による酸化膜の堆積ある
いは両方の組み合わせによって形成する（図４
（ｃ））。その後、浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３を第３ゲ
ートパターン２０７ａの隙間が完全には埋まらないよう
に堆積する（図５（ａ））。次に、レジスト２１３を塗
布して隙間を埋め込み（図５（ｂ））、レジストのエッ
チバックとポリシリコン膜２０３のエッチバックによっ
て浮遊ゲートとなるポリシリコン膜２０３をパターニン
グする。次に、浮遊ゲートとワード線を分離するための
絶縁膜２１０を形成する（図５（ｃ））。この絶縁膜
は、シリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層構造からなる。次に、ポ
リシリコン膜／窒化タングステン膜／タングステン膜の
積層膜、いわゆるポリメタル膜２１１を堆積し、これを
公知のリソグラフィとドライエッチング技術によりパタ
ーニングしてワード線を形成する。さらに、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜２１０、ポリシリコン膜２０７ａを順
次エッチングし浮遊ゲートを完成する。その後、図には
示してないが、層間絶縁膜を形成した後、ワード線２１
１ａ，ソース／ドレイン拡散層２０５，ウェル２０１，
第３ゲート２０３ａに至るコンタクト孔を形成し、続い
て金属膜を堆積してこれをパターニングして配線とし、
メモリセルを完成する。以上の工程を経て作製した不揮
発性半導体記憶装置のメモリセルでの中性しきい値のチ
ャネル長依存性を、高濃度不純物領域５０１を形成しな
い場合と比較して示したのが、図６である。高濃度不純
物領域５０１を形成した効果で、しきい値が正電圧に保
たれている範囲が０．２４μｍから０．１６μｍまで短
くなっていて、パンチスルー耐性が向上していることが
分かる。なお、拡散層とウェルの間の接合耐圧は、高濃
度拡散層領域５０１を形成しても変化しなかった。課題
であるソースとドレインの間のパンチスルー耐性の向上
と、拡散層とウェルの間の接合耐圧の保持の両立に対し
て明白な効果が見られた。 ＜実施例２＞実施例１ではスプリットゲート型のメモリ
セルの場合の例を挙げたが、本実施例ではスタック型の
メモリセルでの例を挙げる。例えば、いわゆるＮＡＮＤ
型フラッシュメモリの回路図を図１９に示す。セルを直
列に並べたこのセルでは、読み出し時には選択ビット非
選択ワードのメモリセルは全て、制御ゲートにしきい値
以上の電圧を印加して、電流が流れるようにする。その
条件の基で、選択セルのしきい値を判定するが、選択メ
モリセルではパンチスルーは防止しなくてはならない。
また、書き込み時、つまりウェルから浮遊ゲートへの電
子注入時には、選択ワード線上の書き込み禁止セルで
は、拡散層に５Ｖ程度の電圧を印加し、浮遊ゲート下の
反転チャネルとの電位差を緩和することで、ウェルから
浮遊ゲートへの電子の注入を防止する。このとき拡散層
とウェルの間の接合耐圧はこの５Ｖ程度以上であること
が必須である。したがって、ＮＡＮＤ型メモリセルで
も、短チャネル化によるパンチスルーの防止と、拡散層
とウェルの間の接合耐圧の保持は両立させるべき課題で
ある。図８〜図１３は本発明の実施例２である不揮発性
半導体記憶装置の製造方法の一例を示した断面図であ
る。一方向の断面図にゲート，ソース／ドレイン拡散
層，素子分離用シリコン酸化膜が描けるように、いわゆ
るＡＮＤ型メモリセルの場合で説明は行なうが、ＮＡＮ
Ｄ型をはじめとする他のスタック型のメモリセルにも容
易に適用できる工程である。まず、シリコン基板３００
中にｐ型ウェル３０１を形成しその上に素子分離領域と
なるフィールド酸化膜３０２を形成した（図８
（ａ））。次に、例えば熱酸化法により、シリコン酸化
膜３０６を形成した。その上に後の工程で浮遊ゲートを
形成する隙間を作るためのダミーゲートとなるシリコン
窒化膜あるいはポリシリコン膜３０４を例えばＣＶＤ法
によって堆積した（図８（ｂ））。次に、リソグラフィ
とドライエッチング技術により、シリコン窒化膜あるい
はポリシリコン膜３０４をパターニングし、ダミーゲー
ト３０４ａを形成した（図８（ｃ））。次に、ダミーゲ
ートをマスクにイオン打ち込み法によって砒素イオンを
打ち込み、メモリセルのソース／ドレインとなる拡散層
３０５を形成した（図８（ｄ））。次に、シリコン酸化
膜３０８を例えばＣＶＤ法によってダミーゲート３０４
ａの隙間が完全に埋まるように堆積する（図９
（ａ））。次に、化学的機械研磨法あるいはエッチバッ
クによってダミーゲート３０４ａの上部が露出するよう
に、シリコン酸化膜３０８を加工する（図９（ｂ））。
次に、露出したダミーゲート３０４ａだけをドライエッ
チングあるいはウェットエッチングで除去する。これに
より、シリコン酸化膜のパターン３０８ｂが形成され、
ソース／ドレイン間の上部には隙間が形成される（図９
（ｃ））。次に、シリコン窒化膜またはポリシリコン膜
３０９を上記の隙間が完全に埋まらないように堆積し
（図１０（ａ））、その後エッチバックすることによっ
てサイドウォール３０９ａを形成する（図１０
（ｂ））。次に、シリコン酸化膜３０８ｂとサイドウォ
ール３０９ａをマスクとして、垂直イオン打ち込み法に
より、ホウ素あるいはフッ化ホウ素イオンを打ち込み、
高濃度不純物領域３０６を形成する（図１０（ｃ））。
この結果、サイドウォールの厚さの分だけ拡散層３０５
と高濃度不純物領域３０６は分離することができる。こ
れにより、高濃度不純物領域３０６によってソース／ド
レイン間のパンチスルー耐性を向上しつつ拡散層／ウェ
ル間の接合耐圧を保持することができる。なお、高濃度
不純物領域３０６の形成はシリコン窒化膜あるいはポリ
シリコン膜３０９をエッチバックせずに、窪み部分３１
５を利用して垂直イオン打ち込み法により、ホウ素ある
いはフッ化ホウ素イオンを打ち込んで形成することもで
きる（図１１）。ただしこのとき、打ち込むイオンがシ
リコン窒化膜あるいはポリシリコン膜３０９の膜厚を通
過しウェルに届くようにするため、サイドウォールを形
成する場合に比べて高いエネルギーでイオン打ち込みを
行なう必要がある。これによって、サイドウォールを形
成する場合に比べて、工程を簡略化できる。次に、サイ
ドウォール３０９ａあるいは堆積した膜３０９を例えば
ウェットエッチングあるいは等方性エッチングによって
除去した後、浮遊ゲートとなるリンをドーピングしたポ
リシリコン膜３１０を隙間が完全に埋まるように形成す
る（図１２（ａ））。そして、化学的機械研磨法または
エッチバックによってポリシリコン膜３１０を酸化膜パ
ターン３０８ｂが露出するまで除去する（図１２
（ｂ））。次に、再びリンをドーピングしたポリシリコ
ン膜３１１を堆積し（図１２（ｃ））、ポリシリコン膜
３１１をリソグラフィとドライエッチング技術によって
パターニングし、浮遊ゲート３１１ａを形成する（図１
３（ａ））。その後、浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する。この絶縁膜は、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜からなる（図１３（ｂ））。次に、ポ
リシリコン膜／窒化タングステン膜／タングステン膜の
積層膜、いわゆるポリメタル膜３１３を堆積し、これを
公知のリソグラフィとドライエッチング技術によりパタ
ーニングしてワード線を形成する。さらに、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜３１２，ポリシリコン膜３１１ａ，ポ
リシリコン膜３１０ａを順次エッチングし浮遊ゲートを
完成する。その後、図には示してないが、層間絶縁膜を
形成した後、ワード線３１３，ソース／ドレイン拡散層
３０５，ウェル３０１に至るコンタクト孔を形成し、続
いて金属膜を堆積してこれをパターニングして配線と
し、メモリセルを完成する。本実施例のメモリセルで
は、実施例１の場合と同様にソースとドレインの間のパ
ンチスルー耐性を向上しながら、拡散層とウェルの間の
接合耐圧を保持することができた。 ＜実施例３＞実施例２では、浮遊ゲートとなるリンをド
ーピングしたポリシリコン膜３１０を隙間が完全に埋ま
るように堆積した後（図１２（ａ））、酸化膜パターン
３０８ｂが露出するまで化学的機械研磨あるいはエッチ
バックした後で、再びリンをドーピングしたポリシリコ
ン３１１を堆積し、ポリシリコン膜３１１に対してパタ
ーニングを行なったが、別の実施形態として、ポリシリ
コン膜３１０に対してパターニングを行なうこともでき
る。隙間を完全に埋め込んだポリシリコン膜３１０（図
１４（ａ））を、リソグラフィとドライエッチング技術
によって、パターニングして浮遊ゲートを形成する（図
１４（ｂ））。その後浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する。この絶縁膜はシリコン酸化
膜あるいはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の積層膜からなる（図１４（ｃ））。次に、ポリ
シリコン膜／窒化タングステン膜／タングステン膜の積
層膜、いわゆるポリメタル膜３１３を堆積し、これを公
知のリソグラフィとドライエッチング技術によりパター
ニングしてワード線を形成する。さらにシリコン酸化膜
あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸
化膜の積層膜３１２，ポリシリコン膜３１０ａを順次エ
ッチングし浮遊ゲートを完成する（図１４（ｄ））。そ
の後、図には示してないが、層間絶縁膜を形成した後、
ワード線３１３，ソース／ドレイン拡散層３０５，ウェ
ル３０１に至るコンタクト孔を形成し、続いて金属膜を
堆積してこれをパターニングして配線とし、メモリセル
を完成する。本実施例のメモリセルでは、実施例１の場
合と同様にソースとドレインの間のパンチスルー耐性を
向上しながら、拡散層とウェルの間の接合耐圧を保持す
ることができた。 ＜実施例４＞実施例３では、浮遊ゲートとなるリンをド
ープしたポリシリコン膜を隙間が完全に埋まるように堆
積した後（図１４（ａ））、リソグラフィとドライエッ
チング技術により浮遊ゲートを加工したが、別の方法と
して例えば化学的機械研磨法によって、浮遊ゲートの加
工を行なうことも可能である。化学的機械研磨法で浮遊
ゲートを加工した後、浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する（図１５（ａ））。この絶縁
膜はシリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜からなる。次に、ポリ
シリコン膜／窒化タングステン膜／タングステン膜の積
層膜、いわゆるポリメタル膜３１３を堆積し（図１５
（ｂ））、これを公知のリソグラフィとドライエッチン
グ技術によりパターニングしてワード線を形成する。さ
らにシリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜３１２，ポリシリコン
膜３１０ａを順次エッチングし浮遊ゲートを完成する。
その後、図には示してないが、層間絶縁膜を形成した
後、ワード線３１３，ソース／ドレイン拡散層３０５，
ウェル３０１に至るコンタクト孔を形成し、続いて金属
膜を堆積してこれをパターニングして配線とし、メモリ
セルを完成する。本実施例のメモリセルでは、実施例１
の場合と同様にソースとドレインの間のパンチスルー耐
性を向上しながら、拡散層とウェルの間の接合耐圧を保
持することができた。 ＜実施例５＞実施例２，３および４と同様の工程で、高
濃度不純物領域３０６を形成（図１０（ｃ）または図１
１）した後、サイドウォール３０９ａまたは堆積したシ
リコン窒化膜あるいはポリシリコン膜３０９を、ウェッ
トエッチングあるいは等方性のドライエッチングで除去
した後、浮遊ゲートとなるリンをドーピングしたポリシ
リコン膜を隙間が完全には埋まらないように堆積する
（図１６（ａ））。実施例１で説明したのと同様のレジ
スト塗布とエッチバックによって浮遊ゲートとなるポリ
シリコン膜３１０の加工を行なう（図１６（ｂ））。な
お、浮遊ゲートの形成は、化学的機械研磨法によって行
なうことも可能である。その後、浮遊ゲートと制御ゲー
トを分離する絶縁膜３１２を形成する。この絶縁膜はシ
リコン酸化膜あるいはシリコン酸化膜／シリコン窒化膜
／シリコン酸化膜の積層膜からなる。次に、ポリシリコ
ン膜／窒化タングステン膜／タングステン膜の積層膜、
いわゆるポリメタル膜３１３を堆積し、これを公知のリ
ソグラフィとドライエッチング技術によりパターニング
してワード線を形成する。さらにシリコン酸化膜あるい
はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の
積層膜３１２，ポリシリコン膜３１０ａを順次エッチン
グし浮遊ゲートを完成する。その後、図には示してない
が、層間絶縁膜を形成した後、ワード線３１３，ソース
／ドレイン拡散層３０５，ウェル３０１に至るコンタク
ト孔を形成し、続いて金属膜を堆積してこれをパターニ
ングして配線とし、メモリセルを完成する。本実施例の
メモリセルでは、実施例１の場合と同様にソースとドレ
インの間のパンチスルー耐性を向上しながら、拡散層と
ウェルの間の接合耐圧を保持することができた。 ＜実施例６＞実施例５と同様の工程を経て、浮遊ゲート
となるリンをドーピングしたポリシリコン膜を隙間が完
全には埋まらないように堆積（図１６（ａ））した後、
リソグラフィとドライエッチング技術によって、浮遊ゲ
ートを加工することも可能である（図１７（ａ））。そ
の後、浮遊ゲートと制御ゲートを分離する絶縁膜３１２
を形成する（図１７（ｂ））。この絶縁膜はシリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜からなる。次に、ポリシリコン膜／窒
化タングステン膜／タングステン膜の積層膜、いわゆる
ポリメタル膜３１３を堆積し、これを公知のリソグラフ
ィとドライエッチング技術によりパターニングしてワー
ド線を形成する。さらにシリコン酸化膜あるいはシリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３
１２，ポリシリコン膜３１０ａを順次エッチングし浮遊
ゲートを完成する。その後、図には示してないが、層間
絶縁膜を形成した後、ワード線３１３，ソース／ドレイ
ン拡散層３０５，ウェル３０１に至るコンタクト孔を形
成し、続いて金属膜を堆積してこれをパターニングして
配線とし、メモリセルを完成する。本実施例のメモリセ
ルでは、実施例１の場合と同様にソースとドレインの間
のパンチスルー耐性を向上しながら、拡散層とウェルの
間の接合耐圧を保持することができた。 ＜実施例７＞実施例５、６のように浮遊ゲートとなる、
リンをドーピングしたポリシリコンを隙間が完全には埋
まらないように堆積する場合、このポリシリコンの窪み
を利用して、高濃度不純物領域３０６を形成することも
できる。実施例２の図９（ｃ）の工程の後、浮遊ゲート
となるリンをドーピングしたポリシリコン酸化膜３１０
を隙間が完全に埋まらないように堆積し（図１８
（ａ））、窪みを利用して垂直イオン打ち込み法によっ
てホウ素イオンあるいはフッ化ホウ素イオンを打ち込む
ことによって、高濃度不純物領域を形成する（図１８
（ｂ））。本実施例では、シリコン窒化膜あるいはポリ
シリコン膜３０９の堆積とエッチバックによるサイドウ
ォール３０９ａの形成（図１０（ａ）、（ｂ））が省略
でき、工程が簡略化できる。この後、実施例５のように
レジスト塗布とエッチバックあるいは化学的機械研磨法
で浮遊ゲートを形成した後、浮遊ゲートと制御ゲートを
分離する絶縁膜３１２を形成する。この絶縁膜はシリコ
ン酸化膜あるいはシリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層膜からなる。次に、ポリシリコン膜
／窒化タングステン膜／タングステン膜の積層膜、いわ
ゆるポリメタル膜３１３を堆積し、これを公知のリソグ
ラフィとドライエッチング技術によりパターニングして
ワード線を形成する。さらにシリコン酸化膜あるいはシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜３１２，ポリシリコン膜３１０ａを順次エッチングし
浮遊ゲートを完成する。その後、図には示してないが、
層間絶縁膜を形成した後、ワード線３１３，ソース／ド
レイン拡散層３０５，ウェル３０１に至るコンタクト孔
を形成し、続いて金属膜を堆積してこれをパターニング
して配線とし、メモリセルを完成する。本実施例のメモ
リセルでは、実施例１の場合と同様にソースとドレイン
の間のパンチスルー耐性を向上しながら、拡散層とウェ
ルの間の接合耐圧を保持することができた。実施例２か
ら７は、いわゆるＡＮＤ型メモリセルで説明を行なった
が、ＮＡＮＤ型やＮＯＲ型をはじめとする他のスタック
型のメモリセルにも適用が可能な工程である。 ＜実施例８＞図２０，２１に本発明の実施例８である不
揮発性半導体記憶装置の平面図および断面図を示す。本
不揮発性半導体記憶装置では、浮遊ゲート４０４ｂ，制
御ゲート４０９ａ，消去ゲート４０７ａの３層からなる
構造をもつ。いわゆるSａｎｄｉｓｋ型メモリセルと呼
ばれるセルが原型になっていて、浮遊ゲートと制御ゲー
トからなるスプリットゲート型の構造と、もう一つ別の
層で作られた消去ゲートの存在が特徴である。なお、図
２１（ａ），（ｂ）および（ｃ）は、各々、図２０にお
けるＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’線断面図である。図
２１（ｂ）に示すように、ウェル上には浮遊ゲート４０
４ｂと制御ゲート４０９ａがある。浮遊ゲートから見
て、基板上の一方の制御ゲートとの境界部にソース／ド
レイン拡散層４０５が、もう一方の境界には高濃度不純
物領域５００が形成されている。このうちソース／ドレ
イン拡散層は、ｙ方向に延在して形成されていてメモリ
セルアレイのローカルビット線およびローカルソース線
の役割をなす。また、本実施例のメモリセルは隣合うメ
モリセルのソース／ドレイン拡散層を共有しあう仮想接
地型である。図２２〜２５は本発明の実施例８である不
揮発性半導体記憶装置の製造方法の１例を示した断面図
である。まず、シリコン基板４００中にｐ型ウェル４０
１を形成し、この上に素子分離領域となるフィールド酸
化膜４０２を形成した（図２２（ａ））。次に、例えば
熱酸化法によりゲート酸化膜４０３を形成した（図２２
（ｂ））。続いて、浮遊ゲートとなるリンをドーピング
したポリシリコン膜４０４を堆積し（図２２（ｃ））、
リソグラフィとドライエッチング技術により上記ポリシ
リコン膜４０４をパターニングして浮遊ゲートを形成し
た（ポリシリコン膜は４０４ａとなる）。このときの、
Ａ−Ａ’線の断面、Ｂ−Ｂ’線の断面がそれぞれ図２３
（ａ）と（ｂ）である。スプリットゲート型のセル構造
をもつ本実施例のセルでは実施例１と同様に先に形成し
たゲート（本実施例では浮遊ゲート４０４ａ）をマスク
にして、それぞれ逆方向からの斜めイオン打ち込み法
で、ソース／ドレイン拡散層４０５および、高濃度不純
物領域５００を接することなく形成することができる。
具体的には、まず斜めイオン打ち込みにより砒素イオン
をウェル４０１に打ち込み、メモリのソース／ドレイン
となる拡散層４０５を形成する（図２３（ｃ））。拡散
層４０５はメモリのソース線またはドレイン線として機
能する。このイオン注入の際にはポリシリコン膜４０４
ａがマスクとして機能し、拡散層４０５はポリシリコン
４０４ａに対して自己整合的に形成される。なお、ポリ
シリコン膜と先に形成された素子分離用のシリコン酸化
膜４０２がマスクとなる。ここで、重要なことは、斜め
インプラの際の基板垂直方向からの傾き角を傾け過ぎな
いようにして、図２１（ｃ）の断面で示される素子分離
用のシリコン酸化膜４０２で覆われていない個所にも拡
散層４０５が形成されるようにする必要がある。こうす
ることによって、拡散層４０５はｙ方向に延在して形成
される。また、拡散層４０５は斜めイオン打ち込みによ
って形成されるため、照射イオンがポリシリコン膜４０
４ａで遮蔽され、ポリシリコン膜４０４ａ間の全領域に
は形成されない。また、斜め方向からイオンが照射され
るため、ポリシリコン膜４０４ａ下部の一部にも拡散層
４０５が形成される。これにより、浮遊ゲート４０４ａ
と拡散層４０５とがそれぞれの一部分がオーバーラップ
するように形成され、浮遊ゲート４０４ａ下のウェルに
もチャネルが形成される。次に、斜めイオン打ち込みに
よってホウ素イオン、あるいはフッ化ホウ素イオンをウ
ェル４０１に打ち込み高濃度不純物領域５００を形成す
る（図２３（ｄ））。このとき斜めイオン打ち込みは、
図２３（ｃ）で示した拡散層４０５を形成する際とは逆
方向から行なう。高濃度不純物領域５００は、ソース／
ドレイン間のパンチスルー耐性を向上させる役割をす
る。このイオン打ち込みの際には、ポリシリコン膜４０
４ａがマスクとして機能し、高濃度不純物領域５００
は、ポリシリコン膜４０４ａに対して自己整合的に形成
される。また、高濃度不純物領域５００は斜めイオン打
ち込み法によって形成されるため、照射イオンがポリシ
リコン膜４０４ａで遮蔽されるため、ポリシリコン４０
４ａ間の全領域には高濃度不純物領域５００は形成され
ない。更に、拡散層４０５の形成時とは逆方向から斜め
インプラを行なうことで、ポリシリコン４０４ａ間で拡
散層４０５と高濃度不純物領域５００が接しないように
することができる。したがって、拡散層とウェルの間の
接合耐圧は、高濃度不純物領域５００を形成しない場合
と比べて劣化することはない。また、高濃度不純物領域
５００は斜め方向からのイオン打ち込みで形成されるた
め、ポリシリコン膜４０４ａ下部の一部にも高濃度不純
物領域５０１が形成される。これによって浮遊ゲート４
０４ｂ下と、制御ゲート４０９ａ下の両方のパンチスル
ー耐性を向上させることが可能である。なお、拡散層４
０５の形成と高濃度不純物領域５００の形成の順序は任
意である。次に、ｙ方向に延在している浮遊ゲートをリ
ソグラフィとドライエッチング技術によって加工し、浮
遊ゲートと制御ゲートを分離する絶縁膜４０６を形成す
る（図２４（ａ））。次に、ポリシリコン膜／窒化タン
グステン膜／タングステン膜の積層膜、いわゆるポリメ
タル膜４０９を堆積し（図２４（ｂ））、これを公知の
リソグラフィとドライエッチング技術によりパターニン
グしてワード線を形成する（図２４（ｃ））。そのあと
第３ゲートとなるリンをドーピングしたポリシリコン膜
４１０を堆積し（図２５（ａ））、リソグラフィとドラ
イエッチング技術によりパターニングして消去ゲートを
形成する（図２５（ｂ））。そのあと図示していない
が、層間絶縁膜を形成した後、ワード線４０９ａ，ソー
ス／ドレイン拡散層４０５，ウェル４０１，消去ゲート
４１０ａに至るコンタクト孔を形成し、続いて金属膜を
堆積してこれをパターニングして配線としてメモリセル
を完成する。本実施例のメモリセルでは、実施例１の場
合と同様にソースとドレインの間のパンチスルー耐性を
向上しながら、拡散層とウェルの間の接合耐圧を保持す
ることができた。本発明の実施例１から８では、高濃度
不純物領域５０１，３０６および５００を自己整合的に
形成したが、マスクを用いてこれらを形成することもで
きる。この場合にも、実施例１の場合と同様にソースと
ドレインの間のパンチスルー耐性を向上しながら、拡散
層とウェルの間の接合耐圧を保持することができた。ま
た、実施例１から８では、メモリセルのウェルへのウェ
ルと同導電型のイオン打ち込みは自己整合的に形成する
高濃度不純物領域５０１，３０６，５００へのものだけ
だったが、これに加えて、従来と同じ程度のチャネル全
面へのイオン打ち込みを行なっても良い。この場合、拡
散層とウェルの間の接合耐圧はほとんど劣化しない。一
方ソースとドレインの間のチャネル部分全体にイオン打
ち込みが行なわれることになるため、パンチスルー耐性
は向上する。
づいて詳細に説明する。なお、実施例を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。 ＜実施例１＞図１は、本発明の実施例１である不揮発性
半導体記憶装置の一例を示した一部平面であり、図２
（ａ），（ｂ）および（ｃ）は、各々、図１におけるＡ
−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’線断面図である。なお、図
１の平面図において、図面を見やすくするために一部の
部材は省略している。本実施例の不揮発性半導体記憶装
置は、いわゆるフラッシュメモリのメモリセルを有し、
このメモリセルは半導体基板２００の主面に形成された
ウェル２０１中のソース／ドレイン拡散層２０５，第１
ゲート（浮遊ゲート）２０３ｂ，第２ゲート（制御ゲー
ト）２１１ａおよび第３ゲート２０７ａを有する。ソー
ス／ドレイン拡散層に挟まれたチャネル部分にはウェル
２０１中の他の部分よりも高濃度の不純物をを含む半導
体領域５０１が存在する。この高濃度不純物領域５０１
によって、短チャネル化によって生じるソース／ドレイ
ン間のパンチスルーを防止する。一方、同時にソース／
ドレイン拡散層とウェルの間の接合耐圧を保持する必要
があるが、高濃度不純物領域５０１がソース／ドレイン
拡散層とは接しないように形成することで達成できる。
なお、従来行なわれてきたチャネル全面インプラでも、
濃度が低ければ拡散層とウェルの間の接合耐圧は保持で
きた。このことから、拡散層に接するウェルの不純物濃
度が、従来型のチャネル全面インプラを行なった場合と
同じかそれよりも低ければ、接合耐圧は保持できること
がわかる。各メモリセルの制御ゲート（第２ゲート）２
１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬを
形成している。浮遊ゲート（第１ゲート）２０３ｂとウ
ェル２０１はゲート絶縁膜（第１絶縁膜）２０２によ
り、浮遊ゲート２０３ｂと第３ゲート２０７ａは絶縁膜
（第３絶縁膜）２０６ａにより、浮遊ゲート２０３ｂと
ワード線（制御ゲート）２１１ａは絶縁膜（第２絶縁
膜）２１０ａにより、第３ゲート２０７ａとワード線２
１１ａは絶縁膜２０８ａにより、それぞれ分離されてい
る。ソース／ドレイン拡散層２０５はワード線２１１ａ
の延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在し
て配置され、列方向（ｙ方向）のメモリセルのソースと
ドレインを接続するローカルソース線およびローカルデ
ータ線として機能する。すなわち、本実施例の不揮発性
半導体記憶装置は、メモリセル毎にコンタクト孔を持た
ない、いわゆるコンタクトレス型のアレイから構成され
る。この拡散層２０５に垂直な方向（ｘ方向）にチャネ
ルが形成される。チャネル部分には高濃度不純物領域５
０１がソース／ドレイン拡散層２０５と平行に配置さ
れ、ソース／ドレイン間のパンチスルーを防止する役割
を担う。第３ゲート２０７ａの２つの端面は、前記浮遊
ゲート２０３ｂの端面のうちワード線２１１ａおよびチ
ャネルとそれぞれ垂直な２つの端面と、それぞれ絶縁膜
２０６ａを介して対向して存在する。また、第３ゲート
２０７ａはワード線２１１ａおよびチャネルと垂直な方
向（ｙ方向）に存在する浮遊ゲート２０３ｂの隙間に埋
め込まれて存在する。さらに、浮遊ゲート２０３ｂが第
３ゲート２０７ａに対し対称に、また前記第３ゲート２
０７ａが浮遊ゲート２０３ｂに対し対称に存在する。本
実施例においては、ソース／ドレインを形成する１対の
拡散層２０５が浮遊ゲートパターン２０３ｂに対し非対
称の位置関係にあり、一方の拡散層が浮遊ゲートとオー
バーラップしないオフセット構造となっている。また、
本実施例においては、第３ゲート２０７ａと拡散層２０
５はそれぞれの一部分がオーバーラップするように存在
する。これにより、本実施例では第３ゲート２０７ａ下
のウェル中にもチャネルが形成され、第３ゲート２０７
ａはその下部に存在するチャネルを制御するゲートとし
て機能する。すなわち、メモリセルは第１ゲートと第３
ゲートからなるスプリットゲート型のトランジスタを構
成する。読み出し時には第３ゲートに３Ｖ程度の電圧を
印加し、第３ゲート２０７ａ下のウェルにチャネルを形
成し、選択ビットのワード線に電圧を印加してメモリセ
ルのしきい値を判定する。このとき、図７（ａ）にある
ソース／ドレイン間に並列に接続された選択ビット・非
選択ワードセルでは、ソース／ドレイン間で電流が流れ
ないようにする必要がある。ところが第３ゲート下では
チャネルが形成されているため、必ず第１ゲート下で電
流が流れないようにする必要がある。つまり第１ゲート
下ではパンチスルーがあってはならない。また、書き込
み時には、図７（ｂ）に示すように、選択セルの制御ゲ
ートに１３Ｖ程度，ドレインに５Ｖ程度，第３ゲートに
１Ｖ程度の電圧を印加し、ソースとウェルを０Ｖに保持
する。これにより第３ゲート２０７ａ下のウェル中にチ
ャネルが形成され、ソース側の浮遊ゲート端部のチャネ
ルでホットエレクトロンが発生し、浮遊ゲートに電子が
注入される。この動作の際、チップ内の電源の電流供給
能力を越えない範囲で複数のメモリセルで並列に書き込
みを行ない、書き込みのスループットを向上するために
は選択ビット非選択ワードセルのソース／ドレイン間に
は電流が流れないようにする必要がある。第３ゲート下
ではチャネルが形成されているため、第１ゲート下で電
流を止めなければならない。したがって、やはり第１ゲ
ート下ではパンチスルーがあってはならない。また、本
実施例では、アレイ構成が仮想接地型となっていて第３
ゲートが素子分離の役割も担うことになる。書き込み、
読み出しともに、選択されたセルのドレインを挟んで隣
のセルとの間の素子分離はドレインに隣接している第３
ゲート下部が担う。したがって第３ゲート下でもパンチ
スルーを防止することは必須である。以上のことから、
第１ゲート下，第３ゲート下ともにパンチスルーの防止
は必須であるが、領域５０１を第１ゲートと第３ゲート
の両方のゲート下にまたがって配置することにより、こ
の対策が可能である。なお、本実施例では第３ゲート
は、消去の際に隣接する浮遊ゲートから電子を引き抜く
消去ゲートとして用いることもできる。図３〜図５は、
実施例１の不揮発性半導体記憶装置の製造方法の１例を
示した断面図である。まず、半導体基板２００にｐ型
（第１導電型）のウェル２０１を形成し、ウェル２０１
上に例えば熱酸化法により１０ｎｍ程度のゲート絶縁膜
（第１絶縁膜）２０２を形成する。（図３（ａ））。続
いて第３ゲート２０７ａなるリン（Ｐ）をドープしたポ
リシリコン膜２０７とシリコン酸化膜２０８を順次堆積
する（図３（ｂ））。ポリシリコン膜２０７とシリコン
酸化膜２０８の堆積には、例えばＣＶＤ（Chemical Vap
or Deposition）法を用いることができる。次に、リソ
グラフィとドライエッチング技術により前記シリコン酸
化膜２０８およびポリシリコン膜２０７をパターニング
する。このパターニングによりシリコン酸化膜２０８お
よびポリシリコン膜２０７は、シリコン酸化膜２０８ａ
およびポリシリコン膜２０７ａとなる。（図３
（ｃ））。シリコン酸化膜２０８ａおよびポリシリコン
膜２０７ａは、ｙ方向に延在して形成されるようにスト
ライプ状にパターニングされる。その後、斜めイオン打
ち込み法により砒素（Ａｓ）イオンをウェル２０１に打
ち込み、メモリのソース／ドレインとなる拡散層２０５
を形成する（図４（ａ））。拡散層２０５は、メモリセ
ルのソース線またはデータ線として機能する。このイオ
ン注入の際にはシリコン酸化膜２０８ａおよびポリシリ
コン膜２０７ａがマスクとして機能し、拡散層２０５は
ポリシリコン膜２０７ａに対して自己整合的に形成され
る。なお、シリコン酸化膜２０８ａおよびポリシリコン
膜２０７ａがｙ方向に延在してストライプ状に形成され
ているため、拡散層２０５はｙ方向に延在して形成され
る。また拡散層２０５は斜めイオン打ち込み法により形
成されるため、照射イオンがシリコン酸化膜２０８ａお
よびポリシリコン膜２０７ａで遮蔽され、ポリシリコン
膜２０７ａ間の全領域には形成されない。また、斜め方
向からイオンが照射されるため、ポリシリコン膜２０７
ａ下部の一部にも拡散層２０５が形成される。これによ
り前記の通り第３ゲート２０７ａと拡散層２０５とがそ
れぞれの一部分がオーバーラップするように形成され、
第３ゲート２０７ａ下のウェル２０１中にもチャネルが
形成されるようになる。次に，斜めイオン打ち込み法に
よりホウ素（Ｂ）イオンあるいはフッ化ホウ素イオン
（ＢＦ２）をウェル２０１に打ち込み高濃度不純物領域
５０１を形成する（図４（ｂ））。このとき斜めイオン
打ち込みは図４（ａ）に示した拡散層を形成する際とは
逆方向から行なう。領域５０１はソース／ドレイン間の
パンチスルー耐性を向上させる役割をする。このイオン
注入の際にはシリコン酸化膜２０８ａおよびポリシリコ
ン膜２０７ａがマスクとして機能し、高濃度不純物領域
５０１はポリシリコン膜２０７ａに対して自己整合的に
形成される。シリコン酸化膜２０８ａおよびポリシリコ
ン膜２０７ａがｙ方向に延在してストライプ状に形成さ
れているため、高濃度不純物領域５０１はｙ方向に延在
して形成される。また高濃度不純物領域５０１は斜めイ
オン打ち込み法により形成されるため、照射イオンがシ
リコン酸化膜２０８ａおよびポリシリコン膜２０７ａで
遮蔽され、ポリシリコン膜２０７ａ間の全領域には高濃
度不純物領域５０１は形成されない。更に拡散層の形成
時とは逆方向から斜めイオン打ち込みを行なうことによ
って、ポリシリコン膜２０７ａ間で拡散層２０５と高濃
度不純物領域５０１が接しないようにすることができ
る。したがって拡散層ウェル間の接合耐圧は、高濃度不
純物領域５０１を形成しない場合と比べ劣化することは
ない。また高濃度不純物領域５０１は、斜め方向からの
イオン照射で形成されるため、ポリシリコン膜２０７ａ
下部の一部にも高濃度不純物領域５０１が形成される。
これによって第１ゲート下と第３ゲート下の両方のパン
チスルー耐性を向上することが可能である。なお、拡散
層２０５の形成と高濃度不純物領域５０１の形成の順序
は任意である。次に、第３ゲート２０７ａと浮遊ゲート
２０３ｂを分離するためのシリコン酸化膜をポリシリコ
ン２０７ａの熱酸化，ＣＶＤ法による酸化膜の堆積ある
いは両方の組み合わせによって形成する（図４
（ｃ））。その後、浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３を第３ゲ
ートパターン２０７ａの隙間が完全には埋まらないよう
に堆積する（図５（ａ））。次に、レジスト２１３を塗
布して隙間を埋め込み（図５（ｂ））、レジストのエッ
チバックとポリシリコン膜２０３のエッチバックによっ
て浮遊ゲートとなるポリシリコン膜２０３をパターニン
グする。次に、浮遊ゲートとワード線を分離するための
絶縁膜２１０を形成する（図５（ｃ））。この絶縁膜
は、シリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層構造からなる。次に、ポ
リシリコン膜／窒化タングステン膜／タングステン膜の
積層膜、いわゆるポリメタル膜２１１を堆積し、これを
公知のリソグラフィとドライエッチング技術によりパタ
ーニングしてワード線を形成する。さらに、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜２１０、ポリシリコン膜２０７ａを順
次エッチングし浮遊ゲートを完成する。その後、図には
示してないが、層間絶縁膜を形成した後、ワード線２１
１ａ，ソース／ドレイン拡散層２０５，ウェル２０１，
第３ゲート２０３ａに至るコンタクト孔を形成し、続い
て金属膜を堆積してこれをパターニングして配線とし、
メモリセルを完成する。以上の工程を経て作製した不揮
発性半導体記憶装置のメモリセルでの中性しきい値のチ
ャネル長依存性を、高濃度不純物領域５０１を形成しな
い場合と比較して示したのが、図６である。高濃度不純
物領域５０１を形成した効果で、しきい値が正電圧に保
たれている範囲が０．２４μｍから０．１６μｍまで短
くなっていて、パンチスルー耐性が向上していることが
分かる。なお、拡散層とウェルの間の接合耐圧は、高濃
度拡散層領域５０１を形成しても変化しなかった。課題
であるソースとドレインの間のパンチスルー耐性の向上
と、拡散層とウェルの間の接合耐圧の保持の両立に対し
て明白な効果が見られた。 ＜実施例２＞実施例１ではスプリットゲート型のメモリ
セルの場合の例を挙げたが、本実施例ではスタック型の
メモリセルでの例を挙げる。例えば、いわゆるＮＡＮＤ
型フラッシュメモリの回路図を図１９に示す。セルを直
列に並べたこのセルでは、読み出し時には選択ビット非
選択ワードのメモリセルは全て、制御ゲートにしきい値
以上の電圧を印加して、電流が流れるようにする。その
条件の基で、選択セルのしきい値を判定するが、選択メ
モリセルではパンチスルーは防止しなくてはならない。
また、書き込み時、つまりウェルから浮遊ゲートへの電
子注入時には、選択ワード線上の書き込み禁止セルで
は、拡散層に５Ｖ程度の電圧を印加し、浮遊ゲート下の
反転チャネルとの電位差を緩和することで、ウェルから
浮遊ゲートへの電子の注入を防止する。このとき拡散層
とウェルの間の接合耐圧はこの５Ｖ程度以上であること
が必須である。したがって、ＮＡＮＤ型メモリセルで
も、短チャネル化によるパンチスルーの防止と、拡散層
とウェルの間の接合耐圧の保持は両立させるべき課題で
ある。図８〜図１３は本発明の実施例２である不揮発性
半導体記憶装置の製造方法の一例を示した断面図であ
る。一方向の断面図にゲート，ソース／ドレイン拡散
層，素子分離用シリコン酸化膜が描けるように、いわゆ
るＡＮＤ型メモリセルの場合で説明は行なうが、ＮＡＮ
Ｄ型をはじめとする他のスタック型のメモリセルにも容
易に適用できる工程である。まず、シリコン基板３００
中にｐ型ウェル３０１を形成しその上に素子分離領域と
なるフィールド酸化膜３０２を形成した（図８
（ａ））。次に、例えば熱酸化法により、シリコン酸化
膜３０６を形成した。その上に後の工程で浮遊ゲートを
形成する隙間を作るためのダミーゲートとなるシリコン
窒化膜あるいはポリシリコン膜３０４を例えばＣＶＤ法
によって堆積した（図８（ｂ））。次に、リソグラフィ
とドライエッチング技術により、シリコン窒化膜あるい
はポリシリコン膜３０４をパターニングし、ダミーゲー
ト３０４ａを形成した（図８（ｃ））。次に、ダミーゲ
ートをマスクにイオン打ち込み法によって砒素イオンを
打ち込み、メモリセルのソース／ドレインとなる拡散層
３０５を形成した（図８（ｄ））。次に、シリコン酸化
膜３０８を例えばＣＶＤ法によってダミーゲート３０４
ａの隙間が完全に埋まるように堆積する（図９
（ａ））。次に、化学的機械研磨法あるいはエッチバッ
クによってダミーゲート３０４ａの上部が露出するよう
に、シリコン酸化膜３０８を加工する（図９（ｂ））。
次に、露出したダミーゲート３０４ａだけをドライエッ
チングあるいはウェットエッチングで除去する。これに
より、シリコン酸化膜のパターン３０８ｂが形成され、
ソース／ドレイン間の上部には隙間が形成される（図９
（ｃ））。次に、シリコン窒化膜またはポリシリコン膜
３０９を上記の隙間が完全に埋まらないように堆積し
（図１０（ａ））、その後エッチバックすることによっ
てサイドウォール３０９ａを形成する（図１０
（ｂ））。次に、シリコン酸化膜３０８ｂとサイドウォ
ール３０９ａをマスクとして、垂直イオン打ち込み法に
より、ホウ素あるいはフッ化ホウ素イオンを打ち込み、
高濃度不純物領域３０６を形成する（図１０（ｃ））。
この結果、サイドウォールの厚さの分だけ拡散層３０５
と高濃度不純物領域３０６は分離することができる。こ
れにより、高濃度不純物領域３０６によってソース／ド
レイン間のパンチスルー耐性を向上しつつ拡散層／ウェ
ル間の接合耐圧を保持することができる。なお、高濃度
不純物領域３０６の形成はシリコン窒化膜あるいはポリ
シリコン膜３０９をエッチバックせずに、窪み部分３１
５を利用して垂直イオン打ち込み法により、ホウ素ある
いはフッ化ホウ素イオンを打ち込んで形成することもで
きる（図１１）。ただしこのとき、打ち込むイオンがシ
リコン窒化膜あるいはポリシリコン膜３０９の膜厚を通
過しウェルに届くようにするため、サイドウォールを形
成する場合に比べて高いエネルギーでイオン打ち込みを
行なう必要がある。これによって、サイドウォールを形
成する場合に比べて、工程を簡略化できる。次に、サイ
ドウォール３０９ａあるいは堆積した膜３０９を例えば
ウェットエッチングあるいは等方性エッチングによって
除去した後、浮遊ゲートとなるリンをドーピングしたポ
リシリコン膜３１０を隙間が完全に埋まるように形成す
る（図１２（ａ））。そして、化学的機械研磨法または
エッチバックによってポリシリコン膜３１０を酸化膜パ
ターン３０８ｂが露出するまで除去する（図１２
（ｂ））。次に、再びリンをドーピングしたポリシリコ
ン膜３１１を堆積し（図１２（ｃ））、ポリシリコン膜
３１１をリソグラフィとドライエッチング技術によって
パターニングし、浮遊ゲート３１１ａを形成する（図１
３（ａ））。その後、浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する。この絶縁膜は、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜からなる（図１３（ｂ））。次に、ポ
リシリコン膜／窒化タングステン膜／タングステン膜の
積層膜、いわゆるポリメタル膜３１３を堆積し、これを
公知のリソグラフィとドライエッチング技術によりパタ
ーニングしてワード線を形成する。さらに、シリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜３１２，ポリシリコン膜３１１ａ，ポ
リシリコン膜３１０ａを順次エッチングし浮遊ゲートを
完成する。その後、図には示してないが、層間絶縁膜を
形成した後、ワード線３１３，ソース／ドレイン拡散層
３０５，ウェル３０１に至るコンタクト孔を形成し、続
いて金属膜を堆積してこれをパターニングして配線と
し、メモリセルを完成する。本実施例のメモリセルで
は、実施例１の場合と同様にソースとドレインの間のパ
ンチスルー耐性を向上しながら、拡散層とウェルの間の
接合耐圧を保持することができた。 ＜実施例３＞実施例２では、浮遊ゲートとなるリンをド
ーピングしたポリシリコン膜３１０を隙間が完全に埋ま
るように堆積した後（図１２（ａ））、酸化膜パターン
３０８ｂが露出するまで化学的機械研磨あるいはエッチ
バックした後で、再びリンをドーピングしたポリシリコ
ン３１１を堆積し、ポリシリコン膜３１１に対してパタ
ーニングを行なったが、別の実施形態として、ポリシリ
コン膜３１０に対してパターニングを行なうこともでき
る。隙間を完全に埋め込んだポリシリコン膜３１０（図
１４（ａ））を、リソグラフィとドライエッチング技術
によって、パターニングして浮遊ゲートを形成する（図
１４（ｂ））。その後浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する。この絶縁膜はシリコン酸化
膜あるいはシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の積層膜からなる（図１４（ｃ））。次に、ポリ
シリコン膜／窒化タングステン膜／タングステン膜の積
層膜、いわゆるポリメタル膜３１３を堆積し、これを公
知のリソグラフィとドライエッチング技術によりパター
ニングしてワード線を形成する。さらにシリコン酸化膜
あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸
化膜の積層膜３１２，ポリシリコン膜３１０ａを順次エ
ッチングし浮遊ゲートを完成する（図１４（ｄ））。そ
の後、図には示してないが、層間絶縁膜を形成した後、
ワード線３１３，ソース／ドレイン拡散層３０５，ウェ
ル３０１に至るコンタクト孔を形成し、続いて金属膜を
堆積してこれをパターニングして配線とし、メモリセル
を完成する。本実施例のメモリセルでは、実施例１の場
合と同様にソースとドレインの間のパンチスルー耐性を
向上しながら、拡散層とウェルの間の接合耐圧を保持す
ることができた。 ＜実施例４＞実施例３では、浮遊ゲートとなるリンをド
ープしたポリシリコン膜を隙間が完全に埋まるように堆
積した後（図１４（ａ））、リソグラフィとドライエッ
チング技術により浮遊ゲートを加工したが、別の方法と
して例えば化学的機械研磨法によって、浮遊ゲートの加
工を行なうことも可能である。化学的機械研磨法で浮遊
ゲートを加工した後、浮遊ゲートと制御ゲートを分離す
る絶縁膜３１２を形成する（図１５（ａ））。この絶縁
膜はシリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜からなる。次に、ポリ
シリコン膜／窒化タングステン膜／タングステン膜の積
層膜、いわゆるポリメタル膜３１３を堆積し（図１５
（ｂ））、これを公知のリソグラフィとドライエッチン
グ技術によりパターニングしてワード線を形成する。さ
らにシリコン酸化膜あるいはシリコン酸化膜／シリコン
窒化膜／シリコン酸化膜の積層膜３１２，ポリシリコン
膜３１０ａを順次エッチングし浮遊ゲートを完成する。
その後、図には示してないが、層間絶縁膜を形成した
後、ワード線３１３，ソース／ドレイン拡散層３０５，
ウェル３０１に至るコンタクト孔を形成し、続いて金属
膜を堆積してこれをパターニングして配線とし、メモリ
セルを完成する。本実施例のメモリセルでは、実施例１
の場合と同様にソースとドレインの間のパンチスルー耐
性を向上しながら、拡散層とウェルの間の接合耐圧を保
持することができた。 ＜実施例５＞実施例２，３および４と同様の工程で、高
濃度不純物領域３０６を形成（図１０（ｃ）または図１
１）した後、サイドウォール３０９ａまたは堆積したシ
リコン窒化膜あるいはポリシリコン膜３０９を、ウェッ
トエッチングあるいは等方性のドライエッチングで除去
した後、浮遊ゲートとなるリンをドーピングしたポリシ
リコン膜を隙間が完全には埋まらないように堆積する
（図１６（ａ））。実施例１で説明したのと同様のレジ
スト塗布とエッチバックによって浮遊ゲートとなるポリ
シリコン膜３１０の加工を行なう（図１６（ｂ））。な
お、浮遊ゲートの形成は、化学的機械研磨法によって行
なうことも可能である。その後、浮遊ゲートと制御ゲー
トを分離する絶縁膜３１２を形成する。この絶縁膜はシ
リコン酸化膜あるいはシリコン酸化膜／シリコン窒化膜
／シリコン酸化膜の積層膜からなる。次に、ポリシリコ
ン膜／窒化タングステン膜／タングステン膜の積層膜、
いわゆるポリメタル膜３１３を堆積し、これを公知のリ
ソグラフィとドライエッチング技術によりパターニング
してワード線を形成する。さらにシリコン酸化膜あるい
はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の
積層膜３１２，ポリシリコン膜３１０ａを順次エッチン
グし浮遊ゲートを完成する。その後、図には示してない
が、層間絶縁膜を形成した後、ワード線３１３，ソース
／ドレイン拡散層３０５，ウェル３０１に至るコンタク
ト孔を形成し、続いて金属膜を堆積してこれをパターニ
ングして配線とし、メモリセルを完成する。本実施例の
メモリセルでは、実施例１の場合と同様にソースとドレ
インの間のパンチスルー耐性を向上しながら、拡散層と
ウェルの間の接合耐圧を保持することができた。 ＜実施例６＞実施例５と同様の工程を経て、浮遊ゲート
となるリンをドーピングしたポリシリコン膜を隙間が完
全には埋まらないように堆積（図１６（ａ））した後、
リソグラフィとドライエッチング技術によって、浮遊ゲ
ートを加工することも可能である（図１７（ａ））。そ
の後、浮遊ゲートと制御ゲートを分離する絶縁膜３１２
を形成する（図１７（ｂ））。この絶縁膜はシリコン酸
化膜あるいはシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜からなる。次に、ポリシリコン膜／窒
化タングステン膜／タングステン膜の積層膜、いわゆる
ポリメタル膜３１３を堆積し、これを公知のリソグラフ
ィとドライエッチング技術によりパターニングしてワー
ド線を形成する。さらにシリコン酸化膜あるいはシリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３
１２，ポリシリコン膜３１０ａを順次エッチングし浮遊
ゲートを完成する。その後、図には示してないが、層間
絶縁膜を形成した後、ワード線３１３，ソース／ドレイ
ン拡散層３０５，ウェル３０１に至るコンタクト孔を形
成し、続いて金属膜を堆積してこれをパターニングして
配線とし、メモリセルを完成する。本実施例のメモリセ
ルでは、実施例１の場合と同様にソースとドレインの間
のパンチスルー耐性を向上しながら、拡散層とウェルの
間の接合耐圧を保持することができた。 ＜実施例７＞実施例５、６のように浮遊ゲートとなる、
リンをドーピングしたポリシリコンを隙間が完全には埋
まらないように堆積する場合、このポリシリコンの窪み
を利用して、高濃度不純物領域３０６を形成することも
できる。実施例２の図９（ｃ）の工程の後、浮遊ゲート
となるリンをドーピングしたポリシリコン酸化膜３１０
を隙間が完全に埋まらないように堆積し（図１８
（ａ））、窪みを利用して垂直イオン打ち込み法によっ
てホウ素イオンあるいはフッ化ホウ素イオンを打ち込む
ことによって、高濃度不純物領域を形成する（図１８
（ｂ））。本実施例では、シリコン窒化膜あるいはポリ
シリコン膜３０９の堆積とエッチバックによるサイドウ
ォール３０９ａの形成（図１０（ａ）、（ｂ））が省略
でき、工程が簡略化できる。この後、実施例５のように
レジスト塗布とエッチバックあるいは化学的機械研磨法
で浮遊ゲートを形成した後、浮遊ゲートと制御ゲートを
分離する絶縁膜３１２を形成する。この絶縁膜はシリコ
ン酸化膜あるいはシリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層膜からなる。次に、ポリシリコン膜
／窒化タングステン膜／タングステン膜の積層膜、いわ
ゆるポリメタル膜３１３を堆積し、これを公知のリソグ
ラフィとドライエッチング技術によりパターニングして
ワード線を形成する。さらにシリコン酸化膜あるいはシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜３１２，ポリシリコン膜３１０ａを順次エッチングし
浮遊ゲートを完成する。その後、図には示してないが、
層間絶縁膜を形成した後、ワード線３１３，ソース／ド
レイン拡散層３０５，ウェル３０１に至るコンタクト孔
を形成し、続いて金属膜を堆積してこれをパターニング
して配線とし、メモリセルを完成する。本実施例のメモ
リセルでは、実施例１の場合と同様にソースとドレイン
の間のパンチスルー耐性を向上しながら、拡散層とウェ
ルの間の接合耐圧を保持することができた。実施例２か
ら７は、いわゆるＡＮＤ型メモリセルで説明を行なった
が、ＮＡＮＤ型やＮＯＲ型をはじめとする他のスタック
型のメモリセルにも適用が可能な工程である。 ＜実施例８＞図２０，２１に本発明の実施例８である不
揮発性半導体記憶装置の平面図および断面図を示す。本
不揮発性半導体記憶装置では、浮遊ゲート４０４ｂ，制
御ゲート４０９ａ，消去ゲート４０７ａの３層からなる
構造をもつ。いわゆるSａｎｄｉｓｋ型メモリセルと呼
ばれるセルが原型になっていて、浮遊ゲートと制御ゲー
トからなるスプリットゲート型の構造と、もう一つ別の
層で作られた消去ゲートの存在が特徴である。なお、図
２１（ａ），（ｂ）および（ｃ）は、各々、図２０にお
けるＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’線断面図である。図
２１（ｂ）に示すように、ウェル上には浮遊ゲート４０
４ｂと制御ゲート４０９ａがある。浮遊ゲートから見
て、基板上の一方の制御ゲートとの境界部にソース／ド
レイン拡散層４０５が、もう一方の境界には高濃度不純
物領域５００が形成されている。このうちソース／ドレ
イン拡散層は、ｙ方向に延在して形成されていてメモリ
セルアレイのローカルビット線およびローカルソース線
の役割をなす。また、本実施例のメモリセルは隣合うメ
モリセルのソース／ドレイン拡散層を共有しあう仮想接
地型である。図２２〜２５は本発明の実施例８である不
揮発性半導体記憶装置の製造方法の１例を示した断面図
である。まず、シリコン基板４００中にｐ型ウェル４０
１を形成し、この上に素子分離領域となるフィールド酸
化膜４０２を形成した（図２２（ａ））。次に、例えば
熱酸化法によりゲート酸化膜４０３を形成した（図２２
（ｂ））。続いて、浮遊ゲートとなるリンをドーピング
したポリシリコン膜４０４を堆積し（図２２（ｃ））、
リソグラフィとドライエッチング技術により上記ポリシ
リコン膜４０４をパターニングして浮遊ゲートを形成し
た（ポリシリコン膜は４０４ａとなる）。このときの、
Ａ−Ａ’線の断面、Ｂ−Ｂ’線の断面がそれぞれ図２３
（ａ）と（ｂ）である。スプリットゲート型のセル構造
をもつ本実施例のセルでは実施例１と同様に先に形成し
たゲート（本実施例では浮遊ゲート４０４ａ）をマスク
にして、それぞれ逆方向からの斜めイオン打ち込み法
で、ソース／ドレイン拡散層４０５および、高濃度不純
物領域５００を接することなく形成することができる。
具体的には、まず斜めイオン打ち込みにより砒素イオン
をウェル４０１に打ち込み、メモリのソース／ドレイン
となる拡散層４０５を形成する（図２３（ｃ））。拡散
層４０５はメモリのソース線またはドレイン線として機
能する。このイオン注入の際にはポリシリコン膜４０４
ａがマスクとして機能し、拡散層４０５はポリシリコン
４０４ａに対して自己整合的に形成される。なお、ポリ
シリコン膜と先に形成された素子分離用のシリコン酸化
膜４０２がマスクとなる。ここで、重要なことは、斜め
インプラの際の基板垂直方向からの傾き角を傾け過ぎな
いようにして、図２１（ｃ）の断面で示される素子分離
用のシリコン酸化膜４０２で覆われていない個所にも拡
散層４０５が形成されるようにする必要がある。こうす
ることによって、拡散層４０５はｙ方向に延在して形成
される。また、拡散層４０５は斜めイオン打ち込みによ
って形成されるため、照射イオンがポリシリコン膜４０
４ａで遮蔽され、ポリシリコン膜４０４ａ間の全領域に
は形成されない。また、斜め方向からイオンが照射され
るため、ポリシリコン膜４０４ａ下部の一部にも拡散層
４０５が形成される。これにより、浮遊ゲート４０４ａ
と拡散層４０５とがそれぞれの一部分がオーバーラップ
するように形成され、浮遊ゲート４０４ａ下のウェルに
もチャネルが形成される。次に、斜めイオン打ち込みに
よってホウ素イオン、あるいはフッ化ホウ素イオンをウ
ェル４０１に打ち込み高濃度不純物領域５００を形成す
る（図２３（ｄ））。このとき斜めイオン打ち込みは、
図２３（ｃ）で示した拡散層４０５を形成する際とは逆
方向から行なう。高濃度不純物領域５００は、ソース／
ドレイン間のパンチスルー耐性を向上させる役割をす
る。このイオン打ち込みの際には、ポリシリコン膜４０
４ａがマスクとして機能し、高濃度不純物領域５００
は、ポリシリコン膜４０４ａに対して自己整合的に形成
される。また、高濃度不純物領域５００は斜めイオン打
ち込み法によって形成されるため、照射イオンがポリシ
リコン膜４０４ａで遮蔽されるため、ポリシリコン４０
４ａ間の全領域には高濃度不純物領域５００は形成され
ない。更に、拡散層４０５の形成時とは逆方向から斜め
インプラを行なうことで、ポリシリコン４０４ａ間で拡
散層４０５と高濃度不純物領域５００が接しないように
することができる。したがって、拡散層とウェルの間の
接合耐圧は、高濃度不純物領域５００を形成しない場合
と比べて劣化することはない。また、高濃度不純物領域
５００は斜め方向からのイオン打ち込みで形成されるた
め、ポリシリコン膜４０４ａ下部の一部にも高濃度不純
物領域５０１が形成される。これによって浮遊ゲート４
０４ｂ下と、制御ゲート４０９ａ下の両方のパンチスル
ー耐性を向上させることが可能である。なお、拡散層４
０５の形成と高濃度不純物領域５００の形成の順序は任
意である。次に、ｙ方向に延在している浮遊ゲートをリ
ソグラフィとドライエッチング技術によって加工し、浮
遊ゲートと制御ゲートを分離する絶縁膜４０６を形成す
る（図２４（ａ））。次に、ポリシリコン膜／窒化タン
グステン膜／タングステン膜の積層膜、いわゆるポリメ
タル膜４０９を堆積し（図２４（ｂ））、これを公知の
リソグラフィとドライエッチング技術によりパターニン
グしてワード線を形成する（図２４（ｃ））。そのあと
第３ゲートとなるリンをドーピングしたポリシリコン膜
４１０を堆積し（図２５（ａ））、リソグラフィとドラ
イエッチング技術によりパターニングして消去ゲートを
形成する（図２５（ｂ））。そのあと図示していない
が、層間絶縁膜を形成した後、ワード線４０９ａ，ソー
ス／ドレイン拡散層４０５，ウェル４０１，消去ゲート
４１０ａに至るコンタクト孔を形成し、続いて金属膜を
堆積してこれをパターニングして配線としてメモリセル
を完成する。本実施例のメモリセルでは、実施例１の場
合と同様にソースとドレインの間のパンチスルー耐性を
向上しながら、拡散層とウェルの間の接合耐圧を保持す
ることができた。本発明の実施例１から８では、高濃度
不純物領域５０１，３０６および５００を自己整合的に
形成したが、マスクを用いてこれらを形成することもで
きる。この場合にも、実施例１の場合と同様にソースと
ドレインの間のパンチスルー耐性を向上しながら、拡散
層とウェルの間の接合耐圧を保持することができた。ま
た、実施例１から８では、メモリセルのウェルへのウェ
ルと同導電型のイオン打ち込みは自己整合的に形成する
高濃度不純物領域５０１，３０６，５００へのものだけ
だったが、これに加えて、従来と同じ程度のチャネル全
面へのイオン打ち込みを行なっても良い。この場合、拡
散層とウェルの間の接合耐圧はほとんど劣化しない。一
方ソースとドレインの間のチャネル部分全体にイオン打
ち込みが行なわれることになるため、パンチスルー耐性
は向上する。
【０００６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。不揮発性半導体記憶装置の短チャネ
ル化に伴うパンチスルーを防止することができるため、
メモリセル面積の縮小が可能となる。不揮発性半導体記
憶装置のパンチスルーに起因する不良を低減することが
可能であり、歩留まりを向上させることが可能である。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。不揮発性半導体記憶装置の短チャネ
ル化に伴うパンチスルーを防止することができるため、
メモリセル面積の縮小が可能となる。不揮発性半導体記
憶装置のパンチスルーに起因する不良を低減することが
可能であり、歩留まりを向上させることが可能である。
【図１】本発明の実施例１である不揮発性半導体記憶装
置の一例を示した一部平面図である。
置の一例を示した一部平面図である。
【図２】（ａ），（ｂ）および（ｃ）は各々、図１にお
けるＡ−Ａ’，Ｂ−Ｂ’およびＣ−Ｃ’線断面図であ
る。
けるＡ−Ａ’，Ｂ−Ｂ’およびＣ−Ｃ’線断面図であ
る。
【図３】（ａ）〜（ｃ）は実施例１の不揮発性半導体記
憶装置の製造方法の一例を示した断面図である。
憶装置の製造方法の一例を示した断面図である。
【図４】（ａ）〜（ｃ）は実施例１の不揮発性半導体記
憶装置の製造方法の一例を示した断面図である。
憶装置の製造方法の一例を示した断面図である。
【図５】（ａ）〜（ｄ）は実施例１の不揮発性半導体記
憶装置の製造方法の一例を示した断面図である。
憶装置の製造方法の一例を示した断面図である。
【図６】実施例１の不揮発性半導体記憶装置で確認され
る効果をメモリセルの中性しきい値のゲート長依存性で
示した図である。
る効果をメモリセルの中性しきい値のゲート長依存性で
示した図である。
【図７】実施例１のメモリアレイの回路図の概略図であ
る。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の
例が示されている。
る。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の
例が示されている。
【図８】（ａ）〜（ｄ）は実施例２の不揮発性半導体記
憶装置の製造方法の一例を示した断面図である。
憶装置の製造方法の一例を示した断面図である。
【図９】（ａ）〜（ｃ）は実施例２の不揮発性半導体記
憶装置の製造方法の一例を示した断面図である。
憶装置の製造方法の一例を示した断面図である。
【図１０】（ａ）〜（ｃ）は実施例２の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１１】実施例２の不揮発性半導体記憶装置の製造方
法の一例を示した断面図である。
法の一例を示した断面図である。
【図１２】（ａ）〜（ｃ）は実施例２の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１３】（ａ）〜（ｃ）は実施例２の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１４】（ａ）〜（ｄ）は実施例３の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１５】（ａ），（ｂ）は実施例４の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１６】（ａ）〜（ｄ）は実施例５の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１７】（ａ）〜（ｃ）は実施例６の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１８】（ａ），（ｂ）は実施例７の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図１９】スタック型メモリセルの代表例として、ＮＡ
ＮＤ型フラッシュのメモリアレイの回路図の概略図であ
る。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の
例が示されている。
ＮＤ型フラッシュのメモリアレイの回路図の概略図であ
る。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の
例が示されている。
【図２０】本発明の実施例８である不揮発性半導体記憶
装置の一例を示した一部平面図である。
装置の一例を示した一部平面図である。
【図２１】（ａ），（ｂ）および（ｃ）は各々、図２０
におけるＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’線断面図で
ある。
におけるＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’線断面図で
ある。
【図２２】（ａ）〜（ｃ）は実施例８の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図２３】（ａ）〜（ｄ）は実施例８の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図２４】（ａ）〜（ｃ）は実施例８の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
【図２５】（ａ），（ｂ）は実施例８の不揮発性半導体
記憶装置の製造方法の一例を示した断面図である。
記憶装置の製造方法の一例を示した断面図である。
２００，３００，４００・・・半導体基板（シリコン基
板）。 ２０１，３０１，４０１・・・ウェル。 ２０５，３０５，４０５・・・拡散層領域。 ２０２，３０７，４０３・・・絶縁膜（ゲート酸化
膜）。 ３０２，４０２・・・素子分離膜。 ２０３、２０３ａ，２０３b，３１０，３１０ａ，３１
１，３１１ａ，４０４，４０４ａ，４０４ｂ・・・浮遊
ゲートポリシリコン膜。 ２０７，２０７ａ・・・第３ゲートとなるポリシリコン
膜。 ２０６ａ，４０６ａ・・・第３ゲート又は消去ゲートと
浮遊ゲートを分離する絶縁膜。 ２１１，２１１ａ，３１３，４０９，４０９ａ，４１
０，４１０ａ・・・ポリメタル膜。 ２１０，３１２，４０８・・・浮遊ゲートと制御ゲート
を分離する層間絶縁膜。 ２０８，２０８ａ，３０８、３０８ａ、３０８ｂ・・・
シリコン酸化膜。 ５０１，３０６，５００・・・ウェル内のウェルと同導
電型の高濃度不純物領域。 ３０４，３０４ａ・・・ダミーゲートとなる膜。 ２１３，３０８・・・レジスト。 ３０９，３０９ａ・・・ダミーサイドウォール用の膜。 ３１５・・・隙間。
板）。 ２０１，３０１，４０１・・・ウェル。 ２０５，３０５，４０５・・・拡散層領域。 ２０２，３０７，４０３・・・絶縁膜（ゲート酸化
膜）。 ３０２，４０２・・・素子分離膜。 ２０３、２０３ａ，２０３b，３１０，３１０ａ，３１
１，３１１ａ，４０４，４０４ａ，４０４ｂ・・・浮遊
ゲートポリシリコン膜。 ２０７，２０７ａ・・・第３ゲートとなるポリシリコン
膜。 ２０６ａ，４０６ａ・・・第３ゲート又は消去ゲートと
浮遊ゲートを分離する絶縁膜。 ２１１，２１１ａ，３１３，４０９，４０９ａ，４１
０，４１０ａ・・・ポリメタル膜。 ２１０，３１２，４０８・・・浮遊ゲートと制御ゲート
を分離する層間絶縁膜。 ２０８，２０８ａ，３０８、３０８ａ、３０８ｂ・・・
シリコン酸化膜。 ５０１，３０６，５００・・・ウェル内のウェルと同導
電型の高濃度不純物領域。 ３０４，３０４ａ・・・ダミーゲートとなる膜。 ２１３，３０８・・・レジスト。 ３０９，３０９ａ・・・ダミーサイドウォール用の膜。 ３１５・・・隙間。
フロントページの続き Ｆターム(参考） 5F083 EP03 EP22 EP35 EP49 EP55 EP76 EP77 JA39 JA40 LA12 LA16 NA01 NA08 PR37 PR39 PR40 5F101 BA08 BA29 BB05 BD15 BD22 BD34 BD36 BH30
Claims (47)
- 【請求項１】半導体基板中に形成された第１導電型のウ
ェルと、上記第１導電型のウェルの中に形成されたソー
ス／ドレインとなる一対の第２導電型の半導体領域と、
上記半導体基板上に第１ゲート酸化膜を介して形成され
た第１ゲートと、上記第１ゲートを覆う第２絶縁膜を介
して形成された第２ゲートと、上記第１ゲートとは第２
絶縁膜を介して、上記第２ゲートとは第３絶縁膜を介し
て形成された第３ゲートとを含むメモリセルを具備した
不揮発性半導体記憶装置において、上記一対の半導体領
域間のチャネル部分に、上記ウェルよりも濃度の高い第
１導電型の不純物領域が形成されていて、かつ、上記不
純物領域は上記半導体領域と接しないことを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】前記チャネル部分が、上記第１，第２及び
第３ゲートのうちの２つのゲート下にまたがって形成さ
れいて、前記チャネル中に形成された前記不純物領域
が、上記２つのゲートの下の両方にまたがって形成され
ていることを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】前記不純物領域は、チャネル幅方向に一様
に形成されていることを特徴とする請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項４】前記不純物領域は、チャネル幅方向に一様
に形成されていることを特徴とする請求項２に記載の不
揮発性半導体記憶装置。 - 【請求項５】前記不純物領域は、前記半導体領域よりも
前記半導体基板の深さ方向に、より深く伸びていること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項６】前記不純物領域は、前記半導体領域よりも
前記半導体基板の深さ方向に、より深く伸びていること
を特徴とする請求項２に記載の不揮発性半導体記憶装
置。 - 【請求項７】前記不純物領域は、前記半導体領域よりも
前記半導体基板の深さ方向に、より深く伸びていること
を特徴とする請求項３に記載の不揮発性半導体記憶装
置。 - 【請求項８】前記不純物領域は、前記半導体領域よりも
前記半導体基板の深さ方向に、より深く伸びていること
を特徴とする請求項４に記載の不揮発性半導体記憶装
置。 - 【請求項９】前記第１導電型がＰ型であり、かつ、前記
第２導電型がＮ型であることを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項１０】前記第１導電型がＮ型であり、かつ、前
記第２導電型がＰ型であることを特徴とする請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項１１】Ｐ型不純物がホウ素であり、かつ、Ｎ型
不純物が砒素であることを特徴とする請求項９に記載の
不揮発性半導体記憶装置。 - 【請求項１２】Ｎ型不純物がリンであり、かつ、Ｐ型不
純物がホウ素であることを特徴とする請求項１０に記載
の不揮発性半導体記憶装置。 - 【請求項１３】前記第１，第２及び第３ゲートのうちの
何れか１つが、消去ゲートの役割をしていることを特徴
とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項１４】前記第１，第２及び第３ゲートのうちの
何れか１つが、消去ゲートの役割をしていることを特徴
とする請求項２に記載の不揮発性半導体記憶装置。 - 【請求項１５】少なくとも主表面側に第１導電型領域を
有する半導体基板と、上記第１導電型領域中に形成され
たソース／ドレインとなる一対の第２導電型の半導体領
域と、上記半導体領域間のチャネル領域上に第１絶縁膜
を介して形成された第１ゲートと、上記第１ゲート上に
第２絶縁膜を介して形成された第２ゲートとを含むメモ
リセルを具備した不揮発性半導体記憶装置において、上
記チャネル領域の一部に、上記第１導電型領域よりも不
純物濃度の高い第１導電型の高濃度不純物領域が形成さ
れ、かつ、上記高濃度不純物領域は上記各半導体領域の
何れとも隔離して形成されてなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項１６】前記高濃度不純物領域が、前記第１ゲー
ト下の前記第１導電型領域内に形成されていることを特
徴とする請求項１４に記載の不揮発性半導体記憶装置。 - 【請求項１７】前記高濃度不純物領域は、チャネル幅方
向に一様に形成されていることを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。 - 【請求項１８】前記高濃度不純物領域は、チャネル幅方
向に一様に形成されていることを特徴とする請求項１６
に記載の不揮発性半導体記憶装置。 - 【請求項１９】前記高濃度不純物領域の深さが、前記半
導体領域の深さよりも深いことを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。 - 【請求項２０】前記高濃度不純物領域の深さが、前記半
導体領域の深さよりも深いことを特徴とする請求項１６
に記載の不揮発性半導体記憶装置。 - 【請求項２１】前記高濃度不純物領域の深さが、前記半
導体領域の深さよりも深いことを特徴とする請求項１７
に記載の不揮発性半導体記憶装置。 - 【請求項２２】前記高濃度不純物領域の深さが、前記半
導体領域の深さよりも深いことを特徴とする請求項１８
に記載の不揮発性半導体記憶装置。 - 【請求項２３】前記第１導電型がＰ型であり、かつ、前
記第２導電型がＮ型であることを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。 - 【請求項２４】前記第１導電型がＮ型であり、かつ、前
記第２導電型がＰ型であることを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。 - 【請求項２５】Ｐ型不純物がホウ素であり、かつ、Ｎ型
不純物が砒素であることを特徴とする請求項２３に記載
の不揮発性半導体記憶装置。 - 【請求項２６】Ｎ型不純物がリンであり、かつ、Ｐ型不
純物がホウ素であることを特徴とする請求項２４に記載
の不揮発性半導体記憶装置。 - 【請求項２７】前記第１ゲートが浮遊ゲートであり，か
つ，前記第２ゲートが制御ゲートであることを特徴とす
る請求項１５に記載の不揮発性半導体記憶装置。 - 【請求項２８】前記第１ゲートが浮遊ゲートであり，か
つ，前記第２ゲートが制御ゲートであることを特徴とす
る請求項１６に記載の不揮発性半導体記憶装置。 - 【請求項２９】半導体基板中に第１導電型のウェルを形
成する工程と、上記第１導電型のウェルの中にソース／
ドレインとなる一対の第２導電型の半導体領域を形成す
る工程と、上記半導体基板上に第１ゲート酸化膜を介し
て第１ゲートを形成する工程と、上記第１ゲートを覆う
第２絶縁膜を介して第２ゲートを形成する工程と、上記
第１ゲートとは上記第２絶縁膜を介して、上記第２ゲー
トとは上記第３絶縁膜を介して第３ゲートを形成する工
程とを含む不揮発性半導体記憶装置の製造方法におい
て、上記一対の半導体領域間のチャネル部分に、上記ウ
ェルよりも濃度の高い第１導電型の不純物領域を形成
し、かつ、上記不純物領域を上記半導体領域に接しない
ように形成することを特徴とする不揮発性半導体記憶装
置の製造方法。 - 【請求項３０】前記半導体領域の形成と前記不純物領域
の形成とを、前記第１，第２及び第３ゲートのうちの１
つをマスクにして、前記半導体基板に垂直方向から互い
に逆方向に傾けた方向からの各斜めイオン打ち込み法に
よって、それぞれ自己整合的に行うことを特徴とする請
求項２９に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３１】前記不純物領域を形成する斜めイオン打
ち込みの際にマスクとして用いるゲートを、ポリシリコ
ン膜の単層膜，ポリシリコン膜とシリコン酸化膜の積層
膜，ポリシリコン膜とシリコン窒化膜の積層膜或いはポ
リシリコン膜とシリコン酸化膜とシリコン窒化膜の積層
膜の何れかとすることを特徴とする請求項２９に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項３２】表面に第１導電型領域を有する半導体基
板上にダミーゲートを形成する工程と、上記ダミーゲー
トをマスクとして用いて、上記半導体基板の上記ダミー
ゲートを挟んだ各表層部に一対の第２導電型のソース／
ドレイン拡散層を形成する工程と、上記ダミーゲートを
第１絶縁膜で埋め込む工程と、上記第１絶縁膜の一部
を、上記半導体基板表面を露出させることなく上記ダミ
ーゲートの上面が露出するように、除去する工程と、上
記ダミーゲートを除去する工程と、上記第１絶縁膜の上
面及び上記ダミーゲートを除去することにより上記第１
絶縁膜に形成された溝の内面に、シリコン窒化膜或いは
ポリシリコン膜を上記溝が完全に埋め込まれないように
堆積する工程と、上記シリコン窒化膜或いはポリシリコ
ン膜をエッチバックして、上記溝の側面にサイドウォー
ルを形成する工程と、上記第１絶縁膜と上記サイドウォ
ールをマスクとして第１導電型の不純物のイオン打ち込
みを行ない、上記半導体基板の上記一対の各ソース／ド
レイン領域間の表層部に上記第１導電型領域よりも不純
物濃度の高い高濃度不純物領域を形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項３３】前記ソース／ドレイン拡散層と前記高濃
度不純物領域の間の上記第１導電型領域の不純物濃度
が、前記高濃度不純物領域の不純物濃度よりも低くなる
ように、前記イオン打ち込みを行うことを特徴とする請
求項３２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３４】上記サイドウォールを除去する工程と、
上記溝の少なくとも底部及び側面部に浮遊ゲートを形成
する工程と、上記浮遊ゲート表面上に第２絶縁膜を介し
て制御ゲートを形成する工程とを、更に有することを特
徴とする請求項３２に記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項３５】表面に第１導電型領域を有する半導体基
板上にダミーゲートを形成する工程と、上記ダミーゲー
トをマスクとして用いて、上記半導体基板の上記ダミー
ゲートを挟んだ各表層部に一対の第２導電型のソース／
ドレイン拡散層を形成する工程と、上記ダミーゲートを
第１絶縁膜で埋め込む工程と、上記第１絶縁膜の一部
を、上記半導体基板表面を露出させることなく上記ダミ
ーゲートの上面が露出するように、除去する工程と、上
記ダミーゲートを除去する工程と、上記第１絶縁膜の上
面及び上記ダミーゲートを除去することにより上記第１
絶縁膜に形成された溝の内面に、シリコン窒化膜或いは
ポリシリコン膜を上記溝が完全に埋め込まれないように
堆積する工程と、上記第１絶縁膜と上記第１絶縁膜上及
び上記溝側面上の上記シリコン窒化膜或いは上記ポリシ
リコン膜とをマスクとし、上記溝底部に堆積した上記シ
リコン窒化膜或いは上記ポリシリコン膜は透過する程度
のエネルギーで第１導電型の不純物のイオン打ち込みを
行ない、上記半導体基板の上記一対の各ソース／ドレイ
ン領域間の表層部に上記第１導電型領域よりも不純物濃
度の高い高濃度不純物領域を形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項３６】前記ソース／ドレイン拡散層と前記高濃
度不純物領域の間の上記第１導電型領域の不純物濃度
が、前記高濃度不純物領域の不純物濃度よりも低くなる
ように、前記イオン打ち込みを行うことを特徴とする請
求項３５に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３７】上記シリコン窒化膜或いは上記ポリシリ
コン膜を除去する工程と、上記溝の少なくとも底部及び
側面部に浮遊ゲートを形成する工程と、上記浮遊ゲート
表面上に第２絶縁膜を介して制御ゲートを形成する工程
とを、更に有することを特徴とする請求項３５に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項３８】表面に第１導電型領域を有する半導体基
板上にダミーゲートを形成する工程と、上記ダミーゲー
トをマスクとして用いて、上記半導体基板の上記ダミー
ゲートを挟んだ各表層部に一対の第２導電型のソース／
ドレイン拡散層を形成する工程と、上記ダミーゲートを
第１絶縁膜で埋め込む工程と、上記第１絶縁膜の一部
を、上記半導体基板表面を露出させることなく上記ダミ
ーゲートの上面が露出するように、除去する工程と、上
記ダミーゲートを除去する工程と、上記第１絶縁膜の上
面及び上記ダミーゲートを除去することにより上記第１
絶縁膜に形成された溝の内面に、後に浮遊ゲートとなる
ポリシリコン膜を上記溝が完全に埋め込まれないように
堆積する工程と、少なくとも上記第１絶縁膜と上記溝側
面上の上記ポリシリコン膜とをマスクとし、上記溝底部
に堆積した上記ポリシリコン膜は透過する程度のエネル
ギーで第１導電型の不純物のイオン打ち込みを行ない、
上記半導体基板の上記一対の各ソース／ドレイン領域間
の表層部に上記第１導電型領域よりも不純物濃度の高い
高濃度不純物領域を形成する工程とを有することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項３９】前記ソース／ドレイン拡散層と前記高濃
度不純物領域の間の上記第１導電型領域の不純物濃度
が、前記高濃度不純物領域の不純物濃度よりも低くなる
ように、前記イオン打ち込みを行うことを特徴とする請
求項３８に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４０】上記第１絶縁膜上の上記ポリシリコン膜
の少なくとも一部を除去して、浮遊ゲートを形成する工
程と、上記浮遊ゲート表面上に第２絶縁膜を介して制御
ゲートを形成する工程とを、更に有することを特徴とす
る請求項３８に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項４１】半導体基板中に第１導電型のウェルを形
成する工程と、上記第１導電型のウェルの中にソース／
ドレインとなる一対の第２導電型の半導体領域を形成す
る工程と、上記半導体基板上に第１ゲート酸化膜を介し
て第１ゲートを形成する工程と、上記第１ゲートを覆う
第２絶縁膜を介して第２ゲートを形成する工程とを含む
不揮発性半導体記憶装置の製造方法において、上記一対
の半導体領域間のチャネル部分に、上記ウェルよりも濃
度の高い第１導電型の不純物領域を形成し、かつ、上記
不純物領域を上記半導体領域に接しないように形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項４２】前記半導体領域の形成と前記不純物領域
の形成とを、前記第１ゲートをマスクにして、前記半導
体基板に垂直方向から互いに逆方向に傾けた方向からの
各斜めイオン打ち込み法によって、それぞれ自己整合的
に行うことを特徴とする請求項４１に記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項４３】前記不純物領域を形成する斜めイオン打
ち込みの際にマスクとして用いるゲートを、ポリシリコ
ン膜の単層膜，ポリシリコン膜とシリコン酸化膜の積層
膜，ポリシリコン膜とシリコン窒化膜の積層膜或いはポ
リシリコン膜とシリコン酸化膜とシリコン窒化膜の積層
膜の何れかとすることを特徴とする請求項４１に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項４４】前記第１導電型がＰ型であり、前記第２
導電型がＮ型であることを特徴とする請求項２９乃至４
３の何れかに記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項４５】前記第１導電型がＮ型であり、前記第２
導電型がＰ型であることを特徴とする請求項２９乃至４
３の何れかに記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項４６】Ｐ型不純物としてホウ素イオン或いはフ
ッ化ホウ素イオンを用い、Ｎ型不純物として砒素を用い
ることを特徴とする請求項４４に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項４７】Ｎ型不純物としてリンを用い、Ｐ型不純
物としてホウ素イオン或いはフッ化ホウ素イオンを用い
ることを特徴とする請求項４５に記載の不揮発性半導体
記憶装置製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177928A JP2002368144A (ja) | 2001-06-13 | 2001-06-13 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/166,145 US6670671B2 (en) | 2001-06-13 | 2002-06-11 | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR1020020032812A KR20020094913A (ko) | 2001-06-13 | 2002-06-12 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| US10/701,497 US7195967B2 (en) | 2001-06-13 | 2003-11-06 | Nonvolatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177928A JP2002368144A (ja) | 2001-06-13 | 2001-06-13 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368144A true JP2002368144A (ja) | 2002-12-20 |
| JP2002368144A5 JP2002368144A5 (ja) | 2006-03-16 |
Family
ID=19018703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177928A Pending JP2002368144A (ja) | 2001-06-13 | 2001-06-13 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6670671B2 (ja) |
| JP (1) | JP2002368144A (ja) |
| KR (1) | KR20020094913A (ja) |
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- 2002-06-12 KR KR1020020032812A patent/KR20020094913A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020190306A1 (en) | 2002-12-19 |
| US20040102008A1 (en) | 2004-05-27 |
| US7195967B2 (en) | 2007-03-27 |
| US6670671B2 (en) | 2003-12-30 |
| KR20020094913A (ko) | 2002-12-18 |
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