KR100474472B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Abstract
제 1 도전형 우물(201)에 형성된 제 2 도전형 소스/드레인 확산층 영역(205); 반도체 기판(200) 상에 절연막(202)을 사이에 두고 형성된 부동게이트(203b); 질소첨가 산화규소막(210a)을 사이에 두고 부동게이트(203b) 위에 형성된 제어게이트(211a); 상기 반도체기판, 부동게이트, 제어게이트 사이에 절연막을 사이에 두고 형성된, 부동게이트 및 제어게이트와는 다른, 제 3 게이트(207a)로 구성되며, 상기 제 3 게이트는 부동게이트들 사이에 워드라인 및 채널과 수직인 방향으로 존재하는 갭에 채워지는 형태로 형성되고, 상기 제 3 게이트(207a)의 높이는 상기 부동게이트(203b)의 높이보다 낮게 형성되는 것을 특징으로 하는, 제 3 게이트를 갖는 반도체 집적회로장치가 개시된다. 상기의 반도체 집적회로장치는 메모리셀의 크기를 줄이고, 동작속도를 향상시키며, 프로그래밍/삭제 사이클 이후의 신뢰도를 향상시킨다.
Description
본 발명은 반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 특히 전기적 프로그래밍 및 기억삭제가 가능한 비휘발성 반도체 기억장치의 집적을 구현하고, 신뢰도를 개선하며, 저전압하에서 고속으로 작동시키는 기술에 관한 것이다.
전기적 프로그래밍 및 기억삭제가 가능한 비휘발성 반도체 기억장치 중에는 대량삭제(bulk erasing)가 가능한 소위 플래시 메모리(flash memory)가 잘 알려져 있다. 플래시 메모리는 이동성 및 충격저항성이 뛰어나고 전기적 대량삭제가 가능하다는 점에서 최근들어 휴대용 PC나 디지털 스틸 카메라(digital still camera) 등과 같은 디지털 개인사무용품의 파일(기억장치)용으로서의 수요가 급증하고 있다. 메모리셀(memory cell) 면적을 줄임으로써 비트 비용(bit cost)을 감소시키는 것은 시장확대에 있어서 중요한 요소이다. 그 예로써, 오요부츠리 등에 의해 발표된 논문(Ohyobutsuri-Gakkai, 65, No.11, 1114-1124, Japan Society of Applied Physics, Nov. 10, 1996)에서도 보여지듯 다양한 메모리셀 시스템들이 제안되어 왔다.
반면에, 일본특허 제2,694,618호(이하, 참고문헌 1 이라 칭함)에서는 삼층의 폴리실리콘 게이트들을 이용한 가상접지(virtual ground) 형태의 메모리셀에 관하여 기재하고 있다. 즉, 각각의 메모리셀은 반도체 영역과 반도체 기판의 우물(well)위에 형성된 세 종류의 게이트들로 구성된다. 세 종류의 게이트들이란 우물 위에 형성된 부동게이트, 부동게이트 위에 형성된 제어게이트 및 인접한 제어게이트와 부동게이트 사이에 형성된 삭제게이트를 말한다. 이 세 종류의 게이트들은 폴리실리콘으로 만들어지고, 절연막에 의하여 각각으로부터 격리되어 있으며, 부동게이트와 우물 역시 또다른 절연막에 의하여 서로 격리되어 있다. 제어게이트들은 워드라인(word line)을 형성하기 위하여 행방향(x축 방향)으로 서로 연결되어 있다. 열(column)방향의 피치감소를 위하여, 소스(source) 및 드레인(drain)의 확산층들이 인접 메모리셀과 확산층을 공유하며 가상접지형태로 열방향으로 형성되어 있다. 삭제게이트들은 채널과 워드라인(즉, 제어게이트)에 평행하게, 워드라인들 사이에 배열되어 있다.
참고문헌 1에 개시된 메모리셀을 프로그래밍 할 때에는, 워드라인과 드레인에 상호 독립적으로 양(+)의 전압을 인가하고, 우물, 소스 및 제어게이트는 제로(0) 전압을 유지하면, 드레인 근처의 채널 영역에서 열전자가 발생되고, 발생된 열전자는 부동게이트로 입사되어 메모리셀의 임계전압을 높여주게 된다. 삭제 시에는, 삭제게이트에 양의 전압을 인가하고, 워드라인, 소스 및 우물은 제로(0) 전압을 유지하면, 부동게이트로부터 방출된 전자가 삭게게이트로 입사하여 임계전압을 낮추어주게 된다.
또한, 일본공개특허공보 평9-321157호(이하, 참고문헌 2 라 칭함)에서는 분할게이트(split gate) 형태의 메모리셀에 관하여 개시하면서, 확산층과 부동게이트 사이의 중첩을 크게 하고, 부동게이트에 인가되는 것보다 높은 전압을 확산층에 인가하는 동시에 워드라인에도 낮은 전압을 인가함으로써 프로그래밍 단계에서의 열전자 발생 및 입사효율을 높이는 방법을 제안하고 있다.
또한, Technical Digest of International Electron Devices Meeting(1989), pp 603-606(이하, 참고문헌 3 이라 칭함)에서는 부동게이트의 전압을 제어하는 방법과 부동게이트와 제어게이트 이외의 제 3 의 게이트에 의하여 분할 채널을 제어하는 방법에 관하여 논의하고 있다.
그러나, 본 발명의 발명자들은 상기의 메모리셀들이 고밀도의 집적회로에 이용될 경우 몇 가지 문제점이 있다는 것을 발견하였다. 본 발명의 발명자들에 의해 파악된 문제점들은 다음과 같으며 이러한 내용은 이제까지는 특별히 밝혀지지 않아 왔다.
참고문헌 1에 개시된 종래기술에 따르면, 메모리셀은 제 3 게이트의 상부 표면이 부동게이트의 상부 표면보다 높게 형성된 구조로 되어 있다. 이러한 메모리셀 구조에서는 부동게이트 상단의 볼록부는 층간절연막을 사이에 두고 제 3 게이트와 마주하게 된다. 이 구조하에서 삭제공정을 수행하기 위하여 제 3 게이트에 전압이 인가되면, 부동게이트 상부 표면의 층간 절연막의 전계는 터널전류를 주로 그곳으로 통과시키기 위하여 부분적으로 강화된다. 따라서 주기적으로 삭제공정이 수행되면, 부동게이트 상부 표면 주위의 층간절연막이 열화되고, 부동게이트에 입사된 부하가 제 3 게이트로 누출되게 되어 데이터를 유지하기가 어렵게 된다. 전자들은 주기적 삭제공정과정에서 부동게이트 상부 표면 주위의 층간절연막 내에 갇히게 되고, 그에 따라 터널전류를 감소시키고 삭제속도를 저하시키게 된다.
참고문헌 1에 개시된 메모리셀은 채널 영역의 부분에 부동게이트가 없는 분할채널 형태의 메모리셀이다. 메모리셀의 분할 채널은 분할채널에 인가되는 제어게이트(워드라인)의 전압을 조절함으로써 제어된다. 따라서, 워드라인은 분할게이트 기능을 갖는다. 메모리셀에 데이터를 프로그래밍하는데 있어서는, 열전자 발생 및 입사효율을 높이는 것이 필요하다. 즉, 이러한 목적을 위해서는 부동게이트 전압을 증가시켜 채널 영역의 전계를 수직방향으로 확장하고, 분할게이트 전압을 낮추어 채널 영역의 전계를 수평방향으로 확장하는 것이 효과적이다. 그러나, 참고문헌 1에 개시된 메모리셀에 있어서는 분할게이트 전압은 워드라인 전압에 의하여 제어되기 때문에 부동게이트 전압과 분할게이트 전압이 각각 독립적으로 제어될 수 없다. 다시 말해서, 부동게이트 전압과 분할게이트 전압이 모두 워드라인 전압에 의하여 제어되어야 하므로, 전자발생과 입사효율을 동시에 높일 수는 없게 된다. 따라서, 데이터 프로그래밍에 있어서 입사전류와 비교하여 상당히 큰 채널전류가 흐르게 되고, 빠른 프로그래밍 속도를 얻을 수 없기 때문에 다수의 메모리셀을 동시에 프로그래밍할 수 없게 된다.
앞에서 언급한 참고문헌 2는 분할채널 형태의 메모리셀에서 열전자의 발생과 입사효율을 동시에 높일 수 있는 방법을 제시하고 있으나, 제시된 방법에는 메모리셀의 크기의 감소 때문에 확산층과 부동게이트간의 중첩을 이루기가 힘들다는 문제점이 있다.
또한, 앞에서 언급한 참고문헌 3은 워드라인에 의하여 부동게이트 전압을 제어하고, 부동게이트나 제어게이트가 아닌 제 3 게이트에 의하여 분할채널을 제어하는 방법을 제안하고 있으나 제안된 방법에서는 메모리셀의 크기의 감소에 대하여는 전혀 고려하고 있지 않다.
도 1 은 본 발명의 실시예 1에 따른 반도체 집적회로장치를 보여주는 부분 평면도이다.
도 2A, 2B 및 2C 는 각각 도 1의 A-A', B-B' 및 C-C' 선을 따른 단면을 보여주고 있는 단면도이다.
도 3A, 3B, 3C, 3D, 3E 는 본 발명의 실시예 1에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 4A, 4B, 4C, 4D 는 도 3에 이어지는 본 발명의 실시예 1에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 5A, 5B, 5C, 5D, 5E는 도 4에 이어지는 본 발명의 실시예 1에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 6 은 프로그래밍/삭제 사이클이 반복진행됨에 따른 프로그래밍/삭제 사이클과 그 해당 임계전압과의 관계를 도시한 그래프이다.
도 7 은 106의 프로그래밍/삭제 사이클이 진행된 후, 그대로 놓아둔 상태에서의 임계전압의 변화를 측정한 결과를 도시한 그래프이다.
도 8 은 일정 사이클 경과 후, 삭제동작이 끝나갈 무렵의, 부동게이트의 상부표면과 제 3 게이트의 상부 표면의 높이 차이에 따른 제어게이트와 제 3 게이트의 전압 차이를 비교하여 보여주는 그래프이다.
도 9A, 9B, 9C 는 본 발명의 실시예 2에 따른 반도체 집적회로의 제조공정의 각 단계를 보여주는 단면도이다.
도 10A, 10B, 10C, 10C 는 본 발명의 실시예 3에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 11A, 11B 는 본 발명의 실시예 3에 따른 반도체 집적회로장치의 또다른 제조공정의 각 단계를 보여주는 단면도이다.
도 12A, 12B, 12C 는 본 발명의 실시예 4에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 13A, 13B 는 도 12에 이어지는 본 발명의 실시예 4에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이고, 도 13C는 도 13B의 C부근을 부분적으로 확대하여 보여주는 단면도이고, 도 13D는 비교를 위하여 확대한 도면이다.
도 14A, 14B, 14C 는 본 발명의 실시예 4에 따른 반도체 집적회로장치의 또다른 제조공정의 각 단계를 보여주는 단면도이다.
도 15A, 15B, 15C 는 본 발명의 실시예 5에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 16A, 16B, 16C 는 본 발명의 실시예 6에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 17A, 17B 는 도 16에 이어지는 본 발명의 실시예 6에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 18A, 18B, 18C, 18D 는 본 발명의 실시예 7에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 19A, 19B, 19C, 19D 는 도 18에 이어지는 본 발명의 실시예 7에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 20A, 20B, 20C, 20D 는 도 19에 이어지는 본 발명의 실시예 7에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 21A, 21B, 21C, 21D 는 본 발명의 실시예 8에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 22A, 22B, 22C, 22D 는 본 발명의 실시예 9에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
도 23A, 23B, 23C 는 도 22에 이어지는 본 발명의 실시예 9에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
도 24A, 24B, 24C 는 도 23에 이어지는 본 발명의 실시예 9에 따른 반도체 집적회로장치의 제조공정의 추가단계를 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
200, 300, 400 : 반도체 기판(실리콘 기판)
201, 301, 401 : 우물
202, 302, 403 : 절연막(게이트 산화막)
402 : 격리막
203, 203a, 203b, 209, 209a, 307, 307a, 307b, 308, 308a, 308b, 311, 311a, 404, 404a : 부동게이트 폴리실리콘막
204, 204a : 질화규소막
205, 305, 405 : 확산층 영역
206, 206a, 216b, 306, 406 : 질소첨가 산화규소막
207, 207a, 212, 212a, 214, 214', 214a, 214a', 214b, 216, 216a, 216b, 218, 218a, 218b, 219, 219a, 219b, 303, 303a, 410, 410a : 제3게이트로 동작하는 폴리실리콘막
208, 208a, 217, 217a, 217b, 217c, 220, 304, 304a : 산화규소막
210, 210a, 309, 309a, 408 : 질소첨가 산화규소막
211, 211a, 310, 409 : 폴리메탈막
211a, 310a, 409a : 워드라인
본 발명의 목적은 개선된 신뢰도와 고속의 프로그래밍 및 삭제 속도를 갖는 반도체 집적회로장치 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적 및 본 발명의 다른 목적들과 새로운 특징들은 이후에 개시되는 본 명세서의 내용 및 첨부도면에 명백하게 나타나 있다.
본 발명에 따른 반도체 집적회로장치의 제조방법은, 실리콘 기판에, 예로써, p-형(제 1 도전형) 우물을 형성하는 단계와; 상기 기판위에 제 1 절연막을 사이에 두고 부동게이트 패턴(제 1 패턴)을 형성하는 단계와; 소스 및 드레인으로 동작할 n-형 반도체 영역을 더 형성하는 단계와; 제 1 패턴을 덮는 제 2 절연막을 형성하는 단계와; 제 1 패턴에 형성된 갭(gap)에 제 3 게이트를 형성하되 제 3 게이트의 상부 표면의 높이가 제 1 패턴의 상부 표면보다 낮게 형성하는 단계; 및 제어게이트를 형성하는 단계로 구성되어진다.
제 3 게이트는 다음의 세 가지 방법 중의 하나에 의하여 형성될 수 있다: 첫째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 건식식각(dry etching)하거나; 둘째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 이어서 화학기계연마(chemical mechanical polishing;CMP)를 통하여 그 폴리실리콘막을 연마한 후 건식식각하거나; 셋째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, CMP를 통하여 그 폴리실리콘막을 연마하고, 이어서 그 폴리실리콘막의 표면을 산화시킨 후, 그 산화된 부분을 선택적으로 제거한다.
제 3 게이트는 또한 다음의 세 가지 방법 중의 하나에 의하여서 형성될 수도 있다: 넷째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 그 감광막을 건식식각하거나; 다섯째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후 그 폴리실리콘막을 CMP로 연마하고, 이어서 갭을 채우도록 감광막을 형성한 후, 그 감광막과 폴리실리콘막을 건식식각하거나; 여섯째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 형성하고, 이어서 그 산화규소막과 폴리실리콘막을 CMP로 연마하고, 갭 안의 산화규소막을 선택적으로 제거한 후, 갭을 채우도록 감광막을 형성하고, 그 감광막과 폴리실리콘막을 건식식각한다.
상기 네 번째 방법 내지 여섯 번째 방법에 있어서, 식각조건은 감광막과 폴리실리콘막이 실질적으로 동일한 속도로 식각될 수 있도록 선택될 수 있다.
제 3 게이트는 또한 다음의 방법에 의하여서 형성될 수도 있다: 일곱째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막 위에 산화규소막을 형성하여 그 산화규소막과 폴리실리콘막을 CMP로 연마한 후, 이어서 그 폴리실리콘막을 건식식각하고 그 산화규소막을 제거한다.
상기 네 번째 방법 내지 일곱 번째 방법에 있어서, 폴리실리콘막의 두께는 부동게이트로 동작할 제 1 패턴의 두께보다 작게 형성된다.
또한, 본 발명에 따른 제조방법은, 실리콘 기판에, 예로써, p-형(제 1 도전형) 우물을 형성하는 단계와; 상기 실리콘 기판 위에 제 2 절연막을 사이에 두고 제 3 게이트를 형성하는 단계와; 소스 및 드레인으로 동작할 n-형(제 2 도전형) 반도체 영역을 우물에 형성하는 단계와; 제 3 게이트를 덮는 제 1 절연막을 형성하는 단계와; 제 3 게이트들 사이에 형성된 갭에 부동게이트로 동작할 제 1 패턴을 형성하되 제 3 게이트의 상부 표면의 높이가 부동게이트로 동작하는 제 1 패턴의 상부 표면보다 낮게 형성하는 단계; 및 제어게이트를 형성하는 단계로 구성될 수도 있다.
제 1 패턴은 다음의 다섯 가지 방법 중의 하나에 의하여 형성될 수 있다: 첫째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 건식식각(dry etching)하거나; 둘째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, CMP를 통하여 그 폴리실리콘막을 연마한 후 건식식각하거나; 셋째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, CMP를 통하여 그 폴리실리콘막을 연마하거나; 넷째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 이어서 그 감광막과 폴리실리콘막을 건식식각하거나; 다섯째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 증착하고, 이어서 그 산화규소막과 폴리실리콘막을 CMP로 연마한다.
앞서의 방법들에서 제 3 게이트는 부동게이트와 자체정렬되도록 형성되고, 부동게이트 또한 제 3 게이트와 자체정렬되도록 형성된다.
본 발명에 따른 반도체 집적회로장치는, 반도체 기판의 주표면 상에 형성된 제 1 도전형 우물과; 우물에 형성된 제 2 도전형 반도체 영역과; 제 1 절연막을 사이에 두고 반도체 기판 위에 형성된 제 1 게이트와; 제 2 절연막을 사이에 두고 제 1 게이트 위에 형성된 제 2 게이트; 및 제 1 게이트 사이에 제 3 절연막을 사이에 두고 형성된 제 3 게이트를 포함하여 구성된다. 여기서, 제 1 게이트들 사이의 갭을 채우도록 형성되는 제 3 게이트는 제 3 게이트의 상부 표면의 높이가 제 1 게이트의 상부 표면의 높이보다 낮게 되도록 형성된다.
이 경우, 제 3 게이트는 삭제게이트를 제어하거나 또는 분할 채널들을 제어하는 기능을 갖는 게이트로 형성되거나, 또는 그 두 기능을 모두 갖는 게이트로 형성될 수 있다.
제 3 절연막은 질소가 첨가된 산화규소막으로 이루어질 수 있다.
이하, 본 발명의 실시예들과 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
본 발명의 여러 실시예들을 보여주고 있는 도면들에서 동일한 기능을 갖는 요소들에 대해서는 동일한 도면부호를 사용하였으며, 그들에 대한 반복 설명은 생략하기로 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 집적회로장치를 보여주는 부분 평면도이고, 도 2의 A,B 및 C는 각각 도 1의 A-A', B-B' 및 C-C' 선을 따른 단면을 보여주고 있는 단면도이다. 도 1에서는 도면의 이해를 쉽게 하기 위해서, 각 요소들마다 빗금으로 구별하였고 일부 요소들은 생략하고 도시하지 않았다.
본 발명의 실시예 1에 따른 반도체 집적회로장치는 소위 "플래시 메모리" 형태의 메모리셀들로 구성되는데, 이는 반도체 기판(200)의 주표면 위에 형성된 우물(201)에 형성된 소스/드레인 확산층(205)과, 제 1 게이트(203b: 부동게이트), 제 2 게이트(211a: 제어게이트), 및 제 3 게이트(207a)를 포함하여 구성되며, 각 메모리셀의 제어게이트(211a: 제 2 게이트)들은 워드라인(WL: word line)을 형성하기 위해 행방향(x축 방향)으로 서로 연결되어 있다.
부동게이트(203b: 제 1 게이트)와 우물(201)은 게이트 절연막(202: 제 1 절연막)에 의하여 서로 격리되어 있고; 부동게이트(203b)와 제 3 게이트(207a)는 절연막(206a: 제 3 절연막)에 의하여 서로 격리되어 있고; 부동게이트(203b)와 워드라인(211a: 제어게이트)은 절연막(210a: 제 2 절연막)에 의하여 서로 격리되어 있으며; 제 3 게이트(207a)와 워드라인(211a)은 절연막(208a)에 의하여 서로 격리되어 있다.
소스/드레인 확산층(205)은 워드라인(211a)이 연장된 방향(x축 방향)에 수직인 방향(y축 방향)으로 연장되어 형성되며 열방향(y축 방향)의 메모리셀들의 소스/드레인들을 연결함으로써 국부소스(local source)라인과 국부데이터 라인의 기능을 하게 된다. 즉, 본 발명의 실시예 1에 따른 반도체 집적회로장치는 각 메모리셀에 접촉홀(contact hole)이 없는, 소위 "비접촉형(contactless type)"의 배열로 구성된다. 채널들은 확산층(205)에 수직인 방향(x축 방향)으로 형성된다.
제 3 게이트(207a)의 양 측단은 절연막(206a)을 사이에 두고 부동게이트(203b)의 양 측단과 마주하게 되며, 이들은 각각 워드라인(211a)과 채널에 대하여 수직이다.
제 3 게이트(207a)는 워드라인(211a)과 채널에 수직인 방향(y축 방향)으로 늘어선 부동게이트(203b)들 사이에 형성된 갭을 채우는 형태로 구성된다. 또한, 부동게이트(203b)들과 제 3 게이트(207a)들은 서로 대칭되는 형태로 형성된다.
본 발명의 실시예 1에서는, 앞서 부동게이트와 제 3 게이트가 서로 대칭되는 형태로 형성되는 것에 반하여, 소스/드레인을 형성하는 한 쌍의 확산층(205)은 부동게이트 패턴(203b)과 서로 비대칭적인 위치에 형성되며, 그 중 하나의 확산층은 부동게이트와 중첩되지 않는 오프셋 구조를 갖는다. 본 발명의 실시예 1에서 제 3 게이트(207a)의 일부는 확산층(205)과 서로 중첩되어, 제 3 게이트(207a) 하부의 우물에 채널이 형성되며, 이에 따라 제 3 게이트(207a)는 삭제게이트로서의 기능뿐만 아니라 그 아래에 형성된 채널을 제어하는 게이트로서의 기능도 수행하게 된다.
다시 말해서, 프로그래밍 단계에는, 예를 들면, 12V 정도의 높은 전압이 제어게이트에 인가되고, 2V 정도의 낮은 전압이 제 3 게이트에 인가되며, 드레인에는 5V 정도의 전압이 인가되는 반면에 소스와 우물은 제로(0) 전압으로 유지되어, 제 3 게이트(207a) 하부의 우물에 채널이 형성되고, 소스측의 부동게이트 측면에 위치한 채널에서 열전자가 발생되어 부동게이트로 입사하게 된다. 즉, 제 3 게이트(207a)는 그 아래에 형성된 채널을 제어하는 게이트로서의 기능을 수행하게 된다. 본 발명에 따른 메모리셀은 기존의 NOR 형태의 플래시 메모리셀과 비교하여 열전자의 발생과 입사효율을 개선할 수 있으며, 작은 채널 전류를 갖는 영역에서도 프로그래밍을 수행할 수 있다. 따라서, 종래기술에서 사용되던 것과 같은 레벨의 전류구동성을 갖는 내부전압공급기를 사용하여 킬로바이트 단위 내지는 그 이상의 용량의 다수의 메모리셀들의 병렬 프로그래밍 작업을 수행할 수 있다.
삭제 단계에는, 예를 들면, -13.5V 정도의 큰 음(-)의 전압이 워드라인에 인가되고, 3.5V 정도의 낮은 양(+)전압이 제 3 게이트에 인가되어, 터널전류가 부동게이트로부터 제 3 게이트로 흐르게 되고 이에 따라 부동게이트에 입사된 전자들이 방출된다. 즉, 제 3 게이트(207a)는 삭제게이트로서의 기능도 역시 수행하게 된다. 본 발명의 실시예 1에서, 제 3 게이트(207a)의 상부표면은 부동게이트(203b)의 상부표면보다 낮게 형성되어, 삭제동작이 진행되는 동안 부동게이트 상단에서의 국부적 전계 증가를 방지하며, 프로그래밍 사이클의 반복에 따른 층간절연막(206a)의 열화를 억제하여 메모리셀의 신뢰도를 향상시킨다.
이러한 구성에서는, 비록 부동게이트(203b)와 제어게이트(211a) 외에 제 3 게이트(207a)가 더 있다고 하더라도, 워드라인(WL) 방향(x축 방향)이나 국부데이터라인 방향(y축 방향)의 피치(pitch)는 최소특성크기(minimum feature size)의 두 배 정도의 크기로 구성될 수 있다. 따라서, 크로스-포인트(cross-point) 형태의 배열에서 메모리셀의 면적은 최소 4F2(F: 최소특성크기)으로 축소될 수 있다.
도 3 내지 도 5는 본 발명의 실시예 1에 따른 반도체 집적회로장치의 제조공정의 각 단계를 보여주는 단면도이다.
먼저, 반도체 기판(200)에 p형(제 1 도전형) 우물(201)을 형성하고, 열산화 등의 방법으로 우물(201) 위에 약 12nm의 두께로 게이트 절연막(202: 제 1 절연막)을 형성한다[도 3A].
이어서, 부동게이트(203b)로 동작할 인(P)이 첨가된 폴리실리콘막(203)을 증착하고, 이어서 질화규소막(204)을 증착한다[도 3(b)]. 폴리실리콘막(203)과 질화규소막(204)의 증착은 화학증기증착(CVD: chemical vapor deposition)등의 방법으로 수행될 수 있다.
이어서, 상기 질화규소막(204)과 폴리실리콘막(203)에 리소그래피와 건식식각 공정을 통하여 패턴을 형성한다. 패터닝 공정을 통하여 질화규소막(204)과 폴리실리콘막(203)은 각각 질화규소막(204a)들과 폴리실리콘막(203a)들을 형성하게 된다[도 3(c)]. 질화규소막(204a)들과 폴리실리콘막(203a)들은 패터닝 공정에 의하여 줄무늬로 형성되어 y축 방향으로 연장되게 형성된다.
이어서, 메모리셀의 소스/드레인으로 동작할 확산층(205)을 형성하기 위해서 경사이온주입법(tilted ion implantation)을 통하여 우물(201)에 비소(As) 이온을 주입한다[도 3D]. 확산층(205)은 메모리셀의 소스라인과 데이터라인의 기능을 수행한다. 이온주입공정에서, 질화규소막(204a)들과 폴리실리콘막(203a)들이 차단막(mask)으로 작용하므로, 확산층(205)은 폴리실리콘막(203a)에 자체적으로 정렬되도록 형성된다. 질화규소막(204a)들과 폴리실리콘막(203a)들이 y축 방향으로 연장된 줄무늬로 형성되어 있으므로, 확산층(205)들도 역시 y축 방향으로 연장되게 형성된다. 경사이온주입법을 통하여 확산층이 형성되기 때문에, 주입되는 이온들은 질화규소막(204a)들과 폴리실리콘막(203a)들에 의하여 차폐되고, 이에 따라 확산층들(205)은 인접한 폴리실리콘막(203a)들 사이의 전 영역에 형성되지는 못한다. 즉, 이온들이 경사진 방향으로 주입되기 때문에 확산층(205)의 일부는 폴리실리콘막(203a)의 하부에 형성되고, 앞서 말한 바와 같이, 제 3 게이트(207a)의 일부와 확산층(205)의 일부가 서로 중첩되게 형성되어, 제 3 게이트(207a)의 하부 우물(201)에 채널이 형성되게 된다.
식각단계에서 식각되는 요소들(즉, 질화규소막(204a)과 폴리실리콘막(203a))은 금속막이나 금속화합물을 함유하고 있지 않으므로, 식각단계에 이어지는 세척단계에서 용존금속이 발생하지 않으며, 그 결과 식각된 요소의 벽에 용존금속이 다시 증착되는 경우가 발생하지 않는다. 따라서, 산화규소막(206)에는 금속(불순물)이 포함되어 있지 않으므로, 다음 단계에서 자세히 설명되겠지만, 산화규소막(206)의 결함이 최소로 억제되며 신뢰도를 향상시킬 수 있다.
이어서, 부동게이트(203b)를 제 3 게이트(207a)로부터 격리시키기 위한 산화규소막(206)을 다음의 공정을 따라 형성한다.
먼저, 저압화학증기증착법(LPCVD: low pressure CVD)을 이용하여 산화규소막을 약 10.5nm의 두께로 증착한다[도 3E]. 이어서, 상기 산화규소막(206)에 질소를 첨가하기 위하여 산화규소막을 암모니아 환경에서 어닐링(annealing)한다. 그 이후, 암모니아 환경에서의 어닐링 과정에서 산화규소막에 첨가된 수소를 제거하기 위해서, 상기 질소가 첨가된 산화규소막(206)에 대하여 습식산화공정을 수행한다.
상기의 공정에 의하여 형성된 산화규소막(206)은 전하의 트래핑이 작고, 프로그래밍/삭제 동작에 있어 높은 내구성을 갖는다. 즉, 산화규소막(206)에 전하가 갇히게 되면, 갇힌 전하는 편향되지 않은 상태로 제 3 게이트에 전달되고, 이렇게 전달되는 전자의 수가 많을수록 전자보유능력의 열화가 야기될 가능성이 높아진다. 이렇게 전달되는 전자의 수는 트랩(trap)의 밀도에 비례하므로, 산화규소막(206)에서의 전하 트래핑이 커지면, 전자보유능력의 열화가 야기될 가능성이 높아지게 된다. 그러나, 본 발명의 실시예 1에서는 막에서의 전하 트래핑이 억제되므로, 전자보유능력의 열화가 억제되고, 이에 따라 프로그래밍/삭제 동작에 있어서 높은 내구성을 얻을 수 있다. 또한, 앞에서 언급한 바와 같이, 상기 산화규소막(206)에는 금속불순물이 포함되어 있지 않다.
이어서, 제 3 게이트(207a)로 동작할 인(P)이 첨가된 폴리실리콘막(207)을 부동게이트 패턴(203a)의 갭을 완전히 채우도록 증착한다[도 4A]. 폴리실리콘막의 증착은 CVD 등의 방법으로 수행될 수 있다.
이어서, 이방성 건식식각 등의 방법으로 폴리실리콘막(207)을 다시 식각하여, 부동게이트 패턴(203a) 사이의 갭에 제 3 게이트(207a)를 일정 두께가 되도록 형성한다[도 4(b)]. 이 때, 식각 이후에 갭에 잔존하는 폴리실리콘막(207a: 제 3 게이트)의 두께는 부동게이트 폴리실리콘(203a)의 두께보다 작게 한다. 이와 같이 제 3 게이트(207a)의 두께를 부동게이트(203a)의 두께보다 작게 형성함으로써, 부동게이트 폴리실리콘(203a)과 제 3 게이트(207a)를 격리시키는 절연막(206a)의 신뢰도를 향상시킬 수 있으며, 이로부터, 앞서 말한 바와 같이, 전자보유능력의 열화를 감소시킬 수 있다.
이어서, 산화규소막(208)을 부동게이트 패턴(203a)의 갭을 완전히 채우도록 증착한다[도 4C]. 산화규소막의 증착은 CVD 등의 방법으로 수행될 수 있다.
이어서, 화학기계연마(CMP) 등을 통하여 질화규소막(204a)이 노출될 때까지 산화규소막(208)을 연마한다[도 4D].
이어서, 고온의 인산수용액을 사용하여 질화규소막(204b)을 제거하여 폴리실리콘(203a)의 표면을 노출시킨다[도 5A]. 이어서, 인(P)이 첨가된 폴리실리콘막(209)을 증착하고[도 5B], 폴리실리콘막(209)이 폴리실리콘막(209a)을 형성하도록 이방성 건식식각 공정을 수행한다[도 5C]. 상기 폴리실리콘막(209a)은 폴리실리콘(203a)과 전기적으로 연결되어 있으며, 이 두 층의 폴리실리콘들이 부동게이트를 형성한다. 상기 폴리실리콘(209a)은 부동게이트의 표면적을 효과적으로 증가시킴으로써, 메모리셀의 결합율(coupling ratio)을 증가시키고, 나아가 프로그래밍/삭제 동작 시의 내부동작전압을 감소시킬 수 있다.
이어서, 부동게이트를 워드라인으로부터 격리하기 위한 질소첨가 산화규소막(210: 막두께 10.5nm 정도)이 도 3E에서와 같은 방법으로 형성된다[도 5D].
이어서, 폴리실리콘막, 질화텅스텐막, 및 텅스텐막이 적층된, 소위 폴리메탈막을 증착하고 리소그래피와 건식식각 공정을 통하여 패턴을 형성함으로써 워드라인(211a)을 형성한다. 패터닝 공정은 워드라인(211a)이 x축 방향으로 연장되도록, 즉 확산층(205)과 제 3 게이트(207a)가 연장된 방향(y축 방향)과 수직인 방향으로 연장되어 형성되도록 진행된다.
또한, 산화규소막(210)과 폴리실리콘막들(209a 및 203a)을 식각하여 부동게이트를 완성한다(산화규소막(210)은 산화규소막(210a)으로 형성되고 폴리실리콘막들(209a 및 203a)은 각각 폴리실리콘막들(209b 및 203b)로 형성된다.)[도 5E]. 식각단계에서 산화규소막(210)을 식각할 때에는 산화규소막만이 식각되는 조건하에서 식각을 수행한다. 반면에, 폴리실리콘막들(209b 및 203b)을 식각할 때에는 실리콘은 식각되지만 산화규소막은 식각되지 않는 식각조건을 선택하여 식각을 수행하여, 산화규소막으로 형성된 절연막(208a)이 식각보호막으로 작용되게 함으로써, 절연막(208a) 하부의 제 3 게이트(207a)가 식각되지 않도록 한다. 다시 말해서, 부동게이트(203b)는 식각을 통해 x축 및 y축의 양방향으로 모두 구획되어 섬(island) 형태의 부동게이트를 형성하는 반면에, 제 3 게이트는 y축 방향으로 연장된 줄무늬 형태를 유지하게 된다.
이어서, 금속간 절연막을 형성하고 접촉홀을 형성하여 워드라인(211a), 소스/드레인 확산층(205), 우물(201), 및 제 3 게이트(207a)와 연결하고, 그 위에 금속층을 증착하고 패턴을 형성하여 배선(wiring)을 형성함으로써 메모리셀을 완성한다. 이 공정은 도면에서는 생략되었다.
도 6은 앞에서 설명된 공정을 거쳐 제조된 메모리셀에서 프로그래밍/삭제 사이클이 반복진행됨에 따른 프로그래밍/삭제 사이클과 그 해당 임계전압과의 관계를 도시한 그래프이다. 상기 그래프에서는 또한, 종래기술과의 비교를 위해, 참고문헌 1에 개시된 방법에 의하여 제조된 메모리셀에 대한 데이터도 함께 보여주고 있다.
종래기술에서는, 프로그래밍/삭제 사이클이 대략 104 회를 넘어섬에 따라 삭제속도가 떨어지게 되며, 임계전압의 폭이 좁아지게 되는데 그 이유는 다음과 같이 추정된다.
즉, 종래기술에서는 부동게이트의 상부표면이 제 3 게이트의 상부표면보다 낮은 위치에 형성될 수 있다. 이러한 구조의 메모리셀의 제 3 게이트에 삭제전압이 인가되면, 부동게이트 상부표면의 볼록부에 전력선이 집중되고, 부동게이트 측면의 편평한 부분과 비교하여, 이 볼록부들에서 폴리실리콘간의 절연을 담당하는 층간절연막의 전계가 증가하게 된다. 이에 따라, 터널전류는 부동게이트 상부표면의 볼록부만을 통하여 흐르게 되고, 그 결과 볼록부와 접촉하고 있는 부분의 층간 절연막이 프로그래밍/삭제 사이클이 많이 진행되지 않더라도 쉽게 열화되며, 전자들이 여기에 갇히게 된다. 상기와 같은 전자 트래핑에 의하여 층간 절연막에 인가되는 전계가 실질적으로 감소하게 되어, 삭제속도가 떨어지게 되며 임계전압창(threshold voltage window)이 좁아지게 된다.
반면에, 본 발명의 실시예 1에 따른 메모리셀에서는 프로그래밍/삭제 사이클이 106 회를 넘어서는 경우에도 임계전압창의 변화가 거의 나타나지 않는데, 그 이유는 부동게이트(209a) 상부표면의 볼록부가 두꺼운 산화막(208a)과 접촉하고 있어, 삭제동작 시, 전자방출이 부동게이트(203b) 양 측면의 편평한 부분을 통하여 이루어지기 때문이다.
도 7은 본 발명의 실시예 1에 따른 메모리셀에서 106의 프로그래밍/삭제 사이클이 진행된 후, 그대로 놓아둔 상태에서의 임계전압의 변화를 측정한 결과를 도시한 그래프이다. 앞의 그래프에서와 마찬가지로, 종래기술에서의 측정데이터도 함께 보여주고 있다.
종래기술에서는 방치시간이 길어짐에 따라 임계전압이 크게 낮아지는 현상을 볼 수 있는데 반하여, 본 발명의 실시예 1에서는 임계전압의 강하가 관찰되지 않는데 그 이유는, 본 발명의 실시예 1에 따른 메모리셀의 경우 종래기술에 따른 메모리셀보다 폴리실리콘간의 층간절연막의 열화가 적어, 부동게이트에 입사된 전자가 제 3 게이트로 누출되는 것이 억제되기 때문이다.
부동게이트 상부표면의 위치보다 제 3 게이트 상부표면의 위치를 낮게 형성하는 것은 또한 동작전압을 감소하는데 있어서도 효과적이다.
도 8은 일정 사이클 경과 후, 삭제동작이 끝나갈 무렵, 부동게이트의 상부표면과 제 3 게이트의 상부 표면의 높이 차이에 따른 제어게이트와 제 3 게이트의 전압 차이를 비교하여 보여주는 그래프이다. 상기 그래프에서 부동게이트의 두께는 일정하며, 제 3 게이트의 상부 표면이 부동게이트의 상부표면보다 높은 경우에는 높이 차이를 양(+)으로, 제 3 게이트의 상부 표면이 부동게이트의 상부표면보다 낮은 경우에는 높이 차이를 음(-)으로 표시하였다. 도 8을 살펴보면, 제 3 게이트의 상부 표면을 부동게이트의 상부표면보다 낮추어 줌으로써 제어게이트와 제 3 게이트간의 전압을 낮출 수 있고 동작전압을 감소시킬 수 있다는 것을 알 수 있다.
제 3 게이트의 상부 표면이 부동게이트의 상부표면보다 높은 경우에는, 워드라인과 제 3 게이트 사이에서 회로의 단락(short circuit)이 발생하여 메모리셀이 정상적으로 동작하지 못하게 되는 경우를 야기할 수 있으며, 이를 억제하기 위해서는 제 3 게이트의 상부 표면을 부동게이트의 상부표면보다 낮은 위치에 형성하여야 한다.
상기의 방법으로 제조된 메모리셀은, 비록 부동게이트와 제어게이트 외에 제 3 게이트를 더 포함하여 구성되기는 하지만, 워드라인 방향이나 국부데이터라인 방향의 피치가 각각의 최소특성크기(F)의 두 배 정도의 크기로 구성될 수 있으므로 메모리셀의 면적은 4F2으로 축소될 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 2에 따른 공정에서 실시예 1에 따른 공정과 다른 점을 살펴보면, 실시예 2에 따른 공정에서는 실시예 1에 비하여 제 3 게이트로 동작하는 폴리실리콘막의 증착두께가 낮고, 폴리실리콘막의 증착 이후에 형성된 부동게이트 패턴의 갭을 채우기 위하여 증착된 폴리실리콘 위에 감광물질을 도포하고, 이 감광물질과 제 3 게이트로 동작하는 폴리실리콘을 거의 같은 속도로 다시 식각하여 부동게이트 패턴의 갭에 폴리실리콘만이 남아있게 한다는 점에서 그 차이가 있다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
이하, 본 발명의 실시예 2에 따른 제조공정을 설명하기로 한다. 먼저, 우물(201), 게이트산화막(202), 부동게이트 패턴(203a 및 204a), 확산층(205), 및 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(206)이 실시예 1의 도 3의 A ~ E에서 설명된 것과 동일한 방법으로 형성된다(도 9에서는 이에 대한 도면은 생략하였다.).
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 채우지 않는 정도로 제 3 게이트로 동작할 인(P)첨가 폴리실리콘막(212)을 그 위에 증착시킨다[도 9(a)]. 폴리실리콘막(212)의 두께는 대략 메모리셀이 완성된 후의 제 3 게이트의 두께에 해당하는 정도로 형성한다.
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 완전히 채우도록 감광물질(213)을 도포한다[도 9B]. 이어서, 이 감광물질(213)과 폴리실리콘막(212)을 거의 같은 속도로 다시 식각하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 폴리실리콘막(212)만이 일정 두께로 남아있게 한다(이에 의해, 폴리실리콘막(212)은 폴리실리콘막(212a)으로 된다.)[도 9C]. 감광물질을 완전히 제거하는 데 요구되는 시간을 식각종점(etching end point)으로 정의한다.
이어서, 그 위에 산화규소막(208a), 제 2 층으로서의 부동게이트 폴리실리콘막(209a), 질소첨가 산화규소막(210), 및 폴리메탈막으로 이루어진 워드라인(211a)을 실시예 1의 도 4의 C ~ 도 5의 E에서 설명된 것과 동일한 방법으로 형성하여 메모리셀을 완성한다.
본 실시예에 따라 제조된 메모리셀은 실시예 1과 비교하여 제 3 게이트(212a)의 두께의 편차를 줄여줄 수 있다. 다시 말해서, 폴리실리콘막(212)을 막의 형태로 형성하고, 그 막의 두께를 제 3 게이트의 두께에 해당하는 정도로 형성함으로써, 막의 두께를 조절하기가 용이하다. 본 발명의 실시예 2에서는 유동성이 좋은 감광물질(213)을 도포함으로써, 재식각 시점에서의 감광물질(213) 표면의 평탄성을 개선할 수 있고, 그 결과 재식각 공정이 끝난 후의 제 3 게이트의 편평도를 향상시킬 수 있다. 또한 본 발명의 실시예 2에서는, 감광물질(213)로부터의 플라즈마 방출세기를 모니터링하여 재식각이 끝나는 시점을 쉽게 감지할 수 있어, 제 3 게이트의 두께를 조절하기가 용이하다. 게다가, 본 발명의 실시예 2에서는 감광물질(213)을 사용함으로써 갭에서의 기포형성을 방지하기 때문에, 재식각 공정의 조절이 용이하고 아울러 제 3 게이트의 두께를 조절하기가 용이하다. 반면에 실시예 1에서는, 재식각 공정을 수행하는 시간을 조절함으로써 제 3 게이트를 형성하기 때문에, 실시예 2에 비하여 그 두께를 조절하기가 훨씬 어렵게 된다. 결과적으로, 실시예 2에서는 메모리셀들간의 결합율(coupling ratio)의 차이가 적고, 프로그래밍/삭제 시간이 일정하게 유지되기가 용이하다.
실시예 1과 마찬가지로 실시예 2에 있어서도, 종래기술과 비교하여, 프로그래밍/삭제 동작의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 3
도 10은 본 발명의 실시예 3에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 3에 따른 공정에서 실시예 2에 따른 공정과 다른 점을 살펴보면, 제 3 게이트로 동작할 폴리실리콘막을 증착한 후, 감광물질을 도포하고 재식각하기 이전에, 부동게이트 패턴 상의 폴리실리콘막을 화학기계연마(CMP) 공정을 통해 제거한다는 점에서 그 차이가 있다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
이하, 본 발명의 실시예 3에 따른 제조공정을 설명하기로 한다. 우물(201), 게이트산화막(202), 부동게이트 패턴(203a 및 204a), 확산층(205), 및 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(206)이 실시예 1의 도 3의 (a) ~ (e)에서 설명된 것과 동일한 방법으로 형성된다(도면생략).
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 채우지 않는 정도로 제 3 게이트로 동작할 인(P)첨가 폴리실리콘막(214)을 그 위에 증착시킨다[도 10A]. 폴리실리콘막(214)의 두께는 대략 메모리셀이 완성된 후의 제 3 게이트의 두께에 해당하는 정도로 형성한다.
이어서, 부동게이트 패턴의 질화규소막(204a)이 노출될 때까지 CMP 등의 공정에 의한 연마를 통하여 상기 폴리실리콘막(214)을 제거한다(이에 의해, 폴리실리콘막(214)과 산화규소막(206)은 각각 폴리실리콘막(214a)과 산화규소막(206a)으로 된다.)[도 10B].
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 완전히 채우도록 감광물질(215)을 도포한다[도 10C]. 이어서, 이 감광물질(215)과 폴리실리콘막(214a)을 거의 같은 속도로 다시 식각하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 폴리실리콘막(214a)만이 일정두께로 남아있게 한다(이에 의해, 폴리실리콘막(214a)은 폴리실리콘막(214b)으로 된다.)[도 10D]. 감광물질을 완전히 제거하는 데 요구되는 시간을 식각종점으로 정의한다.
이어서, 그 위에 산화규소막(208a), 제 2 층으로서의 부동게이트 폴리실리콘막(209), 질소첨가 산화규소막(210), 및 폴리메탈막으로 이루어진 워드라인(211a)을 실시예 1의 도 4의 C ~ 도 5의 E에서 설명된 것과 동일한 방법으로 형성하여 메모리셀을 완성한다.
본 실시예에 따라 제조된 메모리셀은 실시예 2와 비교하여 제 3 게이트(214b)의 두께의 편차를 훨씬 더 줄일 수 있다. 즉, 본 발명의 실시예 3에서는, 폴리실리콘막(214)의 상부표면을 미리 CMP에 의해 연마함으로써, 식각되는 폴리실리콘의 양을 줄일 수 있고, 그 결과 제 3 게이트(214a)의 두께가 얇아질 수 있다. 다시 말해서, 메모리셀들간의 결합율의 편차를 줄일 수 있고 프로그래밍/삭제 시간을 일정하게 유지할 수 있게 된다.
실시예 1과 마찬가지로 실시예 3에 있어서도, 종래기술과 비교하여, 프로그래밍/삭제 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
도 11에서 보여주고 있는 바와 같이, CMP에 의한 폴리실리콘막(214)의 연마가 수행되기 전에 산화규소막(214': TEOS산화막, SOG막 등)을 형성하고[도 11A], 상기 산화규소막(214')과 폴리실리콘막(214)을 CMP공정에 의하여 함께 연마할 수 있다(이에 의해, 산화규소막(214')은 산화규소막(214a')으로 된다.)[도 11B]. 이 방법에 따르면, 폴리실리콘막(214)이 갭의 안쪽으로 함몰되는 것을 예방할 수 있어, 그 손상을 막을 수 있다. 이어서, 산화규소막(214a')을 선택적으로 제거한 후, 도 10B 이하의 단계를 따르게 된다.
실시예 4
도 12 및 도 13은 본 발명의 실시예 4에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 4에 따른 공정에서 실시예 2에 따른 공정과 다른 점을 살펴보면, 실시예 4에 따른 공정에서는 제 3 게이트로 동작할 폴리실리콘막을 증착한 후, 산화규소막을 형성하여, 이를 재식각공정시의 보호막으로 사용한다는 점에서 그 차이가 있다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
먼저, 우물(201), 게이트산화막(202), 부동게이트 패턴(203a 및 204a), 확산층(205), 및 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(206)이 실시예 1의 도 3의 A ~ E에서 설명된 것과 동일한 방법으로 실리콘기판(200) 상에 차례로 형성된다(도면생략).
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 완전히 채우지 않는 정도로 제 3 게이트로 동작할 인첨가 폴리실리콘막(216)을 그 위에 증착시킨다[도 12(a)]. 폴리실리콘막(216)의 두께는 대략 메모리셀이 완성된 후의 제 3 게이트의 두께에 해당하는 정도로 형성한다.
이어서, 폴리실리콘막(216)이 재식각될 때, 보호막으로 작용하기 위한 산화규소막(217)을 그 위에 형성한다[도 12B].
이어서, 부동게이트 패턴의 질화규소막(204a)이 노출될 때까지 CMP 등의 공정에 의하여 상기 폴리실리콘막(216)과 산화규소막(217)을 연마하여 제거한다(이에 의해, 폴리실리콘막(216), 산화규소막(206), 및 산화규소막(217)은 각각 폴리실리콘막(216a), 산화규소막(206a), 및 산화규소막(217a)으로 된다.)[도 12C].
이어서, 폴리실리콘막(216a)을 다시 식각하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 폴리실리콘막(216a)이 일정두께로 남아있게 한다(이에 의해, 폴리실리콘막(216a)은 폴리실리콘막(216b)으로 된다.)[도 13A)].
이어서, 습식식각공정을 통하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 남아있는 산화규소막(217a)을 제거한다[도 13B].
이어서, 그 위에 산화규소막(208a), 제 2층으로서의 부동게이트 폴리실리콘막(209a), 질소첨가 산화규소막(210), 및 폴리메탈막으로 이루어진 워드라인(211a)을 실시예 1의 도 4의 C ~ 도 5의 E에서 설명된 것과 동일한 방법으로 형성하여 메모리셀을 완성한다.
실시예 1 내지 실시예 3에서와 마찬가지로 실시예 4에 있어서도, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 4에서는, 제 3 게이트(216b)가 형성완료되는 단계에서 중앙부에 산화규소막(217a)이 형성되어 있기 때문에, 산화규소막(217a)으로 덮여 있지 않은, 산화규소막(217a)의 양 측벽부분(즉, 제 3 게이트(216b)의 양단부분)이 선택적으로 식각된다. 그 결과, 제 3 게이트(216b)가 형성완료된 시점에서 그의 양측벽부분의 단면 역시 상기와 같은 선택적 식각의 결과로 충분히 편평화된 모습을 보여주고 있다[도 13C]. 다시 말해서, 측벽부의 식각속도는 보통의 식각속도에 비해 느리게 되므로, 상기와 같은 선택적 식각이 없다면, 식각후의 양측벽부분의 식각된 표면은 도13의 D와 같은 높은 기울기(P)를 같는 경사진 형태로 남게 될 것이다.
그러나, 본 발명의 실시예 4에서는, 앞에서 말한 바와 같이, 중앙부에 산화규소막(217a)이 형성되어 차단막의 역할을 해주기 때문에 그러한 형태가 나타나지 않게 되고, 그 결과 제 3 게이트(216b)의 높이가 확실하게 부동게이트(203a)의 높이보다 낮게 형성되어, 본 발명의 목적을 달성할 수 있게 된다.
도 14에서 보여주고 있는 바와 같이, 산화규소막(217) 대신에 두꺼운 산화규소막(217c)으로 갭을 채우도록 형성할 수도 있다[도 14A]. 이어서, 상기 산화규소막(217c)과 폴리실리콘막(216)을 CMP공정에 의하여 연마한다(이에 의해, 산화규소막(217c)은 산화규소막(217d)으로 되고 폴리실리콘막(216)은 폴리실리콘막(216a)으로 된다.)[도 14B]. 이어서, 앞서 말한 바와 같은 방법으로 폴리실리콘막(216a)을 다시 식각하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 폴리실리콘막(216a)이 일정두께로 남아있게 한다(이에 의해, 폴리실리콘막(216a)은 폴리실리콘막(216b)으로 된다.)[도 14C]. 이어서, 도 13B에서 설명한 것과 같은 단계를 따라 산화규소막(217d)을 제거한다. 이 방법에 따르면, CMP에 의하여 폴리실리콘막(214)이 갭의 안쪽으로 함몰되는 것을 예방할 수 있어, 그 손상을 막을 수 있다.
실시예 5
도 15는 본 발명의 실시예 5에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 5에서는 폴리실리콘막을 제 3 게이트로 동작하도록 형성함에 있어 화학기계연마와 건식식각에 의한 재식각을 함께 사용한다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
먼저, 우물(201), 게이트산화막(202), 부동게이트 패턴(203a 및 204a), 확산층(205), 및 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(206)이 실시예 1의 도 3A ~ 3E에서 설명된 것과 동일한 방법으로 실리콘기판(200) 상에 차례로 형성된다(도면생략).
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 완전히 채우도록 제 3 게이트로 동작할 인첨가 폴리실리콘막(218)을 그 위에 증착시킨다[도 15A].
이어서, 부동게이트 패턴의 질화규소막(204a)이 노출될 때까지 CMP 등의 공정에 의하여 상기 폴리실리콘막(218)을 연마하여 제거한다(이에 의해, 폴리실리콘막(218)과 산화규소막(206)은 각각 폴리실리콘막(218a)과 산화규소막(206a)으로 된다.)[도 15B].
이어서, 폴리실리콘막(218a)을 다시 식각하여 부동게이트 패턴(203a 및 204a) 사이의 갭에 폴리실리콘막(218a)이 일정두께로 남아있게 한다(이에 의해, 폴리실리콘막(218a)은 폴리실리콘막(218b)으로 된다.)[도 15C].
이어서, 그 위에 산화규소막(208a), 제 2 층으로서의 부동게이트 폴리실리콘막(209a), 질소첨가 산화규소막(210), 및 폴리메탈막으로 이루어진 워드라인(211a)을 실시예 1의 도 4C ~ 도 5E에서 설명된 것과 동일한 방법으로 형성하여 메모리셀을 완성한다.
실시예 1 내지 실시예 4에서와 마찬가지로 실시예 5에 있어서도, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 5의 방법에 따르면, 도 15B에서 보이는 바와 같이, 폴리실리콘막(218)이 연마되어 표면이 편평해지게 된다. 이에 따라, 이어지는 재식각공정에서 제거해야 할 폴리실리콘의 양이 줄어들어 재식각공정의 부하를 줄여줄 수 있다. 또한, 편평화가 이루어진 후에 식각을 수행하게 됨으로써, 폴리실리콘막(218b)의 표면을 편평하게 만들기가 용이하다.
실시예 6
도 16 및 도 17은 본 발명의 실시예 6에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 6에 따른 공정에서 앞의 실시예 1~5에 따른 공정과 다른 점을 살펴보면, 제 3 게이트로 동작할 폴리실리콘막의 상부표면의 높이를 열산화를 통하여 조절한다는 점에서 그 차이가 있다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
먼저, 우물(201), 게이트산화막(202), 부동게이트 패턴(203a 및 204a), 확산층(205), 및 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(206)이 실시예 1의 도 3A ~ 3E에서 설명된 것과 동일한 방법으로 실리콘기판(200) 상에 차례로 형성된다(도면생략).
이어서, 부동게이트 패턴(203a 및 204a) 사이의 갭을 완전히 채우도록 제 3 게이트로 동작할 인첨가 폴리실리콘막(219)을 그 위에 증착시킨다[도 16A].
이어서 폴리실리콘막(219)을 이방성 건식식각공정을 통하여 재식각하여 부동게이트 패턴(203a) 사이의 갭에만 막이 남아있게 한다.(이에 의해, 폴리실리콘막(219)은 폴리실리콘막(219a)으로 된다.)[도 16B].
이어서, 열산화에 의해 폴리실리콘막(219a)의 표면에 산화규소막(220)을 형성함으로써, 폴리실리콘막(219a)의 상부표면을, 부동게이트 폴리실리콘(203a)보다 낮은 목표위치까지 낮추어준다(이에 의해, 폴리실리콘막(219a)은 폴리실리콘막(219b)으로 된다.)[도 16C]. 이 때, 산화규소막(206)에 첨가된 질소에 의하여 부동게이트 폴리실리콘(203a) 측벽의 산화가 효과적으로 억제된다.
이어서, 질화규소막 패턴(204a)의 상부표면에 존재하는 산화규소막(206)을 불화수소산 수용액을 이용하여 제거한다(이에 의해, 산화규소막(206)은 산화규소막(206b)으로 된다.)[도 17A].
이어서, 고온의 인산수용액을 이용하여 질화규소막(204a)을 제거함으로써, 폴리실리콘(203a)의 표면이 노출되도록 한다[도 17B].
이어지는 공정은 실시예 1의 도 5B 이하에서 보여준 방법과 동일하다.
본 실시예에 따르면, 실시예 1 내지 실시예 5와 비교하여, 제 3 게이트(219b)의 두께의 편차를 줄일 수 있다. 즉, 도 16B에 도시된 재식각단계에 있어서, 부동게이트 사이의 갭에 형성된 폴리실리콘막(219a)의 표면을 상대적으로 낮은 위치에 형성함으로써, 편평화를 이룰 수 있다. 또한, 열산화를 이용하여 산화규소막(220)을 형성함으로써, 그 두께를 훨씬 용이하게 조절할 수 있다. 이에 따라, 정확한 조절에 의하여 제 3 게이트(219b)를 형성함으로써, 두께에 따른 기능조절이 가능하다. 그 결과, 메모리셀들간의 결합율의 편차를 줄일 수 있고 프로그래밍/삭제 시간을 일정하게 유지할 수 있게 된다.
실시예 1에서와 마찬가지로 실시예 6에 있어서도, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 7
도 18 내지 도 20은 본 발명의 실시예 7에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 1 내지 실시예 6과는 달리, 실시예 7에서는 부동게이트 패턴을 형성하기에 앞서 제 3 게이트를 형성하는 방법을 제시한다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
먼저, 실리콘 기판(300)에 p형 우물(301)을 형성하고, 열산화 등의 방법으로 우물(201) 위에 약 12nm의 두께로 게이트 산화막(302)을 형성한다[도 18A].
이어서, 제 3 게이트로 동작할 인첨가 폴리실리콘막(303)과 산화규소막이 차례로 그 위에 증착된다[도 18B].
이어서, 상기 산화규소막(304)과 폴리실리콘막(303)에 리소그래피와 건식식각 공정을 통하여 패턴을 형성한다(이에 의해, 산화규소막(304)과 폴리실리콘막(303)은 각각 산화규소막(304a)과 폴리실리콘막(303a)으로 된다.)[도 18C].
이어서, 메모리셀의 소스/드레인으로 동작할 확산층(305)을 형성하기 위해서 경사이온주입법을 통하여 비소 이온을 주입한다[도 18D].
이어서, 실시예 1의 도 3(e)와 같은 방법으로 부동게이트를 제 3 게이트로부터 격리시키기 위한 질소첨가 산화규소막(306)을 형성하고[도 19A], 부동게이트로 동작할 인첨가 폴리실리콘막(307)을 제 3 게이트 패턴(303a 및 304a)의 갭을 완전히 채우도록 증착시킨다[도 19B].
이어서, 이방성 건식식각공정을 통하여 폴리실리콘막(307)을 다시 식각하여, 제 3 게이트 패턴(303a 및 304a) 사이의 갭에 그 일부만이 남아있게 한다(이에 의해, 폴리실리콘(307)은 폴리실리콘(307a)으로 된다.). 이 때, 식각되는 양을 조절하여, 폴리실리콘막(307a)의 표면이 폴리실리콘막(303a)의 표면보다 높은 위치에 있게 한다[도 19C].
이어서, 인첨가 폴리실리콘막(308)을 그 위에 증착하고[도 19D], 이방성 건식식각 공정을 수행한다(이에 의해, 폴리실리콘막(308)은 폴리실리콘막(308a)으로 된다.)[도 20A]. 상기 폴리실리콘막(308a)은 폴리실리콘(307a)과 전기적으로 연결되어 있으며, 이 두 층의 폴리실리콘들이 부동게이트를 형성한다. 상기 폴리실리콘(308a)은 부동게이트의 표면적을 효과적으로 증가시킴으로써, 메모리셀의 결합율을 증가시키고, 나아가 프로그래밍/삭제 동작에서의 내부동작전압을 감소시킬 수 있다.
이어서, 도 3E에서와 같은 방법으로, 부동게이트를 워드라인으로부터 격리하기 위한 질소첨가 산화규소막(309)을 10.5nm의 두께로 형성한다[도 20B].
이어서, 폴리실리콘막, 질화텅스텐막 및 텅스텐막 등이 적층된, 소위 폴리메탈막(310)을 그 위에 증착하고 잘 알려진 리소그래피와 건식식각 공정을 통하여 패턴을 형성함으로써 워드라인을 형성한다(이에 의해, 폴리메탈막(310)은 폴리메탈막(310a)으로 된다.). 또한, 산화규소막(309)과 폴리실리콘막들(308a 및 307a)을 차례로 식각하여 부동게이트를 완성한다(이에 의해, 산화규소막(309)은 산화규소막(309a)으로 형성되고 폴리실리콘막들(308a 및 307a)은 각각 폴리실리콘막들(308b 및 307b)로 형성된다.)[도 20C].
이어서, 금속간 절연막을 형성한 후, 워드라인(310a), 소스/드레인 확산층(305), 우물(301), 및 제 3 게이트(303a)와 소통하는 접촉홀을 형성하고, 그 위에 금속층을 증착하고 패턴을 형성하여 배선을 형성함으로써 메모리셀을 완성한다. 이 공정은 도면에서는 생략되었다.
본 실시예에 따라 제조된 메모리셀에서는, 실시예 1 내지 실시예 6과 비교하여, 비트(bit)간의 프로그래밍/삭제 시간에 있어서의 편차가 감소된다. 그 이유는, 본 실시예에서는 제 3 게이트의 상부표면의 위치가 증착된 폴리실리콘막의 두께에 의존하게 되고, 그 결과, 메모리셀간의 결합율의 편차가 감소되기 때문이다.
또한, 본 실시예에서는, 실시예 1 내지 실시예 5에서 요구되는, 부동게이트 패턴(203a) 사이의 갭에 산화규소막(208)을 채우고 이를 CMP를 통하여 평탄화하는 공정이 필요하지 않기 때문에, 제조공정을 단순화할 수 있다.
다른 실시예들에서와 마찬가지로 실시예 7에 있어서도, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 8
도 21은 본 발명의 실시예 8에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다. 실시예 8에서는 부동게이트 패턴을 형성하기에 앞서 제 3 게이트를 형성하는 또다른 방법을 제시한다. 플래시 메모리셀의 평면적 배열이나 완성된 장치의 단면도나 작동시스템은 실시예 1의 경우와 동일하므로 그에 대한 설명은 생략한다.
먼저, 실시예 7의 도 18A ~ 도 19A에서 설명된 것과 동일한 방법으로, 실리콘 기판(300) 상에 p형 우물(301), 게이트 산화막(302), 폴리실리콘막(303a), 및 산화규소막(304a)을 차례로 형성하고, 메모리셀의 소스/드레인으로 동작할 확산층(305) 및 질소첨가 산화규소막(306)을 형성한다(도면생략).
이어서, 부동게이트로 동작할 인첨가 폴리실리콘막(311)을 그 위에 증착시킨다. 이 때, 실시예 7과 구별되는 점은, 제 3 게이트 패턴(303a 및 304a) 사이의 갭을 완전히 채우지 않도록 폴리실리콘막(311)의 두께를 조절하는 것이다[도 21A].
이어서, 산화규소막(304a)의 상부표면이 노출될 때까지 CMP 등의 공정에 의하여 폴리실리콘막(311)을 연마하여 제거한다(이에 의해, 폴리실리콘막(311)과 산화규소막들(304a 및 306)은 각각 폴리실리콘막(311a)과 산화규소막들(304b 및 306a)로 된다.)[도 21B]. 여기서는 CMP에 의한 연마를 예시하였으나, 재식각이 사용될 수도 있으며, 갭을 감광물질로 채운 뒤 재식각을 수행할 수도 있고, 또한 산화규소막으로 갭을 채운 뒤 CMP를 수행할 수도 있다.
이어서, 도 3E에서와 같은 방법으로, 부동게이트를 워드라인으로부터 격리하기 위한 질소첨가 산화규소막(310)을 10.5nm의 두께로 형성한다[도 21C].
이어서, 폴리실리콘막, 질화텅스텐막 및 텅스텐막 등이 적층된, 소위 폴리메탈막(310)을 그 위에 증착하고 잘 알려진 리소그래피와 건식식각 공정을 통하여 패턴을 형성함으로써 워드라인을 형성한다(이에 의해, 폴리메탈막(310)은 폴리메탈막(310a)으로 된다.). 또한, 산화규소막(309)을 식각하여 부동게이트를 완성한다(이에 의해, 산화규소막(309)은 산화규소막(309a)으로 형성된다.)[도 21D].
이어서, 금속간 절연막을 형성한 후, 워드라인(310a), 소스/드레인 확산층(305), 우물(301), 및 제 3 게이트(303a)와 소통하는 접촉홀을 형성하고, 그 위에 금속층을 증착하고 패턴을 형성하여 배선을 형성함으로써 메모리셀을 완성한다(도면생략).
본 실시예에 따라 제조된 메모리셀에서는, 비트간의 프로그래밍/삭제 시간에 있어서의 편차가 감소된다. 또한 본 실시예에서는, 단일층의 폴리실리콘으로부터 부동게이트를 형성함으로써, 그 제조공정을 실시예 7의 경우보다도 더욱 단순화할 수 있다.
다른 실시예들에서와 마찬가지로 실시예 8에 있어서도, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다. 삭제게이트와 부동게이트간의 회로단락 발생 역시 억제되며, 메모리셀의 면적은 4F2으로 축소될 수 있다. 게다가, 프로그램의 크기와 속도가 증가될 수 있다.
실시예 9
도 22 내지 도 24는 본 발명의 실시예 9에 따른 반도체 집적회로 제조공정의 각 단계를 그 단면도를 통하여 보여주고 있다.
먼저, 실리콘 기판(400)에 p형 우물(401)을 형성하고, 그 위에 격리영역(isolation region)으로 동작하는 필드산화물(field oxide)막(402)을 형성한다[도 22(a)]. 이어서, 열산화에 의하여 게이트 산화막(403)을 형성한다[도 22B].
이어서, 부동게이트로 동작할 인첨가 폴리실리콘막(404)을 그 위에 증착하고[도 22C], 리소그래피와 건식식각 공정을 통하여 패턴을 형성하여 부동게이트를 형성한다(이에 의해, 폴리실리콘막(404)은 폴리실리콘막(404a)으로 된다.)[도 22D].
이어서, 메모리셀의 소스/드레인으로 동작할 확산층(405)을 형성하기 위해서 경사이온주입법을 통하여 비소 이온을 주입한다(도면에 도시되지 않음).
이어서, 실시예 1의 도 3(e)와 같은 방법으로 부동게이트를 제 3 게이트로부터 격리시키기 위한 절연막(405)을 형성한다[도 23A].
이어서, 제 3 게이트로 동작할 인첨가 폴리실리콘막(410)을 부동게이트 패턴(404a) 사이의 갭을 완전히 채우도록 증착시킨다[도 23B].
이어서, 건식식각을 통하여 폴리실리콘막(410)을 다시 식각하여, 폴리실리콘막(410)의 상부표면이 부동게이트 폴리실리콘(404a)의 상부표면보다 낮은 위치에 위치하도록 형성한다(이에 의해, 폴리실리콘(410)은 폴리실리콘(410a)으로 된다.)[도 23C].
이어서, 실시예 1에서의 도 3의 (e)에서와 같은 방법으로, 부동게이트를 워드라인으로부터 격리하기 위한 질소첨가 산화규소막(408)을 형성한다[도 24A].
이어서, 폴리실리콘막, 질화텅스텐막 및 텅스텐막 등이 적층된, 소위 폴리메탈막(409)을 그 위에 증착하고[도 24B], 리소그래피와 건식식각 공정을 통하여 패턴을 형성함으로써 워드라인을 형성한다(이에 의해, 폴리메탈막(409)은 폴리메탈막(409a)으로 된다.)[도 24C].
이어서, 금속간 절연막을 형성한 후, 워드라인(409a), 소스/드레인 확산층(405), 우물(401), 및 제 3 게이트(407a)와 소통하는 접촉홀을 형성하고, 그 위에 금속층을 증착하고 패턴을 형성하여 배선을 형성함으로써 메모리셀을 완성한다(도면생략).
본 실시예에 따른 메모리셀에서는, 종래기술과 비교하여, 프로그래밍 공정의 진행에 따라 임계전압창이 좁아지는 현상이 억제된다. 또한, 방치 후의 임계전압강하 역시 억제되며, 낮은 전압에서 동작이 수행될 수 있다.
본 발명의 실시예 9에 띠르면, 프로그래밍/삭제 사이클이 반복수행된 이후에도 여전히 효과적으로 동작할 수 있는, 신뢰도가 개선된 반도체 집적회로장치를 제조할 수 있으며, 내부동작전압 또한 효과적으로 감소시킬 수 있다.
이상에서, 여러 실시예들을 참조하여 본 발명에 대하여 상세히 설명하였으나, 본 발명은 상기의 실시예들에 한정되는 것이 아니고, 본 발명의 기술적 사상과 범위를 벗어나지 않는 한도에서 다양한 수정이 가능하다는 것은 자명하다고 할 것이다.
예를 들어, 앞서의 실시예에서는 폴리실리콘막, 질화텅스텐막, 및 텅스텐막이 적층된 막을 워드라인의 재료로 사용하는 것에 대해서만 언급하였으나, 다른 장벽(barrier)금속막들, 즉, 텅스텐, 티타늄, 탄탈륨 등의 전이금속원소 자체로 이루어진 막이나, 그의 질화물 또는 규화물, 질화알루미늄, 규화코발트, 규화몰리브덴 등으로 이루어진 막이나, 티타늄-텅스텐 합금 등의 합금막 등도 질화텅스텐막을 대신하여 사용되어 같은 효과를 얻을 수 있다. 또한, 폴리실리콘막과 규화금속막이 적층된, 소위 폴리사이드(polycide)막 또한 같은 효과를 나타낼 수 있다. 규화금속막의 전형적인 예로는 규화텅스텐막을 들 수 있다. 심지어, 폴리실리콘 단층막으로도 같은 효과를 얻을 수 있다.
앞서의 실시예들에서는 부동게이트와 제 3 게이트를 격리시키기 위한 절연막으로서 질소첨가 산화규소막을 사용하였지만, 현존의 비휘발성 반도체 기억장치를 프로그래밍/삭제 사이클이 적은 제품에 사용할 경우에는, 기존의 열산화나 CVD에 의하여 형성되는 산화규소막이 사용될 수도 있다.
앞서의 실시예들에서는 또한, 부동게이트와 제어게이트를 격리시키기 위한 절연막으로서 질소첨가 산화규소막을 사용하였지만, 프로그래밍/삭제 동작시의 내부동작전압이나 프로그래밍/삭제 속도가 별로 중요하게 취급되지 않는 경우에 사용되는 장치에 있어서는, 현재까지 널리 쓰여지고 있는 산화규소막/질화규소막/산화규소막의 적층막인 소위 ONO막을 절연막으로 사용할 수도 있다.
앞서의 실시예들에서는, p형 우물에 n형 확산층이 형성된 n-채널 형태의 메모리셀에 대하여만 설명하였으나, n형 우물에 p형 확산층이 형성된 p-채널 형태의 메모리셀도 같은 효과를 보인다. 이 경우, 제어게이트, 제 3 게이트, 및 프로그래밍/삭제 동작시 드레인의 전압은 우물의 전압과 비교하여 음(-)의 전압을 갖게 된다. 이 경우, 전자입사는 열전자에 의하여 이루어진다.
앞서의 실시예들에서 제 3 게이트는 분할채널을 조절하는 게이트의 기능과 프로그래밍/삭제 동작시의 삭제게이트의 기능을 모두 수행하였으나, 그 중 어느 한 기능만을 수행할 수도 있다.
앞서의 실시예들에서 프로그래밍/삭제 동작시에 부동게이트에 입사되는 전자에 요구되는 최소레벨은 2이다. 그러나 본 발명은 하나의 메모리셀에 최소 2비트(bit) 이상을 저장하여 4레벨 이상을 형성하는 소위 멀티레벨(multilevel)저장에도 적용될 수 있다. 종래의 멀티레벨 저장에 있어서는, 비록 부동게이트에 입사되는 전자의 양을 정확하게 조절하여 각 레벨의 임계전압분포를 압축한다 하더라도, 2레벨 저장과 비교하여, 최저임계전압레벨과 최고임계전압레벨간의 차이가 크다는 문제점이 있었다. 따라서, 파울러-노드하임(Fowler-Nordheim) 형태의 프로그래밍/삭제에 있어서, 프로그래밍/삭제 속도가 떨어지거나 프로그래밍/삭제 전압이 증가하는 문제가 있어 왔다. 본 발명에서는 프로그래밍/삭제 동작이 13.5V 이하의 낮은 전압하에서 수행될 수 있다. 다시 말해서, 본 발명에서는 프로그래밍/삭제 동작이 고속으로 수행될 수 있으며, 그 결과 멀티레벨 저장시스템에 매우 효과적이다.
또한, 본 발명은 단일칩(one-chip) 마이크로컴퓨터나 LSI 시스템과 같은, 비휘발성 반도체 기억장치를 갖는 메모리셀 배열을 갖추고 있는 반도체 장치에 폭넓게 응용될 수 있다.
본 발명의 대표적인 효과는 다음과 같이 요약할 수 있다: 프로그래밍/삭제 사이클의 반복수행 이후의 반도체 집적회로장치의 개선된 신뢰도; 반도체 집적회로장치의 내부동작전압 감소; 반도체 집적회로장치의 개선된 생산성; 반도체 집적회로장치의 메모리셀 면적의 축소; 및 반도체 집적회로장치의 개선된 동작속도를 얻을 수 있다.
Claims (39)
- 실리콘 기판에 제 1 도전형 우물을 형성하는 단계와;상기 실리콘 기판 위에 제 1 절연막을 사이에 두고 부동게이트로 동작할 제 1 패턴을 형성하는 단계와;소스 및 드레인 으로 동작할 제 2 도전형 반도체 영역을 우물 안에 형성하는 단계와;제 1 패턴을 덮는 제 2 절연막을 형성하는 단계와;제 1 패턴에 형성된 갭에 제 2 절연막을 사이에 두고 제 3 게이트를 형성하는 단계; 및부동게이트와 제 3 게이트의 상부 표면 위에 제어게이트를 형성하는 단계로 이루어지며,제 3 게이트의 상부 표면의 높이는 제 1 패턴의 상부 표면의 높이보다 낮게 형성되어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 1 에 있어서,제 3 게이트는,첫째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 건식식각하거나;둘째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 화학기계연마(CMP)를 통하여 그 폴리실리콘막을 연마한 후 건식식각하거나;셋째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 화학기계연마를 통하여 그 폴리실리콘막을 연마하고, 이어서 그 폴리실리콘막의 표면을 산화시킨 후, 그 산화된 부분을 선택적으로 제거하는 세 가지 방법 중의 어느 하나에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 1 에 있어서,제 3 게이트는,첫째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 그 감광막을 건식식각하거나;둘째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후 그 폴리실리콘막을 화학기계연마를 통하여 연마하고, 이어서 갭을 채우도록 감광막을 형성한 후, 그 감광막과 폴리실리콘막을 건식식각하거나;셋째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 증착하고, 이어서 그 산화규소막과 폴리실리콘막을 화학기계연마를 통하여 연마하고, 갭 안의 산화규소막을 선택적으로 제거한 후, 갭을 채우도록 감광막을 형성하고, 이어서 그 감광막과 폴리실리콘막을 건식식각하는 세 가지 방법 중의 어느 하나에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 3 에 있어서,상기 감광막과 폴리실리콘막에 대한 건식식각 공정은 두 막을 실질적으로 동일한 식각속도로 식각하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 1 에 있어서,제 3 게이트는,갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막 위에 산화규소막을 형성하고, 이어서 그 산화규소막과 폴리실리콘막을 화학기계연마를 통하여 연마한 후, 폴리실리콘막을 건식식각하고 산화규소막을 제거하는 방법에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 3 내지 청구항 5 중의 어느 한 항에 있어서,폴리실리콘막의 두께는 부동게이트로 동작할 제 1 패턴의 두께보다 작게 형성되어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 실리콘 기판에 제 1 도전형 우물을 형성하는 단계와;상기 실리콘 기판 위에 제 2 절연막을 사이에 두고 제 3 게이트를 형성하는 단계와;소스 및 드레인 으로 동작할 제 2 도전형 반도체 영역을 우물 안에 형성하는 단계와;제 3 게이트를 덮는 제 1 절연막을 형성하는 단계와;제 3 게이트들 사이에 형성된 갭에 제 1 절연막을 사이에 두고 부동게이트로 동작할 제 1 패턴을 형성하는 단계; 및부동게이트와 제 3 게이트의 상부 표면 위에 제어게이트를 형성하는 단계로 이루어지며,제 3 게이트의 상부 표면의 높이는 제 1 패턴의 상부 표면의 높이보다 낮게 형성되어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 7 에 있어서,제 1 패턴은,첫째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 건식식각하거나;둘째, 갭을 완전히 채우도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 화학기계연마를 통하여 연마한 후 건식식각하거나;셋째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 그 폴리실리콘막을 화학기계연마를 통하여 연마하거나;넷째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 이어서 그 감광막과 폴리실리콘막을 건식식각하거나;다섯째, 갭을 완전히 채우지 않도록 폴리실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 증착하고, 이어서 그 산화규소막과 폴리실리콘막을 화학기계연마를 통하여 연마하는 다섯 가지 방법 중의 어느 하나에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 1 내지 청구항 5, 청구항 7, 청구항 8 중의 어느 한 항에 있어서,상기 제 3 게이트는 상기 부동게이트에 자체정렬(self-aligned)되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 1 내지 청구항 5, 청구항 7, 청구항 8 중의 어느 한 항에 있어서,상기 부동게이트는 상기 제 3 게이트에 자체정렬(self-aligned)되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 주표면 상에 형성된 제 1 도전형 우물과;상기 우물에 형성된 제 2 도전형 반도체 영역과;제 1 절연막을 사이에 두고 상기 반도체 기판 위에 형성된 제 1 게이트와;제 2 절연막을 사이에 두고 상기 제 1 게이트 위에 형성된 제 2 게이트; 및제 3 절연막을 사이에 두고 상기 제 1 게이트 사이에 형성된 제 3 게이트를 포함하여 구성되며,상기 제 3 게이트는 상기 제 1 게이트들 사이의 갭을 채우도록 형성되며, 상기 제 3 게이트의 표면의 높이는 상기 제 1 게이트의 표면의 높이보다 낮게 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 11 에 있어서,상기 제 3 게이트는,첫째, 삭제게이트의 구조;들째, 분할채널들을 조절하는 게이트의 구조; 또는셋째, 삭제게이트의 기능과 분할채널들을 조절하는 게이트의 기능을 모두 갖는 구조의 세 가지 구조 중의 하나로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 11 또는 청구항 12 에 있어서,상기 제 3 절연막은 질소첨가(nitrogen-introduced) 산화규소막인 것을 특징으로 하는 반도체 집적회로장치.
- 실리콘기판(반도체기판)에 제 1 도전형 우물을 형성하는 단계와;상기 반도체기판 위에 제 1 절연막을 사이에 두고 부동게이트를 형성하게 될 제 1 패턴을 형성하는 단계와;소스 및 드레인으로 동작할 제 2 도전형 반도체 영역을 우물 안에 형성하는 단계와;적어도 상기 제 1 패턴의 양 측면들과 각 패턴들 사이에 노출된 반도체기판의 표면을 덮는 제 2 절연막을 형성하는 단계와;제 3 게이트를 형성할 재료를 그 위에 증착하여, 상기 제 1 패턴 사이에 형성된 각각의 갭들 안에 제 3 게이트를 형성하되, 상기 제 3 게이트의 양 측면은 각각 인접한 제 1 패턴과 상기 제 2 절연막을 사이에 두고 마주하게되고, 상기 제 3 게이트의 하부면은 상기 반도체기판의 표면과 상기 제 2 절연막을 사이에 두고 마주하게되도록 형성한 후, 상기 제 1 패턴 위의 제 3 게이트 재료막을 제거하는 단계; 및부동게이트를 형성하고, 상기 제 3 게이트 위에 제어게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 14 에 있어서,상기 제 3 게이트의 양 측면의 상단은 각각 그 측면과 마주하는 부동게이트로 형성될 상기 제 1 패턴의 측면의 상단보다 낮게 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우도록 다결정(polycrystalline)실리콘막을 형성한 후, 상기 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우도록 다결정실리콘막을 형성한 후, 화학기계연마(CMP)를 통하여 상기 다결정실리콘막을 연마하고, 이어서 상기 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우도록 다결정실리콘막을 형성한 후, 화학기계연마를 통하여 상기 다결정실리콘막을 연마하고, 이어서 상기 다결정실리콘막의 표면을 산화시킨 후, 그 산화된 부분을 선택적으로 제거함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 이어서 상기 감광막과 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후 상기 다결정실리콘막을 화학기계연마를 통하여 연마하고, 이어서 갭을 채우도록 감광막을 형성한 후, 상기 감광막과 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 증착하고, 이어서 상기 산화규소막과 다결정실리콘막을 화학기계연마를 통하여 연마하고, 갭 안의 산화규소막을 선택적으로 제거한 후, 갭을 채우도록 감광막을 형성하고, 이어서 상기 감광막과 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 19 내지 21 중의 어느 한 항에 있어서,상기 감광막과 상기 다결정실리콘막에 대한 건식식각 공정은 두 막을 거의 동일한 식각속도로 식각하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 15 에 있어서,상기 제 3 게이트는 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 상기 다결정실리콘막 위에 산화규소막을 형성하고, 이어서 상기 산화규소막과 다결정실리콘막을 화학기계연마를 통하여 연마한 후, 상기 다결정실리콘막을 건식식각하고 상기 산화규소막을 제거하는 방법에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 19 내지 청구항 21, 청구항 23 중의 어느 한 항에 있어서,상기 다결정실리콘막의 두께는 부동게이트로 형성될 상기 제 1 패턴의 두께보다 얇게 형성되어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 실리콘기판(반도체기판)에 제 1 도전형 우물을 형성하는 단계와;상기 반도체기판 위에 제 2 절연막을 사이에 두고 다수의 제 3 게이트를 형성하는 단계와;소스 및 드레인으로 동작할 제 2 도전형 반도체 영역을 우물 안에 형성하는 단계와;적어도 상기 제 3 게이트의 양 측면들과 각각의 제 3 게이트들 사이에 노출된 반도체기판의 표면을 덮는 제 1 절연막을 형성하는 단계와;부동게이트를 형성할 재료를 그 위에 증착하여, 상기 제 3 게이트들 사이에 형성된 각각의 갭들 안에 부동게이트를 형성하기 위한 제 1 패턴을 형성하되, 상기 제 1 패턴의 양 측면은 각각 인접한 제 3 게이트의 측면과 상기 제 1 절연막을 사이에 두고 마주하게되고, 상기 제 1 패턴의 하부면은 상기 반도체기판의 표면과 제 1 절연막을 사이에 두고 마주하게되도록 형성한 후, 상기 제 3 게이트 위에 부동게이트 재료막을 제거하는 단계; 및부동게이트를 형성하고, 상기 제 3 게이트 위에 제어게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 25 에 있어서,상기 제 3 게이트의 양 측면의 상단은 각각 그 측면과 마주하는 부동게이트로 형성될 상기 제 1 패턴의 측면의 상단보다 낮게 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 26 에 있어서,상기 제 1 패턴은 갭을 완전히 채우도록 다결정실리콘막을 형성한 후, 상기 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 26 에 있어서,상기 제 1 패턴은 갭을 완전히 채우도록 다결정실리콘막을 형성한 후, 상기 다결정실리콘막을 화학기계연마를 통하여 연마한 후 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 26 에 있어서,상기 제 1 패턴은 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 상기 다결정실리콘막을 화학기계연마를 통하여 연마함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 26 에 있어서,상기 제 1 패턴은 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 갭을 채우도록 감광막을 형성하고, 이어서 상기 감광막과 다결정실리콘막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 26 에 있어서,상기 제 1 패턴은 갭을 완전히 채우지 않도록 다결정실리콘막을 형성한 후, 갭을 채우도록 산화규소막을 증착하고, 이어서 상기 산화규소막과 다결정실리콘막을 화학기계연마를 통하여 연마함으로써 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 14 내지 청구항 21, 청구항 23, 청구항 25 내지 청구항 31 중의 어느 한 항에 있어서,상기 제 3 게이트는 상기 부동게이트에 자체정렬(self-aligned)되도록 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 청구항 14 내지 청구항 21, 청구항 23, 청구항 25 내지 청구항 31 중의 어느 한 항에 있어서,상기 부동게이트는 상기 제 3 게이트에 자체정렬되도록 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 주표면 상에 형성된 제 1 도전형 우물과;상기 우물에 형성된 제 2 도전형 반도체 영역과;제 1 절연막을 사이에 두고 상기 반도체 기판 위에 형성된 제 1 게이트와;제 2 절연막을 사이에 두고 상기 제 1 게이트 위에 형성된 제 2 게이트; 및제 3 절연막을 사이에 두고 상기 제 1 게이트 사이에 형성된 제 3 게이트를 포함하여 구성되되,상기 제 3 게이트는 상기 제 1 게이트들 사이의 갭을 채우도록 형성되어, 상기 제 3 게이트의 양 측면은 각각 인접한 상기 제 1 게이트의 측면과 상기 제 3 절연막을 사이에 두고 마주하며, 상기 제 2 게이트가 연장된 방향과 거의 수직인 방향으로 연장되어 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 34 에 있어서,상기 제 3 게이트의 양 측면의 상단은 각각 그 측면과 마주하는 상기 제 1 게이트의 측면의 상단보다 낮게 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 35 에 있어서,상기 제 3 게이트는 삭제게이트인 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 35 에 있어서,상기 제 3 게이트는 분할채널들을 조절하는 게이트인 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 35 에 있어서,상기 제 3 게이트는 삭제게이트의 기능과 분할채널들을 조절하는 게이트의 기능을 모두 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 청구항 35 내지 38 중의 어느 한 항에 있어서,상기 제 3 절연막은 질소첨가(nitrogen-introduced) 산화규소막인 것을 특징으로 하는 반도체 집적회로장치.
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