TW497265B - Semiconductor integrated circuit device and its manufacturing method - Google Patents

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Takashi Kobayashi
Yasushi Goto
Tokuo Kure
Hideaki Kurata
Hitoshi Kume
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Hitachi Ltd
Hitachi Device Eng
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Description

497265 A7 B7 五、發明説明（1 ) 【發明領域】 本發明係關於半導體積體電路裝置及其製造方法，特 別是關於實現可電性重寫（Rewrite )之非揮發性半導體記 1意裝置的尚積集化、高可靠度化、高速、低電壓的動作之 技術。 【發明背景】 【習知技藝之說明】 可電性重寫之非揮發性半導體記憶裝置中，可總括抹 除的裝置，已知有快閃記憶體（Flash memory )。快閃記 憶體因是攜帶性、耐衝擊性優良，可電性總括抹除，故近 年來當作攜帶型個人電腦或數位相機（Digital still camera )等的小型攜帶資訊機器的檔案（File )(記憶裝置）， 其需求正急速擴大。對於市場的擴大，記憶體面積的縮小 所造成的位元成本（Bh cost )降低爲重要的要素。例如如 1 9 9 6年1 1月1 0日曰本應用物理學會發行的「應用 物理」第6 5卷1 1號p 1 1 1 4〜p 1 1 2 4所揭示的 ，提出實現此位元成本降低之各種記憶胞（Memory cell ) 方式。 此外，例如日本專利第2 6 9 4 6 1 8號公報（文獻 1 )揭示使用3層多晶矽閘極的假想接地型記憶胞。即此 記憶胞由形成於半導體基板中的井之半導體區域以及3個 閘極所構成。3個閘極爲形成於井上的浮置閘、形成於浮 置閘上的控制閘、以及形成於相鄰的控制閘、浮置閘間的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 41— (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（2 ) !''l4! (請先閲讀背面之注意事項再填寫本頁) 抹除閘。3個閘極由多晶矽所構成，被各個介電層隔離， 浮置閘與井之間也被介電層隔離。控制閘構成連接於行方 向的字線（Word line )。源極以及汲極擴散層係形成於列 方向，係與接鄰的記憶胞共用擴散層的假想接地型。據此 ，謀求行方向的間距（Pitch )縮小。抹除閘平行於通道（ Channel )，且在字線（控制閘）間平行於字線配置。 當寫入此文獻1揭示的記憶胞時，分別對字線以及汲 極施加獨立的正電壓，井、源極以及抹除閘爲0 V。據此 ，在汲極附近的通道部產生熱電子（Hot electron )，電子 被注入到浮置閘，記憶胞的啓始値上升。在抹除時對抹除 鬧施加正的電壓，字線、源極、汲極以及井爲0 V。據此 ，電子被從浮置閘放出到抹除閘，啓始値降低。 此外，例如日本特開平9 一 3 2 1 1 5 7號公報（文 獻2 )揭示分隔閘極（Split gate )型的記憶胞，提出大大 地採取擴散層與浮置閘之重疊，藉由擴散層的電位，設浮 置閘電位爲大，並且藉由對字線施加低電壓，提高資訊寫 入時的熱電子產生與注入效率的方法。 經濟部智慧財產局員工消費合作社印製 此外，例如 International Electron Devices Meeting Technical Digest 1989，603 頁到 606 頁（ International Electron Devices Meeting，1 9 8 9 ， pp. 603-606)(文獻3 )提及以字線控制浮置 閘電位，並且透過與浮置閘以及控制閘不同的第三閘控制 分隔通道（Split channel)的方法。 但是，在前述的記憶胞中，本發明者們認識到若進行 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 497265 A7 B7 五、發明説明（3 ) 高積集化的話會發生幾個問題。此外，以下的問題點係被 本發明者們所檢討的，特別是並非眾所週知。 即在前述文獻1所揭示的技術係第三閘的上表面比浮 置閘的上表面更存在於上部之記憶胞的構造。這種記憶胞 構造其浮置閘的上端之凸部與第三閘係夾隔著金屬間介電 層對向存在。本構造若對第三閘施加用以進行抹除動作的 電壓，則浮置閘上端部分的金屬間介電層之電場局部地增 大，此部分主要是流過通道電流。因此，若反覆進行抹除 動作，則上述浮置閘上端部附近的金屬間介電層會劣化， 有儲存於浮置閘的電荷洩漏到第三閘，資料的保持（保留 ，Retention )變的困難之問題。而且，藉由進行重複抹除 ，電子陷入（Trap )上述浮置閘上端部附近的金屬間介電 層的結果，有通道電流減少，抹除速度降低之問題。 此外，在前述文獻1所揭示的記憶胞中，於通道部的 一部分採用不存在浮置閘之稱爲分隔通道型的記憶胞構造 。然後，前述記憶胞中的分隔通道之控制係藉由存在於其 分隔通道上的控制閘（字線）之電位來進行。因此，字線 具有當作分隔閘極的功能。當對記憶胞寫入資料時，需要 產生熱電子以及增大注入效率。因此，增大浮置閘的電位 ，設通道部的垂直方向之電場爲大，並且降低分隔閘極的 電位，對增大通道部的水平方向之電場很有效。但是，前 述文獻1所揭示的記憶胞，因分隔閘極的電位被字線電位 控制，故無法獨立控制浮置閘與分隔閘極的電位。即必須 藉由字線的電位控制浮置閘與分隔閘極的兩電位，有產生 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） V (請先閱讀背面之注意事項再填寫本頁) 、1' 經濟部智慧財產局員工消費合作社印製 -6- 497265 A7 ____ ___ B7 五、發明説明U ) 熱電子以及無法同時增大注入效率之問題。因此，在進行 資料的寫入時，對於注入電流，流過非常大的通道電流， 有無法同時寫入複數個記憶胞之問題。因此，也發生無法 得到高寫入速度的問題。 此外，分隔通道型的記憶胞，產生熱電子以及同時增 大注入效率的方法可考慮前述文獻2所揭示的手段，惟此 方法伴隨著微細化，發生不易採取擴散層與浮置閘的重疊 之問題。 再者，藉由前述文獻3所揭示的技術，利用字線控制 浮置閘電位，並且可考慮透過與浮置閘以及控制閘不同的 第三閘來控制分隔通道的方法，惟此技術中缺乏關於微細 化之檢討與觀點。 本發明的目的爲提供具有高可靠度，快重寫速度的半 導體積體電路裝置及其製造方法。 本發明的前述以及其他目的與新穎的特徵由本說明書 的記述以及添付圖面當可明瞭。 【發明槪要】 本案所揭示的發明中，簡單地說明代表性的槪要的話 ，如以下所示。 即本發明的半導體積體電路裝置的製造方法包含：在 矽基板中形成例如p型（第一導電型）的井；夾隔著第一 介電層’形成浮置閘圖案（第一圖案）；再者，形成源極 /汲極之η型半導體區域·，形成覆蓋第一圖案之第二介電 本紙張尺度適用中國國家標準（CNS ) Α4規格（ 210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 經濟部智慧財產局員工消費合作社印製 五 發明説明（5 ) 1 I 層 在 由 第 一 圖案 所形成的間隙，形成第三 三閘； 1 1 I 再 者 形 成控 制閘之工程，其中第三 閘 頂 面 的 標 高 係 1 1 1 比 成 爲 浮 置 閘 之第 一圖案頂面的標筒低來形成。 諸 1 第 二 閘 的 形成 方法有：在形成完全埋 入 間 隙 的 多 晶 矽 先 閲 讀 ** 1 I 膜 後 y 對 多 晶 矽膜 施以乾蝕刻之第一方法 > 在 形 成 完 全 埋 背 面 1 入 間 隙 的 多 晶 矽膜 後，對多晶矽膜施以利 用 化 學 機 械 硏 磨 之 注 意 1 I 法 ( C Μ P ) 所造 成的硏磨，然後，施以 乾 鈾 刻 之 第 二 方 事 項 1 1 法 丹 ▲ 寫 本 I 在 形 成 兀 全埋 入間隙的多晶矽膜後， 對 多 晶 矽 膜 施 以 頁 1 1 利 用 C Μ P 法 所造 成的硏磨，然後，氧化 多 晶 矽 膜 的 表 面 1 I 部 ， CBB 擇 性 地 除去' 被氧化部分之第三方法。 1 I 此外 第 三閘 也能由：在形成未完全 埋 入 間 隙 的 多 晶 1 訂 1 矽 膜 後 形 成 埋入 間隙的光阻膜，對光阻 膜 以 及 多 晶 矽 膜 1 1 施 以 乾 蝕 刻 之 第四 方法；在形成未完全埋 入 間 隙 的 多 晶 矽 1 1 膜 後 ， 對 多 晶 矽膜 施以利用C Μ P法所造 成 的 硏 磨 > 形 成 1 | 埋 入 間 隙 的 光 阻膜 ，對光阻膜以及多晶矽 膜 施 以 乾 鈾 刻 之 4 第 五 方 法 ; 在 形成 未完全埋入間隙的多晶 矽 膜 後 5 沉 積 埋 1 入 間 隙 的 氧 化矽膜 ，對氧化矽膜以及多晶矽膜施以利用 •[ 1 C Μ P 法 所 造 成的 硏磨，選擇性地除去間 隙 的 氧 化 矽 膜 ， 形 成 埋 入 間 隙 的光 阻膜，對光阻膜以及多 晶 矽 膜 施 以 乾 蝕 1 | 刻 之 第 _L_^ 方 法 ，之任何一種方法所形成。 1 I 此 第 四 弟/、 方法，可選擇蝕刻條件 用 以 使 光. 阻 膜 以 1 1 及 多 晶 矽 膜 以 約略 相等的蝕刻速度來鈾刻。 1 1 此 外 5 第 三閘 也能利用在形成未完全 埋 入 該 間 隙 的 多 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210χ297公釐） -8- 497265 A7 B7 五、發明説明（6 ) 晶矽膜後，在多晶矽膜上形成氧化矽膜，對氧化矽膜以及 多晶矽膜施以利用C Μ P法所造成的硏磨，對多晶矽膜施 以乾蝕刻，除去氧化矽膜之第七方法來形成。 此第四〜第七方法，多晶矽膜的膜厚可形成比成爲浮 置閘之第一圖案的膜厚薄。 此外，本發明的半導體積體電路裝置的製造方法包含 :在矽基板中形成例如Ρ型（第一導電型）的井；在矽基 板上夾隔著第二介電層，形成第三閘；在井中形成成爲源 極/汲極之η型（第二導電型）半導體區域；形成覆蓋第 三閘之第一介電層·，在由第三閘所形成的間隙，形成浮置 閘之第一圖案；再者，形成控制閘之工程，其中成爲第三 閘頂面的標高係比成爲浮置閘之第一圖案頂面的標高低來 形成。 . 該第一圖案可由：在形成完全埋入間隙的多晶矽膜後 ’對多晶矽膜施以乾飩刻之第一方法；在形成完全埋入間 隙的多晶矽膜後，對多晶矽膜施以利用C Μ Ρ法所造成的 硏磨’然後，施以乾蝕刻之第二方法；在形成未完全埋入 間隙的多晶砂膜後，對多晶砂膜施以利用C Μ Ρ法所造成 的硏磨之第三方法；在形成未完全埋入間隙的多晶矽膜後 ’形成埋入間隙的光阻膜，對光阻膜以及多晶矽膜施以乾 蝕刻之第四方法；在形成未完全埋入間隙的多晶矽膜後， 沉積埋入間隙的氧化矽膜，對氧化矽膜以及多晶矽膜施以 利用C Μ Ρ法所造成的硏磨之第五方法，之任何一種方法 所形成。 ， 本]氏張尺度適用中國國家標準（CNS ) Α4規格（21Qx297公釐） ' ~ -9 - ^ϋ·—- ϋϋ ϋϋ ml —^1 ϋ— 1_1 ^ϋ-i -ϋ_ϋ ϋ (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（7 ) 此外，前述方法中，第三閘係相對於浮置閘自對準地 !q ·11 (請先閲讀背面之注意事項再填寫本頁) 形成。而且，前述方法中，浮置閘係相對於第三閜自對準 地形成。 本發明的半導體積體電路裝置，包含··在半導體基板 的主面形成的第一導電型的井；在井內形成的第二導電型 的半導體區域；在半導體基板上，夾隔著第一介電層形成 的第一閘極；在第一閘極上，夾隔著第二介電層形成的第 二閘極；夾隔著第一閘極與第三介電層形成的第三閘，第 二閘係以埋入第一閘極的間隙來形成，其中第三鬧表面的 標高係比該第一閘極表面的標高低。 迨種情形’弟二鬧可S作是具有抹除鬧、控制分隔通 道的閘極或者此兩者的功能之閘極。 此外，第三介電層可當作是添加氮的氧化矽膜。 【圖面之簡單說明】 -着· 圖1係顯示本發明的實施例一之半導體積體電路裝置 之一例的一部分俯視圖。 經濟部智慧財產局員工消費合作社印製 圖2(a) 、（b)及（c)分別爲圖1中的A — A '線、B — B '線及C 一 C ’線剖面圖。 圖3 (a)〜（e)係顯示實施例一之半導體積體電 路裝置的製造方法的一例之剖面圖。 圖4 ( a )〜（d )係顯示實施例一之半導體積體電 路裝置的製造方法的一例之剖面圖。 圖5 (a)〜（e)係顯示實施例一之半導體積體電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 497265 A7 B7 五、發明説明（8 ) 路裝置的製造方法的一例之剖面圖。 圖6係顯示進行重複重寫時的重寫次數與啓始電壓的 關係圖。 圖7係顯示重寫1 0 6次後，測定放置時的啓始電壓之 變化結果圖。 圖8係顯示在預定時間欲完成抹除動作時的浮置閘上 表面-第三閘上表面間的標高差與控制閘一第三閘間的電 位差之關係圖。 圖9 ( a )〜（c )係顯示實施例二之半導體積體電 路裝置的製造方法的一例之剖面圖。 圖1 0 ( a )〜（d )係顯示實施例三之半導體積體 電路裝置的製造方法的一例之剖面圖。 圖11 (a)及（b)係顯示實施例三之半導體積體 電路裝置的製造方法的其他例之剖面圖。 圖12 (a)〜（c)係顯示實施例四之半導體積體 電路裝置的製造方法的一例之剖面圖。 圖13 (a)及（b)係顯示實施例四之半導體積體 電路裝置的製造方法的一例之剖面圖，（c )爲擴大（b )中的一部分之剖面圖，（d )爲用以比較所示之擴大剖 面圖。 圖14 (a)〜（c)係顯示實施例四之半導體積體 電路裝置的製造方法的其他例之剖面圖。 圖1 5 ( a )〜（c )係顯示實施例五之半導體積體 電路裝置的製造方法的一例之剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） —Inn 41— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 經濟部智慧財產局員工消費合作社印製 ----- 五 、 發明説明（9 ) 1 1 圖 1 6 ( a ) ( c )係顯示實 施 例 之 半 導 體 積 體 1 1 電 路 裝 匱 的 製 坦 方 法 的 一例之剖面圖。 ) 1 圖 1 7 ( a ) 及 ( b )係顯示實 施 例 \ . 之 半 導 體 積 體 —v 請 1 I 先 電 路 裝 置 的 製 社 方 法 的 一例之剖面圖。 ) 閲 讀 I 圖 1 8 ( a ) ( d )係顯75貫 施 例 七 之 半 導 體 積 體 背 之 1 電 路 裝 置 的 製 坦 方 法 的 一例之剖面圖ε ) 注 意 事 1 1 圖 1 9 ( a ) ( d )係顯7Κ貫 施 例 七 之 半 導 Mfftt 體 積 體 項 1 4 I 電 路 裝 置 的 製 姐 方 法 的 一例之剖面圖Q ) 填 寫 本 -ΖΓ 圖 2 〇 ( a ) ( C )係顯不實 施 例 七 之 半 導 m 積 用曲 體 貝 '—^ 1 1 I 電 路 裝 置 的 製 坦 方 法 的 一例之剖面圖( ) 1 1 圖 2 1 ( a ) ( d )係顯示實 施 例 八 之 半 導 體 積 體 1 1 電 路 裝 置 的 製 、、生 方 法 的 一^例之剖面圖< ) 訂 I 圖 2 2 ( a ) ( d )係顯不貫 施 例 九 之 半 導 體 目S 積 體 1 1 I 電 路 裝 置 的 製 姐 方 法 的 一*例之剖面圖（ 5 1 1 I 圖 2 3 ( a ) ( c )係顯不實 施 例 九 之 半 導 體 積 體 1 1 電 路 裝 置 的 製 社 m. 方 法 的 一例之剖面圖£ ) 4 圖 2 4 ( a ) c )係顯示實 施 例 九 之 半 導 體 積 體 1 r 電 路 裝 置 的 製 、、生 方 法 的 一*例之剖面圖（ ) ^ I 1 1 [ 符 Ptfe 疏 說 明 ] 1 1 1 2 0 0 、 3 0 0 、 4 0 0 :半導體基板（ 〔矽基板） 1 | 2 0 1 3 0 1 、 4 0 1 :井 1 I 2 0 2 3 0 2 、 4 0 3 :介電層（閘極氧{七 :膜 1 1 1 4 〇 2 ： 元 件 隔 離 膜 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX297公釐） -12- 497265 A7 B7 五、發明説明（10 ) 203、2〇3a、203b、209、209a、 307、3〇7a、307b、308、 308a、3〇8b、311、311a、404、 4 0 4 a :浮置閘多晶矽膜 2 Ο 4、2〇4 a :氮化石夕膜 2〇5、3 0 5、4〇5 :擴散層區域 206、 206a、2 16b、306、406 :導入氮 的氧化砂膜 207、 207a、212、212a、214、 、214a、214a 〜214b、 216、216a、216b、218、218a、 218b、219、219a、219b、 303、3〇3a 、410、4l〇a :成爲第三閘 之多晶矽膜 2〇8 、2〇8a、 217、 217a 、2l7b、 217c 、220、304、3〇4a :氧化石夕膜 210 、210a 、309 、3〇9a 、408 :導入氮 的氧化矽膜 211、211a、31〇、409 :多金屬膜 2 1 1 a、3 1 0 a、4 0 9 a :字線 【較佳實施例之詳細說明】 以下，根據圖面詳細說明本發明之較佳實施例，此外 ’用以說明較佳實施例的全圖中’對於具有相同功能的構 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐厂 〜 丨丨·！β #1 — (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（彳1 ) 件附加相同的符號，省略其重複的說明。 (實施例一） 圖1係顯示本發明的實施例一之半導體積體電路裝置 之 例的一部分俯視圖。圖2 (a) 、（b)及（c)分 別爲圖1中的A — A '線、B — B '線及C — C '線剖面 圖。此外，在圖1的俯視圖中，爲了使圖面易看起見，對 各構件施以陰影線（Hatching )，省略一部分的構件。 本實施例之半導體積體電路裝置具有所謂的快閃記憶 體之記憶胞，此記憶胞具有形成於半導體基板2 0 〇的主 面之井2 〇 1中的源極/汲極擴散層2 0 5、第一閘極（ 浮置閘）2 0 3 b、第二閘極（控制閘）2 1 1 a以及第 三閘2 〇 7 a。各記憶胞的控制閘（第二閘極）2 1 1 a 係連接於行方向（X方向），形成字線w L。 浮置閘（第一閘極）2 0 3 b與井2 0 1被閘極介電 層（第一介電層）202隔離，浮置閘203b與第三閘 207a被介電層（第三介電層）206a隔離，浮置閘 2 0 3 b與字線（控制閘）2 1 1 a被介電層（第二介電 層）2 1 0 a隔離，第三閘2 0 7 a與字線2 1 1 a被介 電層2〇8 a隔離。 源極/汲極擴散層2 0 5係延伸配置在垂直於字線 21 la的延伸方向（X方向）之方向（y方向），當作 連接列方向（y方向）的記憶胞之源極/汲極之局部源（ Local source )線以及局部資料（Local data )線之功能。 即本實施例之半導體積體電路裝置其每一個記憶胞未具備 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-Ί — ^ Φ! (請先閱讀背面之注意事項再填寫本頁) 、1Τ 4 經濟部智慧財產局員工消費合作社印製 -14- 497265 A7 B7 五、發明説明（12 ) 接觸窗（Contact )孔，係由所謂的無接觸窗型陣列（ —___________ (請先閲讀背面之注意事項再填寫本頁)
Array )所構成。在垂直於此擴散層2 〇 5的方向（X方向 )形成通道。 第三閘2 0 7 a的兩個端面係分別夾隔著介電層 2 0 6 a ，與前述浮置閘2 0 3 b的端面之中分別垂直於 字線2 1 1 a以及通道的兩個端面對向存在。 此外，第三閘2 0 7 a係埋入存在於垂直於字線 2 1 1 a以及通道的方向（y方向）之浮置閘203b的 間隙而存在。再者，浮置閘2 0 3 b對稱於第三閘 2 0 7 a ，而且，第三閘2 0 7 a對稱於浮置閘2 0 3 b 〇 4 經濟部智慧財產局員工消費合作社印製 另一方面，在本實施例中，形成源極/汲極的一對擴 散層2 0 5係不對稱於浮置閘圖案2 0 3 b之位置關係， 另一側的擴散層爲不與浮置閘重疊的偏移（Offset )構造 。而且，在本實施例中，使第三閘2 0 7 a與擴散層 2 0 5的各個一部分重疊而存在。如此一來，本實施例中 在第三閘2 0 7 a下的井中也形成通道，第三閘2 0 7 a 不僅是當作抹除閘，也能當作控制存在於其下部的通道之 閘極來作用。 即當寫入時，對控制閘施加正的大電壓，例如1 2 V 左右，而且’對第二聞施加2 V左右的低電壓’此外’封 汲極施加5 V左右的電壓。源極以及井保持在0 V.。如此 一來，在第三閘2 0 7 a下的井中形成通道，在源極側的 浮置閘端部之通道產生熱電子，電子被注入到浮置閘。即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 15- 497265 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（13 ) 本第三閘2 0 7 a係當作控制存在於其下部的通道之鬧極 來作用。如果依照本記憶胞，與習知的N〇R型快閃記憶 體比較，熱電子的產生以及注入效率增大，可在小通道電 流的區域進行寫入。因此，以具備與習知相同程度的電流 供給能力之內部電源，可進行千位元組級（Kilo byte order )以上的多數個記憶胞的並行寫入。 當抹除時，對字線施加負的大電壓，例如- 1 3 · 5 V，而且，對第三閘施加正的小電壓，例如3 · 5 V。據 此，隧穿（Tunnel )電流自浮置閘流到第三閘。儲存於浮 置閘的電子被放射出。即第三閘2 0 7 a也能當作抹除閘 來作用。本實施例爲第三閘2 0 7 a的上表面比浮置閘 2 0 7 b的上表面還低之構造。據此，當抹除時，可防止 在浮置閘上端部之局部的電場增加，可抑制重複重寫後的 金屬間介電層（介電層2 0 6 a )的劣化。據此，可確保 記憶胞的可靠度。 此外，這種構造即使存在浮置閘2 0 3 b與控制閘 2 1 1 a以外的第三閘2 0 7 a ，可將字線W L方向（X 方向）以及局部資料線方向（y方向）的間距當作最小加 工尺寸的兩倍。因此，以交叉點（C r 〇 s s ρ 〇 i n t )型的陣列 ，可縮小記憶胞面積成最小的4 F 2 ( F :最小加工尺寸） 〇 圖3〜5係顯示實施例一之半導體積體電路裝置的製 造方法的一例之剖面圖。 首先，在半導體基板2 0 〇形成ρ型（第一導電型） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董） ---；--；------------IT------— J--J (請先閱讀背面之注意事項再填寫本頁) -16- 497265 A7 ---~~----gz__ 五、發明説明（14 ) ' — 的井2 Ο 1，在井2 ο 1上利用例如熱氧化法形成丄2 nm左右的閘極介電層（第一介電層）2〇2 (圖3 (a )卜 接者’依次沉積摻雜成爲浮置閘2 〇 3 b的摻雜磷（ P)之多晶砂膜2 0 3與氮化砂膜2 〇 4 (圖3 (b )) 。對於多晶矽膜2 0 3與氮化矽膜2 0 4的沉積，可利用 例如 C V D ( Chemical Vapor Deposition )法。 其次，藉由微影（Lithography)與乾蝕刻（Dry etching )技術，形成前述氮化矽膜2 〇 4以及多晶矽膜 2 0 3的圖案。藉由此圖案的形成，氮化砂膜2 〇 4以及 多晶矽膜2 0 3變成氮化矽膜2 0 4 a以及多晶砂膜 2〇3a (圖3 (c))，爲了延伸於y方向來形成，圖 案形成帶（Stnpe )狀。 然後，藉由斜離子植入法將砷（A s )離子植入井 2 0 1 ，形成成爲記憶胞的源極/汲極之擴散層2 0 5 ( 圖3 ( d ))。擴散層2 0 5係當作記憶胞的源線或資料 線來作用。當進行此離子植入時，氮化矽膜2 0 4 a以及 多晶砂膜2 0 3 a係當作罩幕來作用，擴散層2 0 5相對 於多晶矽膜2 0 3 a係形成自對準。此外，因氮化矽膜 2 〇 4 a以及多晶矽膜2 0 3 a延伸於y方向形成帶（
Stnp )狀，故擴散層2 0 5延伸於y方向形成。此外，擴 散層2 0 5因藉由斜離子植入法而形成，故照射離子被氮 化矽膜2 〇 4 a以及多晶砍膜2 0 3 a遮蔽’多晶矽膜 2 0 3 a間的全區域不會形成擴散層2 0 5。而且，因由 本紙張尺度適用中國國家標準（CNS)A4規格（2i〇x297公釐） Φ! (請先閲讀背面之注意事項再填寫本頁} -、11 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（15 ) 斜方向照射離子，故多晶矽膜2 0 3 a下部的一部分也形 成擴散層2 0 5。如此一來，如前述使第三閘2 0 7 a與 擴散層2 0 5其各個的一部分重疊來形成，第三閘 2 0 7 a下面的井2 0 1中也形成通道。 此外，本工程因被蝕刻的構件（氮化矽膜2 0 4 a以 及多晶矽膜2 0 3 a )不含金屬膜或金屬化合物，故在此 鈾刻工程後的淸洗工程，無金屬溶解，溶解金屬再付著於 被鈾刻的構件壁面。因此，下一個工程說明的氧化矽膜 2 0 6並未包含金屬（雜質），可抑制氧化矽膜2 0 6的 缺陷到很低》可提局可靠度。 其次，利用以下的方法，形成用以隔離浮置閘 2〇3b與第三閘207a之氧化矽膜206。 首先，利用低壓化學氣相沉積法（LPCVD: Low Pressure Chemical Vapor Deposition )沉積 1 〇 · 5 n m 左 右的氧化矽膜（圖3 ( e ))。接著，在氨環境中熱處理 此氧化矽膜，導入氮到前述氧化矽膜2 0 6。然後，對導 入氮的氧化矽膜2 0 6進行濕式氧化處理。此乃用以除去 藉由在氨中的熱處理導入到氧化矽膜中的氫。 利用此方法形成的氧化矽膜2 0 6其膜中的電荷陷入 量很小，具有高的重寫抗性。即假定電荷陷入氧化矽膜 2 0 6中的話，陷入的電子在放置狀態下移動到第三閘， 此移動電子的量很多時，引起保留不良的可能性變.大。因 移動電子量與陷入密度同時增大，故氧化矽膜2 0 6中的 陷入量多的話，引起保留不良的機率變高。但是本實施例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Φ—, (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -18- 497265 A7 _ B7 五、發明説明（16 ) 因膜中的電荷陷入量可被抑制，故可抑制保留不良，可實 現局的重寫抗性。而且，氧化砂膜2 0 6不含金屬雜質如 前述。 然後，沉積成爲第三閘2 0 7 a的摻雜磷（P )之多 晶矽膜2 0 7，使其完全埋入浮置閘圖案2 0 3 a的間隙 (圖4 ( a ))。對於形成多晶矽膜2 0 7，使用例如 C V D 法。 然後，進行例如非等向性乾蝕刻，回蝕（Etch back ) 多晶矽膜2 Ο 7。據此，在浮置閘圖案2 Ο 3 a的間隙形 成殘留成預定厚度的第三閘2 0 7 a (圖4 ( b ))。此 處，前述回鈾後所殘存的多晶矽膜（第三閘2 0 7 a )的 膜厚係調整成與浮置閘多晶矽2 0 3 a的膜厚相比爲較小 來形成。如此，藉由形成薄的第三閘2 0 7 a的膜厚，提 高絕緣浮置閘多晶矽2 0 3 a與第三閘2 0 7 a之介電層 2 0 6 a的可靠度，可降低保留不良如前述。 之後，沉積氧化矽膜2 0 8使其完全埋入浮置閘圖案 2〇3 a的間隙（圖4 ( c ))。對於氧化矽膜2 0 8的 沉積，使用例如C V D法。 其次，藉由例如化學機械硏磨法（C Μ P法：
Chemical Mechanical Polishing )硏磨氧化矽膜 2 0 8 直到 氮化矽膜2 0 4 a露出爲止。（氮化矽膜2 04 a以及氧 化矽膜2 0 6以及2 0 8分別變成氮化矽膜2 0 4. b、介 電層206a以及氧化5夕膜208a)(圖4 (d))。 然後，利用例如熱磷酸水溶液除去氮化矽膜2 0 4 b 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 丨_q ΦII (請先閱讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 -19- 497265 A7 B7 五、發明説明（17 ) (請先閱讀背面之注意事項再填寫本頁) ’使多晶矽2 0 3 a的表面露出（圖5 ( a ))。其次， 沉積摻雜磷（p )的多晶矽膜2 0 9 (圖5 ( b ))，對 此多晶矽膜2 0 9進行非等向性乾蝕刻（多晶矽膜2 0 9 變成209a)(圖5 (c))。多晶矽膜209a與多 晶矽2 〇 3 a電性連接，以此兩層多晶矽形成浮置閘。多 晶矽2 0 9 a增大浮置閘的表面積’有增大記憶胞的耦合 (Couplmg )比之效果。如此一來，可降低寫入/抹除時 的內部動作電壓。 其次，藉由與圖3 ( e )所示的方法相同的手法，形 成隔離浮置閘與字線的添加氮之氧化矽膜（膜厚1 〇 . 5 nm 左右）210(圖 5(d))。 然後，沉積多晶矽膜、氮化鎢膜、鎢膜之疊層膜，即 所謂的多金屬（Poly metal )膜，藉由微影與乾蝕刻技術 對該多金屬膜形成圖案以形成字線2 1 1 a。此形成圖案 係使字線2 1 1 a延伸於X方向，即用以在垂直於擴散層 20 5、第三閘207a的延伸方向（y方向）之方向（ X方向）延伸來形成圖案。 經濟部智慧財產局員工消費合作社印製 此外，蝕刻氧化矽膜2 1 0、多晶矽膜2 0 9 a、 2〇3 a ，完成浮置閘（據此，氧化矽膜2 1 0變成 2 1〇a ，多晶矽2〇3 a 、2 0 9 a分別變成2 0 3 b 以及2 0 9 b )(圖5 ( e ))。此外，此蝕刻工程，氧 化矽膜2 1 0在被蝕刻的階段係以氧化矽膜可被蝕刻的條 件來進行飩刻，而多晶矽膜2 0 9 a、2 0 3 a在被蝕刻 的階段係以矽被蝕刻，但氧化矽膜不被鈾刻的選擇鈾刻條 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 497265 A7 B7 五、發明説明（18 ) (請先閱讀背面之注意事項再填寫本頁) 件來進行蝕刻。如此一來，氧化矽膜之介電層2 0 8 a當 作鈾刻停止層來作用，介電層2 0 8 a下邰的第三閘 2 0 7 a不會被蝕刻。即藉由此蝕刻工程，第三閘 2 〇 7 a繼續維持延伸於y方向而形成的帶狀形體，浮置 閘2 〇 3 b在X方向、y方向的兩方向中被分離，形成島 狀的浮置閘。 之後，（未圖示）形成金屬間介電層後，形成字線 2 1 1 a、源極/汲極擴散層2 0 5、井2 0 1到第三閘 2 0 7 a的接觸窗孔，接著，沉積金屬膜，對此金屬膜形 成圖案當作配線可完成記憶胞。 圖6爲在藉由上述方法形成的記憶胞中，進行重複重 寫時的重寫次數與啓始電壓的關係圖。同圖爲了比較起見 ，以使用前述文獻1的技術作成的記憶胞之資料爲習知技 術來顯示。 習知技術由重寫次數超過1 0 4次附近開始降低抹除速 度，啓始値裕度窗（Window )變窄。這點可認爲是以下的 理由所造成。 經濟部智慧財產局員工消費合作社印製 即可認爲在習知技術中，浮置閘的上表面係存在於比 第三閘的上表面還低的位置。在這種構造的記憶胞中，若 對第三閘施加抹除電壓，則電力線會集中於浮置閘上端的 凸部，絕緣此部分之多晶矽間的金屬間介電層之電場與浮 置閘側壁平坦部比較係增大。因此，僅浮置閘上端的凸部 流過隧穿電流的結果，與凸部接觸的部分之金屬間介電層 因重寫次數少而劣化，電子被陷入。藉由這種電子陷入， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（19 ) 使施加於金屬間介電層之電場有效地減少的結果’抹除速 度降低，啓始値裕度窗變窄。 相對於此，在本實施例之記憶胞中，即使進行1 〇 6次 的重寫，啓始値裕度窗也幾乎不產生變化。此乃因浮置閘 2 0 9 a的上表面之凸部接觸厚的氧化膜2 0 8 a ，抹除 時的電子放射係在浮置閘2 0 3 b的側壁平坦部進行。 圖7爲本實施例的記憶胞進行1 0 6次重寫後，顯示測 定放置時的啓始電壓之變化的結果圖。同圖也倂記前述相 同的習知技術中的結果。 在習知技術中，可看到放置時間的增大同時大啓始値 降低。相對於此，本實施例觀察不到啓始値降低。此乃因 與習知技術比較，本實施例的記憶胞伴隨著重寫之多晶矽 間的金屬間介電層之劣化很少，可抑制儲存在浮置閘的電 子洩漏到第三閘。 此外，令第三閘的上表面較浮置閘上表面還低的位置 對於動作電壓的降低也有效。圖8爲顯示欲以預定時間完 成抹除動作時的浮置閘上表面-第三閘上表面間的標高差 與控制閘一第三閘間的電位差之關係圖。此處，浮置閘膜 厚爲一定。而第三閘上表面的位置比浮置閘上表面高時， 標高差爲正値，第三閘上表面的位置比浮置閘上表面低時 ，標高差爲負値。由同圖獲知’第三閘上表面的位置比浮 置閘上表面低的程度，可減少抹除時的第三閘控制鬧間的 電壓，可降低動作電壓。 此外，第三閘上表面的位置比浮置閘上表面高時，字 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） "" -22- I-^-10 01T舞丨^I-： (請先閲讀背面之注意事項再填寫本頁) 497265 Α7 Β7 五、發明説明（20 ) 線-第三閘間短路’雖然發生所希望的記憶胞無法動作之 不良’但藉由令第三閘上表面的位置比浮置閘上表面低， 可抑制本不良。 而且’以上述方法形成的記憶胞儘管具有浮置閘以及 控制閘以外的第三閘，仍可將局部資料線方向以及字線方 向的尺寸分別當作最小加工尺寸的F的2倍。因此，記憶 胞面積可縮小成4 F 2。 (實施例2 ) 圖9係顯示本發明的實施例二之半導體積體電路裝置 的製造方法之一例的俯視圖。本實施例的製造方法與實施 例一的製造方法之不同爲沉積成爲第三閘之多晶矽膜時， 其膜厚比實施例一薄。然後，在膜沉積後所產生的浮置閘 圖案間隙的多晶矽上的凹處埋入光阻，以接近等速回蝕上 述光阻與成爲第三閘之多晶矽，僅殘留多晶矽於浮置閘圖 案間。快閃記憶胞的平面配置，完成後的剖面構造、動作 方式與實施例一相同，此處省略說明。 以下，說明本實施例的製造方法。首先，藉由與實施 例一的圖3 ( a )到（e )所示的相同方法，在矽基板 2 0 0依次形成井2 〇 1、閘極氧化膜2 0 2、浮置閘圖 案2 0 3 a、2 0 4 a、擴散層2 0 5、用以隔離浮置閘 與第三閘的添加氮之氧化砂膜2 0 6 (未圖示）。 然後，沉積成爲第三閘的摻雜磷的多晶砂膜2 1 2在 未埋入浮置閘圖案2 0 3 a 、2 0 4 a的間隙（圖9 ( a _本纸張用中國國家標準(CNS ) Α4規格（210X297公釐）於 —；—：-----— (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 497265 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（21 ) ))。多晶矽膜2 1 2的膜厚爲接近記憶胞完成後的第三 閘的膜厚。 其次，塗布光阻2 1 3使光阻2 1 3完全埋入浮置鬧 圖案2 〇 3 a 、2 0 4 a的間隙（圖9 ( b ))。然後， 以接近相等的速度回蝕上述光阻2 1 3與多晶矽膜2 1 2 ，僅殘留預定厚度的多晶矽膜2 1 2於浮置閘圖案 2 0 3 a 、2 0 4 a的間隙（多晶矽2 1 2變成2 1 2 a )(圖9 ( c ))。蝕刻係以光阻完全消失的狀態爲終點 0 然後，藉由與實施例一的圖4 ( C )到圖5 ( e )相 同方法形成氧化矽膜2 0 8 a、第二層浮置閘多晶矽膜 2 0 9 a、添加氮的氧化矽膜2 1 0、多金屬膜所構成的 字線2 1 1 a，完成記憶胞。 利用本方法所形成的記憶胞與實施例一比較，可降低 第三閘2 1 2 a的膜厚誤差。即多晶矽膜2 1 2當作膜來 形成，具有此膜厚可當作第三閘的膜厚，故膜厚控制很容 易。而且，本實施例因形成富流動性的光阻2 1 3 ，故可 提高回蝕開始時的光阻2 1 3之表面平坦性。因此，可提 高回蝕後的第三閘的平坦性。再者，本實施例藉由起因於 光阻2 1 3之電漿發光強度的監控（Moiutor )，可容易進 行回鈾的終點檢測。此結果，第三閘的膜厚控制很容易。 而且，因本實施例使用光阻2 1 3 ，故凹部不形成孔洞（ Void )，可提高回鈾的管理性，使第三閘的膜厚控制容易 進行。相對於此，實施例一藉由回餓形成第三聞，而且因 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） IJ--：------------IX------J--； (請先閱讀背面之注意事項再填寫本頁) -24- 497265 A7 B7____ 五、發明説明泛2 ) 該回蝕藉由時間管理來進行，故膜厚控制比本實施例難 因此，本實施可降低記憶胞間的耦合比之誤差’謀求寫λ /抹除時間的均勻化。 此外，與實施例一相同，與習知技術比較可抑制重複 重寫時的啓始値裕度窗之狹帶化。而且，也能抑制放置後 的啓始値變動。而且，以低電壓可動作。總計可抑制抹除 閘-浮置閘間的短路。而且，可縮小記憶胞面積成4 F 2 ° 再者，可增大寫入單位，謀求寫入速度的增大。 (實施例三） 圖1 0係顯示本發明的實施例三之半導體積體電路裝 置的製造方法之一例的剖面圖。本實施例的製造方法與實 施例二的製造方法之不同爲沉積成爲第三閘之多晶矽膜後 ，塗布光阻進行回鈾前，利用化學機械硏磨法除去浮置閘 圖案上的多晶矽膜。快閃記憶胞的平面配置，完成後的剖 面構造、動作方式與實施例一相同，此處省略。 本記憶胞的製造方法如以下所示。首先，藉由與實施 例一的圖3 ( a )到（e )所示的相同方法，在矽基板 2 0 0依次形成井2 0 1、閘極氧化膜2 0 2、浮置閘圖 案2 0 3 a、2 0 4 a、擴散層2 0 5、用以隔離浮置閘 與第三閘的添加氮之氧化矽膜2 〇 6 (未圖示）。 然後’沉積成爲第三閘的摻雜磷的多晶矽膜2 .1 4在 未埋入浮置閘圖案2 0 3 a 、2 0 4 a的間隙（圖1 0 ( a )) °多晶矽膜2 1 4的膜厚爲接近記憶胞完成後的第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） | _0 _! (請先閲讀背面之注意事項再填寫本頁)
、1T 4 經濟部智慧財產局員工消費合作社印製 -25- 497265 A7 __B7 五、發明説明) 三閘的膜厚。 丨_;—Ί 4—, (請先閲讀背面之注意事項再填寫本頁) 其次，利用化學機械硏磨法（C Μ P法）硏磨除去上 述多晶矽膜2 1 4直到浮置閘圖案的氮化矽膜2 0 4 a露 出爲止（多晶砂吴2 1 4以及興化砂fe2 0 6分別變成 2 14a、206a)(圖 10(b))。 其次，塗布光阻2 1 5使光阻2 1 5完全埋入浮置閘 圖案2〇3 a 、2〇4 a的間隙（圖1 〇 ( c ))。然後 ，以接近相等的速度回鈾上述光阻2 1 5與多晶矽膜 2 1 4 a ，僅殘留預定厚度的多晶矽膜2 1 4 a於浮置閘 圖案2 0 3 a、2 0 4 a的間隙（多晶矽2 1 4 a變成 2 14b)(圖1 0 ( d ))。蝕刻係以光阻完全消失的 狀態爲終點。 然後，藉由與實施例一的圖4 ( c )到圖5 (' e )相 同方法形成氧化矽膜2 0 8 a、第二層浮置閘多晶矽膜 2 0 9 a、添加氮的氧化矽膜2 1 〇、多金屬膜所構成的 字線2 1 1 a ，完成記憶胞。 經濟部智慧財產局員工消費合作社印製 利用本方法所形成的記憶胞與實施例二比較，可更降 低第三閘2 1 4 b的膜厚誤差。即本實施例因多晶矽膜 2 1 4的頂面預先以C Μ P法來硏磨，故可降低多晶矽的 飩刻量。此結果，可降低第三閘2 1 4 b的膜厚誤差。因 此，可降低記憶胞間的耦合比誤差’謀求寫入/抹除時間 的均勻化。 此外，與實施例一相同’與習知技術比較可抑制重複 重寫時的啓始値裕度窗之狹帶化。而且，也能抑制放置後 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） -26- 497265 A7 B7 —- 1' ~ 五、發明説明（24 ) 的啓始値變動。而且’以低電壓可動作。總計可抑制抹除 閘一浮置閘間的短路。而且’可縮小記憶胞面積成4 F 2。 再者，可更增大寫入單位，謀求寫入速度的增大。 此外，如圖1 1所示，在利用C Μ P法進行的多晶矽 膜2 1 4之硏磨前，形成氧化矽膜2 1 4 > (例如 丁 Ε〇S氧化膜、S〇G膜等）（圖1 1 ( a ))，此氧 化矽膜2 1 4 >與多晶矽膜2 1 4都可藉由C Μ P法來硏 磨（氧化矽膜2 1 4 >變成2 1 4 a > )(圖1 1 ( b ) )。這種情況不會有因C Μ P法造成多晶政膜2 1 4倒向 凹部內側而損傷。然後，選擇性地除去氧化矽膜2 1 4 / ，可繼續前述圖1 0 ( b )以後的工程。 (實施例四） 圖1 2及圖1 3係顯示本發明的實施例四之半導體積 體電路裝置的製造方法之一例的剖面圖。本實施例的製造 方法與實施例二的製造方法之不同爲沉積成爲第三閘之多 晶矽膜後，形成氧化矽膜當作回飩時的保護膜。快閃記憶 胞的平面配置，完成後的剖面構造、動作方式與實施例一 相同，此處省略。 首先，藉由與實施例一的圖3 ( a )到（e )所示的 相同方法，在矽基板2 0 0依次形成井2 0 1、閘極氧化 膜2 0 2、浮置閘圖案2 0 3 a、2 0 4 a、擴散層 2 〇 5、用以隔離浮置閘與第三閘的添加氮之氧化矽膜 206 (未圖示）〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ——·II：-----$II (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -27- 497265 A7 B7 五、發明説明（25 ) 然後，沉積成爲第三閘的摻雜磷的多晶矽膜2 1 6在 未埋入浮置閘圖案2 0 3 a 、2 0 4 a的間隙（圖1 2 ( (請先閲讀背面之注意事項再填寫本頁) a ))。多晶矽膜2 1 6的膜厚爲接近記憶胞完成後的第 三閘的膜厚。 其次，形成成爲回鈾多晶矽膜2 1 6時的保護膜之氧 化矽膜2 1 7 (圖1 2 ( b ))。 接著，利用化學機械硏磨法硏磨除去上述多晶矽膜 2 1 6以及氧化矽膜2 1 7，直到浮置閘圖案的氮化矽膜 2 0 4 a露出爲止（多晶矽膜2 1 6、氧化矽膜2 0 6以 及2 1 7分別變成2 1 6 a、2 0 6 a以及2 1 7 a )( 圖 1 2 ( c ))。 然後，回蝕多晶矽膜2 1 6 a ，殘留預定厚度的多晶 矽膜2 1 6 a於浮置閘圖案2 0 3 a、2 0 4 a的間隙（ 多晶矽膜2 1 6 a變成2 1 6 b )(圖1 3 ( a ))。 接著，利用濕式鈾刻除去殘留於浮置閘圖案2 0 3 a 、2 0 4 a的間隙之氧化矽膜2 1 7 a。 然後，藉由與實施例一的圖4 ( c )到圖5 ( e )相 經濟部智慧財產局員工消費合作社印製 同方法形成氧化矽膜2 0 8 a、第二層浮置閘多晶矽膜 2 0 9 a、添加氮的氧化矽膜2 1 0、多金屬膜所構成的 字線2 1 1 a，完成記憶胞。 利用本方法所形成的記憶胞與實施例一到三相同，與 習知技術比較可抑制重複重寫時的啓始値裕度窗之狹帶化 。而且，也能抑制放置後的啓始値變動。而且，以低電壓 可動作。總計可抑制第三閘-浮置閘間的短路。而且，可 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -28- 497265 A7 _____ B7 ____ 五、發明説明（26 ) 縮小記憶胞面積成4 F 2。再者，可更增大寫入單位，謀求 寫入速度的增大。 此外，本實施例因形成氧化矽膜2 1 7 a於第三閘 2 1 6 b的完成狀態之中央部，故未被氧化矽膜2 1 7 a 覆蓋的氧化矽膜2 1 7 a的側壁部分（第三閘2 1 6 b的 兩端部）選擇性地被蝕刻。因此，在第三閘2 1 6 b的完 成狀態中，其兩端部的鈾刻剖面形狀即使是在側壁部分也 能十分平坦地形成。即在一般的蝕刻中，因側壁部分的鈾 刻速度很慢，其形狀如圖1 3 ( d )所示，在側壁部分以 殘留銳利的突起P之形狀來形成。但是，本實施例因如前 述在中央部形成當作罩幕（M a s k )作用的氧化矽膜 2 1 7 a ，故不會變成這種形狀。因此，第三閘2 1 6 b 的標高可確實形成比浮置閘2 0 3 a的標高低，可確實達 成本發明的目的。 此外，如圖1 4所示，取代氧化矽膜2 1 7，形成埋 入凹部的厚膜厚的氧化矽膜2 1 7 c也可以（圖1 4 ( a ))。然後，對氧化矽膜2 1 7 c以及多晶矽膜2 1 6施 以利用C Μ P法所造成的硏磨（圖1 4 ( b ) ) ◦此時， 氧化矽膜2 1 7 c變成氧化矽膜2 1 7 d，多晶矽膜 2 1 6變成多晶矽膜2 1 6 a。然後，與前述相同回蝕多 晶矽膜2 1 6 a ，殘留預定厚度的多晶矽膜2 1 6 a於浮 置閘圖案2 0 3 a 、2 0 4 a的間隙（多晶矽2 1 .6 a變 成2 1 6 b )(圖1 4 ( c ))。之後，除去氧化矽膜 2 1 7 d繼續圖1 3 ( b )以後的工程。這種情況可防止 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' - -29 - I-ΊΙΟ _丨| (請先閱讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（27 ) 因C Μ P法造成氧化矽膜2 1 6倒向凹部內側而損傷。 (實施例五） 圖1 5係顯示本發明的實施例五之半導體積體電路裝 置的製造方法之一例的剖面圖。本實施例在加工成爲第三 閘之多晶矽膜時，倂用化學機械硏磨法與利用乾蝕刻所進 行的回蝕。快閃記憶胞的平面配置，完成後的剖面構造、 動作方式與實施例一相同，此處省略。 首先，藉由與實施例一的圖3 ( a )到（e )所示的 相同方法，在矽基板2 0 0依次形成井2 0 1、閘極氧化 膜2 0 2、浮置閘圖案2 0 3 a、2 0 4 a、擴散層 2 0 5、用以隔離浮置閘與第三閘的添加氮之氧化矽膜 2 0 6 (未圖示）。 然後，沉積成爲第三閘之摻雜磷的多晶矽膜2 1 8在 完全埋入浮置閘圖案2 0 3 a 、2 0 4 a的間隙（圖1 5 (a ))。 其次，利用化學機械硏磨法硏磨除去上述多晶矽膜 2 1 8直到浮置閘圖案的氮化矽膜2 0 4 a露出爲止（多 晶矽膜2 1 8、氧化矽膜2 0 6分別變成2 1 8 a、 2 0 6 a)(圖 15(b))。 然後，回蝕多晶矽膜2 1 8 a ，殘留預定厚度的多晶 矽膜2 1 8 a於浮置閘圖案2 0 3 a、2〇4 a的間隙（ 多晶矽218a變成218b)(圖15(c))。 然後，藉由與實施例一的圖4 ( c )到圖5 ( e )相 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 丨！ 41— (請先閱讀背面之注意事項再填寫本頁) 訂 - 經濟部智慧財產局員工消費合作社印製 -30- 497265 A7 B7 五、發明説明（28 ) 同方法形成氧化矽膜2 0 8 a、第二層浮置閘多晶矽膜 2 0 9 a、添加氮的氧化矽膜2 1 0、多金屬膜所構成的 字線2 1 1 a ，完成記憶胞。 利用本方法所形成的記憶胞與實施例一到四相同’與 習知技術比較可抑制重複重寫時的啓始値裕度窗之狹帶化 。而且，也能抑制放置後的啓始値變動。而且，以低電壓 可動作。總計可抑制第三閘-浮置閘間的短路。而且’可 縮小記憶胞面積成4 F 2。再者，可更增大寫入單位，謀求 寫入速度的增大。 此外，本實施例的製造方法如圖1 5 ( b )所示，因 硏磨多晶矽膜2 1 8，故其表面被平坦化。因此，可降低 之後的回蝕中的多晶矽之除去量，故可降低回蝕工程的負 荷。而且，因在平坦化後進行蝕刻，故有容易平坦地形成 多晶矽膜2 1 8 b的表面之優點。 (實施例六） 圖1 6及圖1 7係顯示本發明的實施例六之半導體積 體電路裝置的製造方法之一例的剖面圖。本實施例與實施 例一到五之不同爲利用熱氧化法調整成爲第三閘之多晶矽 膜的上表面高度。快閃記憶胞的平面配置，完成後的剖面 構造、動作方式與實施例一相同，此處省略。 首先，藉由與實施例一的圖3 ( a )到（e ).所示的 相同方法，在矽基板2 0 0依次形成井2 0 1、閘極氧化 膜2 0 2、浮置閘圖案2 0 3 a、2 0 4 a、擴散層 本紙張尺度適用中國國家標準（CNS) A4規格（21Gx297公酱) ~ J—Ί Φ — , (請先閱讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 -31 · 497265 A7 B7 __ 五、發明説明（29 ) 2 〇 5、用以隔離浮置閘與第三閘的添加氮之氧化砂月旲 2〇6(未圖示）。 (請先閱讀背面之注意事項再填寫本頁) 然後，沉積成爲第三閘的摻雜磷的多晶砂膜2 1 9在 完全埋入浮置閘圖案2 0 3 a、2 0 4 a的間隙（圖1 6 (a ))。 然後，進行非等向性乾蝕刻，回蝕多晶矽膜2 1 9 ’ 使多晶矽膜2 1 9殘留於浮置閘圖案2 〇 3 a的間隙（多 晶矽 219 變成 219a)(圖 16(b))。 其次，利用熱氧化法在多晶矽膜2 1 9 a的表面形成 氧化矽膜2 2 0，使多晶矽膜2 1 9 a的上表面位於比浮 置閘多晶矽2 0 3 a還下之所希望的位置（多晶矽 219a變成219b)(圖16(c))。此時，氧化 砂膜2 0 6中的氮具有抑制浮置閘多晶矽2 0 3 a的側壁 被氧化之效果，很適合。 之後，利用氟酸水溶液除去存在於氮化矽膜圖案 2 0 4a的上表面上之氧化矽膜206 (氧化矽膜206 變成 206b)(圖 17 (a))。 經濟部智慧財產局員工消費合作社印製 然後，利用熱磷酸水溶液除去氮化矽膜2 0 4 a ，露 出多晶矽203a的表面（圖17 (b))。 之後的工程與實施例一的圖5 ( b )以後的工程相同 〇 本實施例與實施例一到五比較可降低第三閘2 .1 9 b 的膜厚誤差。即在圖1 6 ( b )所示的回蝕工程中，形成 於浮置閘間的凹部之多晶矽膜2 1 9 a的表面係形成於比 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 497265 A7 B7 五、發明説明（30 ) 較淺的位置，故可平坦地形成。而且，因利用熱氧化法形 成氧化矽膜2 2 0，故其膜厚控制比較容易。因此，可控 制性良好地形成第三閘2 1 9 b的膜厚，可抑制其膜厚誤 差。因此，可降低記憶胞間的耦合比誤差，謀求寫入/抹 除時間的均勻化。 此外，與實施例一相同，與習知技術比較可抑制重複 重寫時的啓始値裕度窗之狹帶化。而且，也能抑制放置後 的啓始値變動。而且，以低電壓可動作。總計可抑制抹除 閘-浮置閘間的短路。而且，可縮小記憶胞面積成4 F 2。 再者，可增大寫入單位，謀求寫入速度的增大。 (實施例七） 圖1 8〜圖2 0係顯示本發明的實施例七之半導體積 體電路裝置的製造方法之一例的剖面圖。本實施例與實施 例一到六不同，係說明在形成浮置閘圖案前，形成第三閘 的情形。快閃記憶胞的平面配置、動作方式與實施例一相 同，此處省略。 首先，在矽基板3 0 0上形成P型井3 0 1後’利用 例如熱氧化法形成1 2 n m左右的閘極氧化膜3 0 2。（ 圖 1 8 ( a ))。 接著，依次沉積成爲第三閘的摻雜磷的多晶矽膜 303以及氧化矽膜304 (圖18 (b))。 其次，藉由微影與乾鈾刻技術，形成前述氧化矽膜 3 0 4以及多晶矽膜3 0 3的圖案（氧化矽膜以及多晶石夕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — I It! (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -33 - 497265 A7 _______Β7 五、發明説明（31 ) 膜分別變成304a、303a)(圖18(c))。 然後，藉由斜離子植入法植入砷離子，形成成爲記憶 胞的源極/汲極之擴散層3 0 5 (圖1 8 ( d ))。 其次，利用與實施例一的圖3 ( e )相同的方法，形 成用以隔離浮置閘與第三閘的添加氮之氧化矽膜3 0 6 ( 圖1 9 ( a ))。沉積成爲浮置閘之摻雜磷的多晶矽膜 3 0 7在完全埋入第三閘圖案3 0 3 a 、3 0 4 a的間隙 (圖 1 9 ( a ))。 然後，進行非等向性乾蝕刻，回鈾多晶矽膜3 0 7， 使多晶矽膜3 0 7殘留於第三閘圖案3 0 3 a 、3 0 4 a 的間隙（多晶矽3 0 7變成3 0 7 a )。此時，調整蝕刻 量使多晶矽膜3 0 7 a的表面比多晶矽膜3 0 3 a的表面 高（圖 19(c))。 然後，沉積摻雜磷的多晶矽膜3 0 8 (圖1 9 ( d ) )，對此多晶矽膜3 0 8進行非等向性乾鈾刻（多晶矽膜 3 0 8變成3 0 8 a )(圖2 0 ( a ))。本多晶矽膜 3 〇 8 a與多晶矽膜3 0 7 a電性連接，以此兩層多晶矽 形成浮置閘。多晶矽3 0 8 a增大浮置閘的表面積’有增 大記憶胞的耦合比之效果。如此一來，可降低寫入/抹除 時的內部動作電壓。 其次，藉由與圖3 ( e )所示的方法相同的手法’形 成隔離浮置閘與字線的1 〇 · 5 n m的添加氮之氧.化矽膜 3〇9(圖 20(b))。 然後，沉積多晶矽膜、氮化鎢膜、鎢膜之疊層膜，即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I—i 4— (請先閱讀背面之注意事項再填寫本頁)
、1T d. 經濟部智慧財產局員工消費合作社印製 -34- 497265 A7
五、發明説明（32 ) 所謂的多金屬膜3 1 〇，藉由眾所周知的微影與乾蝕刻技 術對該多金屬膜形成圖案以形成字線（多金屬膜3 1 〇變 成3 1 〇 a )。再者，依次蝕刻氧化矽膜3 0 9、多晶矽 膜3 0 8 a及3 0 7 a ，完成浮置閘（據此，多晶矽 3 0 8a 、307a 分別變成 308b、307b ，而且 ’氧化矽膜309變成309a)(圖20(c))。 之後，（未圖示）形成金屬間介電層後，形成字線 3 1 0 a、源極/汲極擴散層3 0 5、井3 0 1到第三閘 3 0 3 a的接觸窗孔，接著，沉積金屬膜，對此金屬膜形 成圖案當作配線完成記憶胞。 藉由本實施例所形成的記憶胞與實施例一到六比較， 可降低位元間的寫入/抹除時間誤差。此乃因本實施例第 三閘的上表面位置係以多晶矽膜3 0 3的沉積膜厚來決定 ，故可降低記憶胞間的耦合比之誤差。 此外，因不需要實施例一到五所進行的利用氧化矽膜 2 0 8埋入浮置閘圖案2 0 3 a間，與利用化學機械硏磨 法所進行的平坦化，故可謀求製造工程的簡略化。 此外，與其他實施例相同，與習知技術比較可抑制重 複重寫時的啓始値裕度窗之狹帶化。而且’也能抑制放置 後的啓始値變動。而且，以低電壓可動作。總計可抑制第 三閘一浮置閘間的短路。而且，可縮小記憶胞面積成4 F 2 。再者，可增大寫入單位，謀求寫入速度的增大。 (實施例八） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —丨·— ··------— (請先閲讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 -35- 497265 A7 B7 五、發明説明（a ) 圖2 1係顯示本發明的實施例八之半導體積體電路裝 置的製造方法之一例的剖面圖。本實施例的製造方法係在 形成浮置閘圖案前，形成第三閘之其他例。快閃記憶胞的 平面配置、動作方式與實施例一相同，此處省略。 與貫施例七的圖18 (a)〜圖19 (a)相同的工 程’在矽基板3 0 0上形成P型井3 0 1、閘極氧化膜 3〇2、多晶砂膜303a、氧化砂膜304a ，形成成 爲記憶胞之源極/汲極的擴散層3 0 5、添加氮的氧化矽 膜 3 〇 6。 然後，沉積成爲浮置閘之摻雜磷的多晶矽膜3 1 1。 此時，與實施例七不同，多晶矽膜3 1 1的膜厚爲取未埋 入第三閘圖案3 0 3 a 、3 0 4 a的間隙之値（圖2 1 ( a ) ) ° ， 其次，利用化學機械硏磨法（C Μ P法）硏磨除去多 晶矽膜3 1 1直到氧化矽膜3 0 4 a的上表面露出爲止（ 多晶矽膜3 1 1變成3 1 1 a，氧化矽膜3 0 4 a、 3 〇 6 變成 304b、306a)(圖 21 (b))。此 外，此處雖然舉例說明化學機械硏磨法，但使用回蝕法也 可以。而且，埋入光阻後才進行回蝕也可以。再者，埋入 氧化矽膜後才施以C Μ P法也可以。 其次，藉由與圖3 ( e )所示的方法相同的手法，形 成隔離浮置閘與字線的膜厚約1 0 · 5 n m的添加.氮之氧 化矽膜3 1 0 (圖2 1 ( c ))。 然後，沉積多晶矽膜、氮化鎢膜、鎢膜之疊層膜，即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） IJ ^ 0 |丨 * 4 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -36- 497265 A7 B7 __ 五、發明説明（34 ) 所謂的多金屬膜3 1 〇，藉由眾所周知的微影與乾蝕刻技 術對該多金屬膜形成圖案以形成字線（多金屬膜3 1 〇變 成3 1 〇 a )。再者依次蝕刻氧化矽膜3 0 9、多晶矽膜 3 0 8 a、3 0 7 a，完成浮置閘（據此，多晶矽 3〇7a 、307b分別變成3〇8b 、3〇7b ，而且 ，氧化矽膜3〇9變成3〇9 a )(圖2 1 ( d ))。 之後，（未圖示）形成金屬間介電層後，形成字線 3 1 0 a、源極/汲極擴散層3 0 5、井3 0 1到第二鬧 3 〇 3 a之接觸窗孔，接著，沉積金屬膜’對此金屬膜形 成圖案當作配線完成記憶胞。 藉由本實施例所形成的記憶胞與實施例七相同，可降 低位元間的寫入/抹除時間誤差。而且’因以一層的多晶 矽形成浮置閘，故與實施例七比較，可更謀求製造工程的 簡略化。 此外，與其他實施例相同，與習知技術比較可抑制重 複重寫時的啓始値裕度窗之狹帶化。而且，也能抑制放置 後的啓始値變動。而且，以低電壓可動作。總計可抑制第 三閘-浮置閘間的短路。而且，可縮小記憶胞面積成4 F 2 。再者，可增大寫入單位，謀求寫入速度的增大。 (實施例九） 圖2 2〜圖2 4係顯示本發明的實施例九之半導體積 體電路裝置的製造方法之一例的剖面圖。 首先，在矽基板400中形成p型井401 ，在其上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 丨.丨·--^------- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 -37- 497265 A7 B7 五、發明説明（35 ) 形成成爲元件隔離區域的場氧化層4 0 2 (圖2 2 ( a ) )。其次，利用例如熱氧化法形成閘極氧化膜4 0 3 (圖 2 2(b))。 接著，沉積成爲浮置閘之摻雜磷的多晶矽膜4 0 4 ( 圖2 2 ( c ))，藉由微影與乾蝕刻技術，對前述多晶矽 膜4 0 4形成圖案以形成浮置閘。（多晶矽膜變成4 0 4 a )(圖 2 2 ( d ))。 然後，藉由離子植入法植入砷離子，形成成爲記憶胞 的源極/汲極之擴散層4 0 5 (未圖示）。 其次，利用實施例一的圖3 ( e )所示的方法’形成 用以隔離浮置閘與第三閘的介電層4 0 6 (圖2 3 ( a ) )° 然後，沉積成爲第三閘之摻雜磷的多晶矽膜41 0在 完全埋入浮置閘圖案4 0 4 a的間隙（圖2 3 ( b ))。 然後，利用乾蝕刻技術回触多晶矽膜4 1 0 ’使多晶 矽膜4 1 0的上表面位於比浮置閘多晶矽4 0 4 a的上表 面還低的位置（多晶矽4 1 0變成4 1 0 a )(圖2 3 ( c ) ) ° 然後，藉由與圖3 ( e )所示的方法相同的手法，形 成隔離浮置閘與字線的添加氮之氧化矽膜4 0 8 (圖2 4 (a ) ) 〇 然後，沉積多晶矽膜、氮化鎢膜、鎢膜之疊層膜’即 所謂的多金屬膜4 0 9 (圖2 4 ( b ))，藉由微影與乾 蝕刻技術對該多金屬膜形成圖案以形成字線（多金屬膜 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) 、τ 經濟部智慧財產局員工消費合作社印製 497265 A7 B7 五、發明説明（36 ) 4 0 9 變成 4 〇 9a)(圖 24(c))。 之後，（未圖示）形成金屬間介電層後，形成字線 4 〇 9 a 、源極/汲極擴散層4 0 5、井4 0 1到第三閘 4 〇 7 a之接觸窗孔，接著，沉積金屬膜，對此金屬膜形 成圖案當作配線完成記憶胞。 以上述方法形成的記憶胞與習知技術比較可抑制重複 重寫時的啓始値裕度窗之狹帶化。而且，也能抑制放置後 的啓始値變動。而且，以低電壓可動作。 如果依照本實施例，具有可提高半導體積體電路裝置 的重複重寫後的可靠度之效果。而且，也具有可謀求降低 內部動作電壓之效果。 以上依照實施例具體說明由本發明者所創作的發明， 惟本發明並非限定於前述實施例，在不脫離其要旨的範圍 當然可進行種種的變更。 例如，雖然前述實施例字線的材料使用多晶矽膜、氮 化鎢膜、鎢膜之疊層膜，但取代氮化鎢膜使用其他的阻障 金屬膜，例如鎢、鈦、鉅等的過渡金屬元素單體，或其氮 化物或其矽化物（金屬矽化物，Silicide )或氮化鋁、鈷矽 化物、銷砂化物、再者鈦鎢等的合金膜也能獲得相同的效 果。而且，使用多晶矽膜與金屬矽化物之疊層膜，即所謂 的多晶矽化金屬（Polycide )膜也能獲得相同的效果。 此外，雖然前述實施例字線的材料使用多晶矽.膜、氮 化鎢膜、鎢膜之疊層膜，但取代此疊層膜’使用多晶矽膜 與金屬矽化物之疊層膜也能獲得相同的效果。金屬矽化物 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — J-I.ΦII * - (請先閱讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 -39- 497265 A7 ____B7 五、發明説明（37 ) 之代表例有鎢矽化物膜。而且，以多晶矽單層膜也能獲得 相同的效果。 (請先閲讀背面之注意事項再填寫本頁) 此外，前述實施例雖然使用添加氮之氧化矽膜當作隔 離浮置閘與第三閘的介電層，但在應用本非揮發性半導體 記憶裝置於重寫次數少的製品時，使用利用習知的熱氧化 法或C V D法所形成的氧化矽膜也可以。 此外，前述實施例雖然對於隔離浮置閘與控制閘的介 電層也使用添加氮之氧化矽膜，但在以重寫時的內部動作 電壓或重寫速度不是很重要的目的來使用的情況，使用習 知廣泛被使用的氧化矽膜/氮化矽膜/氧化矽膜的疊層膜 ，即所謂的〇N〇膜也可以。 此外，前述實施例雖然以在P型井中形成η型擴散層 之η通道型的記憶胞爲例來說明，但即使在井爲η型，擴 散層爲變成Ρ型的Ρ通道型之記憶胞中也能獲得相同的效 果。這種情形寫入時的控制閘、第三閘以及汲極的電位相 對於井電位爲相對的負値。這種情形因熱電子而產生電子 注入。 經濟部智慧財產局員工消費合作社印製 此外，在上述實施例中，第三閘雖然具有控制寫入時 的分隔通道之閘極以及抹除閘的兩者之功能，但是具備任 何一方的功能的話也可以。 此外，在任何實施例中，當進行寫入時，儲存於浮置 閘的電子狀態雖然需要最低2狀態，但形成4狀態以上的 水平（Level )，一個記憶胞適用記憶2位元以上的資料之 所謂的多値記憶也可以。習知的多値記憶，即使高精度控 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -40 - 497265 A7 B7 五、發明説明（38 ) (請先閱讀背面之注意事項再填寫本頁) 制儲存於浮置閘的電子量，壓縮各水平的啓始値分布，與 2値記憶比較，有最低啓始値狀態與最高啓始値狀態的差 變大的問題。因此，Fowler Nordheim型的重寫會發生重寫 速度變慢或寫入電壓變高之問題。如果依照本發明，若寫 入以及抹除都在1 3 · 5 V以下，則可低電壓化。換言之 ，因可進行重寫的高速化，故對多値記憶方式極爲有效。 此外，本發明廣泛地適用於具備具有非揮發性半導體 記憶元件之記憶胞陣列（Memory cell array )部之單晶片 微電腦系統（One chip microcomputer system ) L S I 等 的半導體裝置也可以。 【發明的效果】 透過本案所揭示之發明中代表的發明，可獲得的效果 簡單地說明的話，如以下所示。 可提高半導體積體電路裝置的重複重寫後的可靠度。 可謀求降低半導體積體電路裝置的內部動作電壓。 可謀求提高半導體積體電路裝置的良率。 經濟部智慧財產局員工消費合作社印製 可縮小半導體積體電路裝置的記憶胞面積。 可謀求提高半導體積體電路裝置的動作速度。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -41 -

Claims (1)

  1. 497265 8 8 8 8 ABCD 月 Ύ/fnf|正士修莊 /¾ 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 -」 第89 1 1 5624號專利申請案 中文申請專利範圍修正本 民國91年6月修正 1 · 一種半導體積體電路裝置的製造方法，其特徵包 含： 在矽基板中形成第一導電型的井之工程； 在該矽基板上中介第一介電層，形成成爲浮置閘之第 一'圖案之工程； 在該井中形成成爲源極/汲極之第二導電型的半導體 區域之工程； 形成覆蓋該第一圖案之第二介電層之工程； 在由該第一圖案所形成的間隙，中介該第二介電層形 成第三閘之工程；以及 在該浮置閘以及第三閘的上層，形成控制閘之工程， 其中 g亥弟二闊頂面的標局係比成爲該浮置聞之第一'圖案頂 面的標高低來形成。 2 _如申請專利範圍第1項所述之半導體積體電路裝 置的製造方法，其中係由 該第三閘在形成完全埋入該間隙的多晶矽膜後，對該 多晶矽膜施以乾蝕刻之第一方法； 該第三閘在形成完全埋入該間隙的多晶矽膜後，對該 多晶矽膜施以利用化學機械硏磨法所造成的硏磨，然後， (請先閱讀背面之注意事項再填寫本頁) 裝· 訂· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 497265 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 施以乾蝕刻之第二方法；以及 該第三閘在形成完全埋入該間隙的多晶矽膜後，對該 多晶矽膜施以利用化學機械硏磨法所造成的硏磨，然後， 氧化該多晶矽膜的表面部，選擇性地除去該被氧化部分之 第三方法，之任何一種方法所形成。 3 .如申請專利範圍第1項所述之半導體積體電路裝 置的製造方法，其中係由 該第三閘在未完全埋入該間隙而形成多晶矽膜後，形 成埋入該間隙的光阻膜，對該光阻膜以及多晶矽膜施以乾 蝕刻之第一方法； 該第三閘在未完全埋入該間隙而形成多晶矽膜後，對 該多晶矽膜施以利用化學機械硏磨法所造成的硏磨，形成 埋入該間隙的光阻膜，對該光阻膜以及多晶矽膜施以乾蝕 刻之弟—^方法；以及 該第三閘在未完全埋入該間隙而形成多晶矽膜後，沉 積埋入該間隙的氧化矽膜，對該氧化矽膜以及多晶矽膜施 以利用化學機械硏磨法所造成的硏磨，選擇性地除去該間 隙的氧化矽膜，形成埋入該間隙的光阻膜，對該光阻膜以 及多晶矽膜施以乾蝕刻之第三方法，之任何一種方法所形 4 ·如申請專利範圍第3項所述之半導體積體電路裝 置的製造方法，其中該光阻膜以及多晶矽膜的乾蝕刻係以 和該光阻膜以及多晶矽膜約略相等的蝕刻速度來蝕刻。 5 .如申請專利範圍第1項所述之半導體積體電路裝 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂- -線· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -2- 497265 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 置的製造方法，其中該第三閘係藉由在未完全埋入該間隙 而形成多晶矽膜後，在該多晶矽膜上形成氧化矽膜，對該 氧化矽膜以及多晶矽膜施以利用化學機械硏磨法所造成的 硏磨，對該多晶矽膜施以乾蝕刻，除去該氧化矽膜的方法 來形成。 6 .如申請專利範圍第3〜5項中任一項所述之半導 體積體電路裝置的製造方法，其中該多晶矽膜的膜厚比成 爲該浮置閘之第一圖案的膜厚薄。 7 · —種半導體積體電路裝置的製造方法，其特徵包 含： 在矽基板中形成第一導電型的井之工程； 在該矽基板上中介第二介電層，形成第三閘工程； 在該井中形成成爲源極/汲極之第二導電型的半導體 區域之工程； 形成覆蓋該第三閘之第一介電層之工程； 在由該第三閘所形成的間隙，中介該第一介電層形成 成爲浮置閘之第一圖案之工程；以及 在該浮置閘以及第三閘的上層，形成控制閘之工程， 其中 該第三閘頂面的標高係比成爲該浮置閘之第一圖案頂 面的標高低來形成。 8 ·如申請專利範圍第7項所述之半導體積體電路裝 置的製造方法，其中係由 該第一圖案在形成完全埋入該間隙的多晶矽膜後，對 (請先閱讀背面之注意事項再填寫本頁) τ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -3- 497265 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 該多晶矽膜施以乾鈾刻之第一方法； 該第一圖案在形成完全埋入該間隙的多晶矽膜後，對 該多晶矽膜施以利用化學機械硏磨法所造成的硏磨，然後 ，施以乾蝕刻之第二方法； 該第一圖案在未完全埋入該間隙而形成多晶矽膜後， 對該多晶砂膜施以利用化學機械硏磨法所造成的硏磨之第 三方法； 該第一圖案在未完全埋入該間隙而形成多晶砍膜後， 形成埋入該間隙的光阻膜，對該光阻膜以及多晶矽膜施以 乾蝕刻之第四方法；以及 該第一圖案在未完全埋入該間隙而形成多晶矽膜後， 沉積埋入該間隙的氧化矽膜，對該氧化矽膜以及多晶矽膜 施以利用化學機械硏磨法所造成的硏磨之第五方法，之任 何一種方法所形成。 9 ·如申請專利範圍第1〜5、7、8項中任一*項戶斤 述之半導體積體電路裝置的製造方法，其中該第三閘係相 對於該浮置閘自對準地形成。 1 0 ·如申請專利範圍第1〜5、7、8項中任一項 所述之半導體積體電路裝置的製造方法，其中該浮置閘係 相對於該第三閘自對準地形成。 1 1 · 一種半導體積體電路裝置，其特徵包含： 第一導電型的井，形成於半導體基板的主面； 第二導電型的半導體區域，形成於該井內； 第一閘，在該半導體基板上中介第一介電層而形成； 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
    -4- 497265 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 ____々、申請專利範圍 第二閘，在該第一閘上中介第二介電層而形成；以及 第三閘，中介該第一閘與第三介電層而形成，其中 該第三閘係以埋入該第一閘的間隙來形成，該第三閘 表面的標高係比該第一閘表面的標高低。 1 2 .如申請專利範圍第1 1項所述之半導體積體電 路裝置，其中具備 該第三閘爲抹除閘之第一構成； 該第三閘爲控制分隔通道的閘極之第二構成； 該第三閘爲具有控制抹除閘與分隔通道的閘極之兩者 的功能之第三構成，之任何一種的構成。 1 3 .如申請專利範圍第1 1項或第1 2項所述之半 導體積體電路裝置，其中該第三介電層爲添加氮的氧化砍 膜。 1 4 · 一種半導體積體電路裝置的製造方法，其特徵 包含： 在半導體基板中形成第一導電型的井之工程； 在該半導體基板上中介第一介電層，形成成爲浮置閘 之第一圖案之工程； 在該井中形成成爲源極/汲極之第二導電型的半導體 區域之工程； 形成至少覆蓋該各第一圖案的側面以及該各第一圖案 間的該半導體基板表面之第二介電層之工程； 在沉積第三閘的材料膜後，藉由除去該各第一圖案上 (請先閱讀背面之注意事項再填寫本頁) •裝· 、1T 線 本紙張尺度適用中國國家襟準（CNS ) Α4規格（210X297公釐） -5- 497265 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 方的該材料膜，在由該第一圖案所形成的各間隙，形成其 各側面中介兩側的第一圖案的側面與該第二介電層而對向 ，且其底面中介該半導體基板表面與該第二介電層而對向 的第三閘之工程；以及 在該浮置閘以及第三閘的上層，形成控制閘之工程。 1 5 ·如申請專利範圍第1 4項所述之半導體積體電 路裝置的製造方法，其中令該第三閘的側面上端比與該第 三閘的側面對向之成爲該浮置閘的第一圖案的側面上端還 低來形成。 1 6 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在形成完全埋入該間 隙的多晶矽膜後，藉由對該多晶矽膜施以乾蝕刻之方法來 形成。 1 7 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在形成完全埋入該間 隙的多晶矽膜後，藉由對該多晶矽膜施以利用化學機械硏 磨法所造成的硏磨，然後，施以乾蝕刻之方法來形成。 1 8 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在形成完全埋入該間 隙的多晶矽膜後，藉由對該多晶矽膜施以利用化學機械硏 磨法所造成的硏磨，然後，氧化該多晶矽膜的表面部，選 擇性地除去該被氧化部分之方法來形成。 1 9 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在未完全埋入該間隙 (請先閲讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS )八4規格（21〇><297公釐） -6 - 497265 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _ D8 六、申請專利範圍 而形成多晶矽膜後，藉由形成埋入該間隙的光阻膜，對該 光阻膜以及多晶矽膜施以乾蝕刻之方法來形成。 2 0 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在未完全埋入該間隙 而形成多晶矽膜後，藉由對該多晶矽膜施以利用化學機械 硏磨法所造成的硏磨，形成埋入該間隙的光阻膜，對該光 阻膜以及多晶矽膜施以乾蝕刻之方法來形成。 2 1 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在未完全埋入該間隙 而形成多晶矽膜後，藉由沉積埋入該間隙的氧化矽膜，對 該氧化矽膜以及多晶矽膜施以利用化學機械硏磨法所造成 的硏磨’選擇性地除去該間隙的氧化砍膜，形成埋入該間 隙的光阻膜，對該光阻膜以及多晶矽膜施以乾蝕刻之方法 來形成。 2 2 ·如申請專利範圍第1 9〜2 1項中任一項所述 之半導體積體電路裝置的製造方法，其中 該光阻膜以及多晶矽膜的乾蝕刻係以和該光阻膜以及 多晶矽膜約略相等的鈾刻速度來蝕刻。 2 3 ·如申請專利範圍第1 5項所述之半導體積體電 路裝置的製造方法，其中該第三閘係在未完全埋入該間隙 而形成多晶砂膜後，在該多晶砂膜上形成氧化砂膜，對該 氧化砂膜以及多晶政膜施以利用化學機械硏磨法所造成的 硏磨，對該多晶矽膜施以乾蝕刻，除去該氧化砂膜的方法 來形成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝· 訂 線· -7- 497265 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 2 4 ·如申請專利範圍第1 9〜2 1項中任一項所述 之半導體積體電路裝置的製造方法，其中該多晶矽膜的膜 厚比成爲該浮置閘之第一圖案的膜厚薄。 2 5 .如申請專利範圍第2 2項所述之半導體積體電路 裝置的製造方法，其中該多晶矽膜的膜厚比成爲該浮置閘 之第一圖案的膜厚薄。 2 6 ·如申請專利範圍第2 3項所述之半導體積體電 路裝置的製造方法，其中該多晶矽膜的膜厚比成爲該浮置 閘之第一圖案的膜厚薄。 2 7 . —種半導體積體電路裝置的製造方法，其特徵 包含： 在半導體基板中形成第一導電型的井之工程，· 在該半導體基板上中介第二介電層，形成複數個第三 閘之工程； 在該井中形成成爲源極/汲極之第二導電型的半導體 區域之工程； 形成至少覆蓋該各第三閘的側面以及該各第三閘間的 該半導體基板表面之第一介電層之工程； 在沉積浮置閘的材料膜後，藉由除去該各第三閘上方 的該材料膜，在由該第三閘所形成的各間隙，形成其各側 面中介兩側的第三閘的側面與該第一介電層而對向，且其 底面中介該半導體基板表面與該第一介電層而對向的成爲 浮置閘之第一圖案之工程；以及 在該浮置閘以及第三閘的上層，形成控制閘之工程。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
    - 8 - 497265 A8 B8 C8 D8 夂、申請專利範圍 2 8 .如申請專利範圍第2 7項所述之半導體積體電 路裝置的製造方法，其中令該第三閘的側面上端比與該第 三聞的側面對向之成爲該浮置閘的第一圖案的側面上端還 低來形成。 2 9 ·如申請專利範圍第2 8項所述之半導體積體電 路裝置的製造方法，其中該第一圖案係在形成完全埋入該 間隙的多晶矽膜後，藉由對該多晶矽膜施以乾鈾刻之方法 來形成。 3 0 ·如申請專利範圍第2 8項所述之半導體積體電 路裝置的製造方法，其中該第一圖案係在形成完全埋入該 間隙的多晶矽膜後，藉由對該多晶矽膜施以利用化學機械 研1磨法所造成的硏磨，然後，施以乾蝕刻之方法來形成。 3 1 ·如申請專利範圍第2 8項所述之半導體積體電 路裝置的製造方法，其中該第一圖案係在未完全埋入該間 隙而形成多晶矽膜後，藉由對該多晶矽膜施以利用化學機 械硏磨法所造成的硏磨來形成。 3 2 ·如申請專利範圍第2 8項所述之半導體積體電 路裝置的製造方法，其中該第一圖案係在未完全埋入該間 隙而形成多晶矽膜後，藉由形成埋入該間隙的光阻膜，對 該光阻膜以及多晶矽膜施以乾蝕刻之方法來形成。 3 3 ·如申請專利範圍第2 8項所述之半導體積體電 路裝置的製造方法，其中該第一圖案係在未完全埋入該間 隙而形成多晶矽膜後，沉積埋入該間隙的氧化矽膜，藉由 對g亥氧化砂膜以及多晶砍膜施以利用化學機械硏磨法所造 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------«-----裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線_ 經濟部智慧財產局員工消費合作社印製 -9 - t z.\}j
    經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 成的硏磨來形成。 3 4 .如申請專利範圍第1 4〜2 之丰導體積體電m ’崎衣：置的製造方法，其 於該浮置閘自對準地形成。 〃 3 5 ·如申雨專利範圍第2 2項所 路裝置的製造方法， ^ 其中δ亥弟二閘係相 準地形成。 3 6 .如申雨專利範圍第2 3項所 路裝置的製造方法，其中該第三阐係相 準地形成。 3 7 ·如申雨專利範圍第2 4項所 路裝置的製造方法，其中該第三閘係相 準地形成。 3 8 .如申請專利範圍第2 5〜3 之半導體積體電路裝置的製造方法，其 於該浮置閘自對準地形成。 3 9 ·如申請專利範圍第1 4〜2 之半導體積體電路裝置的製造方法，其 於5亥第二閘自對準地形成。 4 0 ·如申請專利範圍第2 2項所 路裝置的製造方法，其中該浮置閘係相 準地形成。 4 1 •如申請專利範圍第2 3項所 路裝置的製造方法，其中該浮置閘係相 1項中任一項所述 中該第三閘係相對 述之半導體積體電 對於該浮置閘自對 述之半導體積體電 對於該浮置閘自對 述之半導體積體電 對於該浮置閘自對 3項中任一項所述 中該第三閘係相對 1項中任一項所述 中該浮置閘係相對 述之半導體積體電 對於該第三閘自對 述之半導體積體電 對於該第三閘自對 (請先閲讀背面之注意事項再填寫本頁) .裝· 訂 本紙張尺度適财關嫌格（2lGx297公董） -10- 497265 8 8 8 8 ABCD 六、申請專利範圍 準地形成。 4 2 ·如申請專利範圍第2 4項所述之半導體積體電 路裝置的製造方法，其中該浮置閘係相對於該第三閘自對 準地形成。 4 3 ·如申請專利範圍第2 5〜3 3項中任一項所述 之半導體積體電路裝置的製造方法，其中該浮置閘係相對 於該第三閘自對準地形成。 44·一種半導體積體電路裝置，其特徵包含： 第一導電型的井，形成於半導體基板的主面； 第二導電型的半導體區域，形成於該井內； 第一閘，在該半導體基板上中介第一介電層而形成； 第二閘，在該第一閘上中介第二介電層而形成； 以及 第三閘，中介該第一閘與第三介電層而形成，其中 該第三閘係其各側面夾著兩端的第一閘的側面與該第 三介電層而對向，以埋入各第一閘的間隙而形成，延伸於 與該第二閘的延伸方向略直交的方向。 (請先閱讀背面之注意事項再填寫本頁) 裝· -線_ 經濟部智慧財產局員工消費合作社印製 4 5 置 裝 路 電面 體側 積的 體閘 導三 半第 之該 述與 所比 項端 4 上 4 面 第側 圍的 範聞 利三 專第 請該 申令 如中 .其 第 · 該 6 之 4 向 對 低 還 端 上 面 側 的 閘 澧 積 體 導 半 之 述 所 項 5 4 第 圍 利 專 請 甲 如 積 體 導 半。 之極 述閘 所的 頁道 51通 。4隔 H^J\nw J第f 抹¾I控 爲㈣爲 lu彐、 Β彐、 gB— agi 三«三 第ft第 該W該 中如中 其 _其 ， 7. ， 置 4 置 裝 裝 路 路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -11 - 497265 A8 B8 C8 D8 六、申請專利範圍 4 8 .如申請專利範圍第4 5項所述之半導體積體電 路裝置，其中該第三閘爲具有控制抹除閘與分隔通道的閘 極之兩者的功能。 4 9 .如申請專利範圍第4 5〜4 8項中任一項所述 之半導體積體電路裝置，其中該第三介電層爲添加氮的氧 化矽膜。 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 -線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -12-
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