JP2001085540A

JP2001085540A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2001085540A
Application number: JP25626699A
Authority: JP
Inventors: Hideaki Kurata; 英明倉田; Takashi Kobayashi; 小林　　孝; Naoki Kobayashi; 小林　　直樹; Hitoshi Kume; 均久米; Katsutaka Kimura; 勝高木村; Shunichi Saeki; 俊一佐伯
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1999-09-09
Filing date: 1999-09-09
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】第３ゲートを有する半導体集積回路装置にお
いて、微細化と動作速度向上を図るとともに絶縁膜の欠
陥密度低減を図る。【解決手段】第１導電型のウェル２０１に形成された
第２導電型のソース／ドレイン拡散層領域２０５と、半
導体基板２００上に絶縁膜２０２を介して形成された浮
遊ゲート２０３ｂと、浮遊ゲート２０３ｂ上にシリコン
酸化膜２１０を介して形成された制御ゲート２１１ａ
と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜
を介して形成され、浮遊ゲートおよび制御ゲートとは異
なる第３ゲート２０７ａを有する半導体集積回路装置に
おいて、上記第３ゲートがワード線およびチャネルと垂
直な方向に存在する浮遊ゲートの隙間に埋込まれて形成
され、その両端面の絶縁膜２０６ａの膜厚が相違するよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に関し、特に電気的書き換えが可能
な不揮発性半導体記憶装置の高集積化、高信頼化、低電
圧動作、高速動作を実現する技術に関する。

【０００２】

【従来の技術】電気的書き換えが可能な不揮発性半導体
記憶装置のうち、一括消去が可能なものとしていわゆる
フラッシュメモリが知られている。フラッシュメモリは
携帯性、耐衝撃性に優れ、電気的に一括消去が可能なこ
とから、近年、携帯型パーソーナルコンピュータやデジ
タルスチルカメラ等の小型携帯情報機器のファイル（記
憶装置）として急速に需要が拡大している。その市場の
拡大にはメモリセル面積の縮小によるビットコストの低
減が重要な要素であり、たとえば、１９９６年１１月１
０日、応用物理学会発行、「応用物理」第６５巻１１
号、ｐ１１１４〜ｐ１１２４に記載されているように、
これを実現する様々なメモリセル方式が提案されてい
る。

【０００３】また、たとえば、特許第２６９４６１８号
公報（文献１）には３層ポリシリコンゲートを用いた仮
想接地型のメモリセルが記載されている。すなわち、こ
のメモリセルは、半導体基板中のウェルに形成された半
導体領域および３つのゲートから構成される。３つのゲ
ートは、ウェル上に形成された浮遊ゲート、浮遊ゲート
上に形成された制御ゲート、および隣り合う制御ゲー
ト、浮遊ゲート間に形成された消去ゲートである。３つ
のゲートはポリシリコンからなり、各々絶縁膜で分離さ
れ、浮遊ゲートとウェルとの間も絶縁膜で分離されてい
る。制御ゲートは行方向に接続されてワード線を構成し
ている。ソースおよびドレイン拡散層は列方向に形成さ
れ、隣接するメモリセルと拡散層を共用する仮想接地型
である。これにより行方向のピッチ縮小を図っている。
消去ゲートはチャネルと平行で、かつ、ワード線（制御
ゲート）の間にワード線と平行に配置される。

【０００４】この文献１記載のメモリセルへの書込みの
際は、ワード線およびドレインにそれぞれ独立した正の
電圧を印加し、ウェル、ソースおよび消去ゲートは０Ｖ
とする。これによりドレイン近傍のチャネル部でホット
エレクトロンが発生し、浮遊ゲートに電子が注入され、
メモリセルのしきい値が上昇する。消去の際は、消去ゲ
ートに正の電圧を印加し、ワード線、ソース、ドレイン
およびウェルは０Ｖとする。これにより浮遊ゲートから
消去ゲートに電子が放出され、しきい値が低下する。

【０００５】また、たとえば特開平９−３２１１５７号
公報（文献２）には、スプリットゲート型のメモリセル
が開示され、拡散層と浮遊ゲートとのオーバーラップを
大きくとり、拡散層の電位により浮遊ゲート電位を大と
するとともに、ワード線に低い電圧を印加することによ
り、情報書き込みの際のホットエレクトロンの発生と注
入効率を高める方法が提案されている。

【０００６】また、たとえばインターナショナルエレ
クトロンデバイシズミーティングテクニカルダ
イジェスト１９８９、６０３頁から６０６頁 (Internat
ional Electron Devices Meeting, 1989, pp. 603-606)
（文献３）には、浮遊ゲート電位をワード線で制御する
とともに、浮遊ゲートおよび制御ゲートとは異なる第３
ゲートによりスプリットチャネルを制御する方法が論じ
られている。

【０００７】また、たとえば米国特許５，３１５，５４
１号公報（文献４）には、仮想接地型のメモリセルアレ
イの構成が開示されている。このメモリセルアレイで
は、グローバルデータ線が選択トランジスタを介して２
つのローカルデータ線で共用されるように構成されてい
る。

【０００８】

【発明が解決しようとする課題】しかし、前記したメモ
リセルにおいては、高集積化を進めるといくつかの問題
が生じることを本発明者らは認識した。なお、以下の問
題点は、本発明者らによって検討されたものであり、特
に公知にされたわけではない。

【０００９】第１に、メモリセルの微細化を図るために
は、データ線が延在する方向に垂直な方向（データ線配
置方向）の縮小とともにワード線が延在する方向に垂直
な方向（ワード線配置方向）の縮小も必要である。ワー
ド線配置方向の縮小には、ワード線幅およびワード線間
隔の縮小が有効である。しかし、ワード線幅を縮小する
とその抵抗値が増大し、書込みや読出しの際、ワード線
電圧の立上りが遅延してしまう。このため、動作速度が
低下するといった問題を生じる。これを防ぐため、ワー
ド線の材料としてポリシリコン単層膜に代えて、ポリシ
リコン膜とその金属シリサイド膜との積層膜（いわゆる
ポリサイド膜）を用いる手段がある。ポリサイド膜によ
れば、同じ膜厚のポリシリコン単層膜よりも抵抗値の低
い膜が得られ、ワード線抵抗の上昇を抑えることができ
る。また、今後微細化が進みワード線幅が更に縮小され
る場合には、ポリサイド膜に代えて、ポリシリコン膜と
金属膜との積層膜（いわゆるポリメタル膜）を用いる手
段がある。ポリメタル膜によれば、同一膜厚のポリサイ
ド膜よりもさらに抵抗値が低くでき、さらなるワード線
幅の縮小に対処できる。

【００１０】ところが、ワード線の材料としてポリサイ
ド膜やポリメタル膜を用いると、以下のような問題を生
じる。すなわち、前記文献に記載のメモリセルにあって
は、データ線方向と垂直な方向に消去ゲートとワード線
とが延在するように配置されている。このようなメモリ
セルにおいて、ワード線の間隔を最小加工寸法の２倍に
まで縮小するためには、ワード線および浮遊ゲートを連
続してパターニングした後、形成された浮遊ゲートの隙
間に絶縁膜を形成し、この後、消去ゲートを形成する必
要がある。ところが、浮遊ゲートと消去ゲートとの間の
絶縁膜を形成する際の前工程としての洗浄工程で、ポリ
サイドあるいはポリメタル中の金属が洗浄液に溶出す
る。この溶出金属は浮遊ゲートの側壁に再付着し、その
後の絶縁膜形成過程で金属が絶縁膜中に取り込まれる。
この結果、絶縁膜の欠陥密度が増大し、信頼性を損なう
という問題を生じる。

【００１１】第２に、前記文献記載のメモリセルにおい
ては、チャネル部の一部分に浮遊ゲートが存在しないス
プリットチャネル型と呼ばれるメモリセル構造が採用さ
れている。そして、前記メモリセルにおけるスプリット
チャネルの制御は、そのスプリットチャネル上に存在す
る制御ゲート（ワード線）の電位を制御することにより
行われる。従って、ワード線はスプリットゲートとして
の機能も有することとなる。

【００１２】ところで、メモリセルへのデータの書込み
の際には、ホットエレクトロンの発生および注入効率を
増大する必要がある。このためには、浮遊ゲートの電位
を大きくしてチャネル部の垂直方向の電界を大とすると
ともに、スプリットゲートの電位を低くしてチャネル水
平方向の電界を増大することが効果的である。

【００１３】しかしながら前記文献１記載のメモリセル
では、スプリットゲートの電位はワード線電位によって
制御されるから、浮遊ゲートとスプリットゲートの電位
を独立に制御することはできない。すなわち、ワード線
の電位によって浮遊ゲートおよびスプリットゲートの両
電位を制御せざるを得ず、ホットエレクトロンの発生お
よび注入効率を同時に増大できないという問題がある。
このため、データの書込みの際に、注入電流に対し、非
常に大きなチャネル電流が流れてしまい、複数のメモリ
セルを同時に書込めないという問題がある。さらに、高
い書込み速度が得られないという問題も生じる。

【００１４】また、スプリットチャネル型のメモリセル
であってホットエレクトロンの発生および注入効率を同
時に増大する方法として、前記文献２記載の手段が考え
得るが、この方法では、微細化に伴い、拡散層と浮遊ゲ
ートのオーバーラップが取り難くなるという問題が生じ
る。

【００１５】さらに、前記文献３記載の技術により、浮
遊ゲート電位をワード線で制御するとともに、浮遊ゲー
トおよび制御ゲートとは異なる第３ゲートによりスプリ
ットチャネルを制御する方法が考え得るが、この技術に
おいては微細化に関する検討、観点が欠落している。

【００１６】また、前記文献４記載の技術では、グロー
バルデータ線が選択トランジスタを介して２つのローカ
ルデータ線で共用されるようにメモリセルが構成されて
いるため、ローカルデータ線に接続するグローバルデー
タ線の配線、及びグローバルデータ線に接続するセンス
回路の配置に許されるピッチが従来の２倍となる。この
ため、レイアウト設計が容易になるメリットがある。し
かし、このようなメモリセルアレイ構成では、１本のワ
ード線に存在するメモリセルを書込むあるいは読出す場
合、４回以上に分けて動作させる必要がある。このた
め、高速動作には不向きである。

【００１７】本発明の目的は、微細化に好適で、動作速
度が速く、かつ欠陥密度の小さな半導体集積回路装置お
よびその製造方法を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１９】

【課題を解決するための手段】本発明の半導体集積回路
装置は、浮遊ゲートおよび制御ゲートとは機能の異なる
第３ゲートが、ワード線（制御ゲート、第２ゲート）お
よびチャネルと垂直な方向あるいは平行な方向に存在す
る浮遊ゲート（第１ゲート）の隙間に埋込まれて存在す
る構造とするものであり、その第３ゲートと第１ゲート
とを絶縁する絶縁膜（第３絶縁膜）の膜厚を第３ゲート
の両側で異ならせるものである。また、この場合、ソー
ス・ドレイン（半導体領域）上の第３ゲート側面（第１
側面）における第３絶縁膜の膜厚の方が、ウェル（チャ
ネル）上の第３ゲート側面（第２側面）における第３絶
縁膜の膜厚よりも厚くすることが好ましい。このように
チャネル上の第３絶縁膜を薄く形成することにより書込
効率を向上できる。

【００２０】また、本発明の半導体集積回路装置は、メ
モリセルのソース・ドレインとして機能する半導体領域
（ローカルデータ線またはローカルソース線）のうち、
ドレインとして機能する半導体領域（ローカルデータ
線）と第３ゲートとが接続されるものである。

【００２１】なお、上記の場合、第３ゲートは消去ゲー
トとスプリットチャネルを制御するゲートの両方の機能
を有することができる。また、第３ゲートは、その一部
分が半導体領域の上に存在するように構成できる。

【００２２】また、本発明の半導体集積回路装置は、第
１ゲートが第３ゲートに対して対称に形成され、第３ゲ
ートが第１ゲートに対して非対称に形成されているもの
である。なお、第１ゲートに対して非対称に形成された
第３ゲートのうち一方の第３ゲートは、スプリットチャ
ネルを制御する機能と消去機能との両方の機能を有する
ことができる。この場合、一方の第３ゲートは、メモリ
セルのチャネル領域の一部およびメモリセルのソースと
して機能する半導体領域上に形成することができる。

【００２３】なお、上記の何れの場合でも、第３絶縁膜
は窒素を添加したシリコン酸化膜とすることができる。

【００２４】また、第３絶縁膜の膜厚を第３ゲートの両
側で異ならせる場合、あるいは、第１ゲートが第３ゲー
トに対して対称に形成され、第３ゲートが第１ゲートに
対して非対称に形成される場合には、第３ゲートを駆動
するためのデコーダとローカルソース線またはローカル
データ線を選択する選択トランジスタの駆動のためのブ
ロックデコーダとを隣接して配置できる。

【００２５】また、本発明の半導体集積回路装置の製造
方法は、半導体基板中に第１導電型のウェルを形成し、
半導体基板上に第１絶縁膜を介して第１ゲートとなるス
トライプ状のパターンを形成し、ウェル中にパターンに
対して平行に延在する第２導電型の半導体領域を形成
し、ストライプ状のパターンによって形成される隙間
に、第３絶縁膜を形成し、さらに第３ゲートをパターン
の隙間を埋め込むように形成し、ストライプ状のパター
ンと垂直な方向に延在する第２ゲートパターンを形成す
る工程を含み、ストライプ状のパターンが第３ゲートに
対し対称に、第３ゲートがストライプ状のパターンに対
して非対称に形成されるように加工するものである。こ
の場合、第３ゲートは、ストライプ状のパターンに対し
て自己整合的に形成できる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２７】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置の一例を示した一部平
面図であり、図２（ａ）、（ｂ）および（ｃ）は、各
々、図１におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線
断面図である。なお、図１の平面図において、図面を見
やすくするため各部材にハッチングを施し、一部の部材
は省略している。

【００２８】本実施の形態の半導体集積回路装置は、い
わゆるフラッシュメモリのメモリセルを有し、このメモ
リセルは半導体基板２００の主面に形成されたウェル２
０１中のソース／ドレイン拡散層２０５、第１ゲート
（浮遊ゲート）２０３ｂ、第２ゲート（制御ゲート）２
１１ａ、および第３ゲート２０７ａを有する。各メモリ
セルの制御ゲート（第２ゲート）２１１ａは行方向（ｘ
方向）に接続され、ワード線ＷＬを形成している。

【００２９】浮遊ゲート（第１ゲート）２０３ｂとウェ
ル２０１はゲート絶縁膜（第１絶縁膜）２０２に、浮遊
ゲート２０３ｂと第３ゲート２０７ａは絶縁膜（第３絶
縁膜）２０６ａに、浮遊ゲート２０３ｂとワード線（制
御ゲート）２１１ａは絶縁膜（第２絶縁膜）２１０ａ
に、第３ゲート２０７ａとワード線２１１ａは絶縁膜２
０８ａにより、それぞれ分離されている。

【００３０】本実施の形態においては、浮遊ゲート２０
３ｂと第３ゲート２０７ａとを絶縁する絶縁膜２０６ａ
の膜厚が、第３ゲート２０７ａの両側で異なっている。
これにより、ビット毎の消去、あるいは書込み単位と消
去単位とを一致させることが可能となる。ここで、ソー
ス／ドレイン拡散層２０５上の第３ゲート２０７ａの側
面（第１側面）における絶縁膜２０６ａ（第３絶縁膜）
の膜厚の方が、ウェル２０１（チャネル）上の第３ゲー
ト２０７ａの側面（第２側面）における絶縁膜２０６ａ
（第３絶縁膜）の膜厚よりも厚くすることが好ましい。
このようにチャネル上の第３絶縁膜２０６ａを薄く形成
することにより書込効率を向上できる。

【００３１】ソース／ドレイン拡散層２０５はワード線
２１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）
に延在して配置され、列方向（ｙ方向）のメモリセルの
ソース／ドレインを接続するローカルソース線およびロ
ーカルデータ線として機能する。すなわち、本実施の形
態の半導体集積回路装置は、メモリセル毎にコンタクト
孔を持たない、いわゆるコンタクトレス型のアレイから
構成される。この拡散層２０５に垂直な方向（ｘ方向）
にチャネルが形成される。

【００３２】第３ゲート２０７ａの２つの端面は、前記
浮遊ゲート２０３ｂの端面のうちワード線２１１ａおよ
びチャネルとそれぞれ垂直な２つの端面と、それぞれ絶
縁膜２０６ａを介して対向して存在する。

【００３３】また、第３ゲート２０７ａはワード線２１
１ａおよびチャネルと垂直な方向（ｙ方向）に存在する
浮遊ゲート２０３ｂの隙間に埋込まれて存在する。

【００３４】一方、本実施の形態においては、ソース／
ドレインを形成する１対の拡散層２０５が浮遊ゲートパ
ターン２０３ｂに対し非対称の位置関係にあり、一方の
拡散層が浮遊ゲートとオーバーラップしないオフセット
構造となっている。また、本実施の形態においては、第
３ゲート２０７ａと拡散層２０５はそれぞれの一部分が
オーバーラップするように存在する。これにより、本実
施の形態では第３ゲート２０７ａ下のウェル中にもチャ
ネルが形成され、第３ゲート２０７ａは消去ゲートとし
てばかりではなく、その下部に存在するチャネルを制御
するゲートとしても機能する。これにより、書込み時の
ホットエレクトロンの発生及び注入効率が増大し、チャ
ネル電流の小さな領域での書込みが可能となる。従っ
て、従来と同程度の電流供給能力をもつ内部電源で、キ
ロバイトオーダー以上の多数個のメモリセルに並列書込
みを行うことが可能となる。

【００３５】なお、このような構造では、浮遊ゲート２
０３ａと制御ゲート２１１ａ以外の第３ゲート２０７ａ
が存在する場合であっても、ワード線ＷＬ方向（ｘ方
向）、およびローカルデータ線方向（ｙ方向）のピッチ
を最小加工寸法の２倍とすることができる。従って、メ
モリセル面積をクロスポイント型のアレイでは最小の４
Ｆ²（Ｆ：最小加工寸法）に縮小することが可能とな
る。

【００３６】次に、図３〜図６を用いて本メモリセルの
製造方法を示す。図３〜図６は、実施の形態１の半導体
集積回路装置の製造方法の一例を示した断面図である。

【００３７】まず、半導体基板２００にｐ型（第１導電
型）のウェル２０１を形成し、ウェル２０１上にたとえ
ば熱酸化法により１２ｎｍ程度のゲート絶縁膜（第１絶
縁膜）２０２を形成する（図３（ａ））。

【００３８】続いて浮遊ゲート２０３ｂとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０３とシリコ
ン窒化膜２０４を順次堆積する（図３（ｂ））。ポリシ
リコン膜２０３とシリコン窒化膜２０４の堆積には、た
とえばＣＶＤ（Chemical Vapor Deposition ）法を用い
ることができる。

【００３９】次にリソグラフィとドライエッチング技術
により前記シリコン窒化膜２０４およびポリシリコン膜
２０３をパターニングする。このパターニングによりシ
リコン窒化膜２０４およびポリシリコン膜２０３は、シ
リコン窒化膜２０４ａおよびポリシリコン膜２０３ａと
なる（図３（ｃ））。シリコン窒化膜２０４ａおよびポ
リシリコン膜２０３ａは、ｙ方向に延在して形成される
ようにストライプ状にパターニングされる。

【００４０】その後、斜めイオン打込み法によりひ素
（Ａｓ）イオンをウェル２０１に打込み、メモリセルの
ソース／ドレインとなる拡散層２０５を形成する。（図
３（ｄ））。拡散層２０５は、メモリセルのソース線ま
たはデータ線として機能する。このイオン注入の際には
シリコン窒化膜２０４ａおよびポリシリコン膜２０３ａ
がマスクとして機能し、拡散層２０５はポリシリコン膜
２０３ａに対して自己整合的に形成される。なお、シリ
コン窒化膜２０４ａおよびポリシリコン膜２０３ａがｙ
方向に延在してストライプ状に形成されているため、拡
散層２０５はｙ方向に延在して形成される。また、拡散
層２０５は斜めイオン打込み法により形成されるため、
照射イオンがシリコン窒化膜２０４ａおよびポリシリコ
ン膜２０３ａで遮蔽され、ポリシリコン膜２０３ａ間の
全領域には拡散層２０５は形成されない。また、斜め方
向からイオンが照射されるため、ポリシリコン膜２０３
ａ下部の一部にも拡散層２０５が形成される。これによ
り前記の通り第３ゲート２０７ａと拡散層２０５とがそ
れぞれの一部分がオーバーラップするように形成され、
第３ゲート２０７ａ下のウェル２０１中にもチャネルが
形成されるようになる。

【００４１】なお、本工程でエッチングされる部材（シ
リコン窒化膜２０４ａおよびポリシリコン膜２０３ａ）
には金属膜あるいは金属化合物が含まれていないため、
このエッチング工程後の洗浄工程では金属が溶出しエッ
チングされた部材壁面に溶出金属が再付着することがな
い。このため、次工程で説明するシリコン酸化膜２０６
に金属（不純物）が含まれることが無く、シリコン酸化
膜２０６の欠陥を低く抑え、信頼性を高めることができ
る。

【００４２】次に、浮遊ゲート２０３ｂと第３ゲート２
０７ａを分離するためのシリコン酸化膜２０６を以下の
方法により形成する。

【００４３】まず、減圧化学気相成長法（ＬＰＣＶＤ：
Low Pressure Chemical Vapor Deposition）により１
０．５ｎｍ程度のシリコン酸化膜２０６ｂを堆積する
（図３（ｅ））。続いてこのシリコン酸化膜をアンモニ
ア雰囲気中で熱処理し、前記シリコン酸化膜２０６ｂに
窒素を導入する。その後、窒素が導入されたシリコン酸
化膜２０６ｂにウェット酸化処理を行う。これは、アン
モニア中での熱処理によりシリコン酸化膜中に導入され
た水素を除去するためである。

【００４４】次に、リソグラフィとドライエッチング技
術によりシリコン酸化膜２０６ｂをパターニングする
（このパターニングによりシリコン酸化膜２０６ｂは２
０６ｃとなる）（図４（ａ））。その後、上記と同様の
方法により１０．５ｎｍ程度のシリコン酸化膜２０６ｄ
を形成する（このシリコン酸化膜２０６ｄの形成により
シリコン酸化膜２０６ｃ部分はシリコン酸化膜２０６ｅ
となる）（図４（ｂ））。このようにして、互いに膜厚
の相違するシリコン酸化膜２０６ｄとシリコン酸化膜２
０６ｅとからなるシリコン酸化膜２０６が形成される。
なお、図示するように、ソース／ドレイン拡散層２０５
上に位置するシリコン酸化膜２０６（シリコン酸化膜２
０６ｅ）の方が、ウェル２０１上に位置するシリコン酸
化膜２０６（シリコン酸化膜２０６ｄ）よりも厚く形成
される。

【００４５】このような方法により形成されたシリコン
酸化膜２０６は、膜中の電荷トラップ量が小さく、高い
書換え耐性を有している。すなわち、仮にシリコン酸化
膜２０６中に電荷がトラップされるとトラップされた電
子は放置状態で第３ゲートに移動し、この移動電子の量
が多い場合にはリテンション不良を引き起こす可能性が
大きくなる。移動電子量はトラップ密度とともに増大す
るから、シリコン酸化膜２０６中のトラップ量が多いと
リテンション不良を引き起こす確率が高くなる。しか
し、本実施の形態では、膜中の電荷トラップ量が抑制さ
れるため、リテンション不良を抑制し、高い書換え耐性
を実現できる。また、シリコン酸化膜２０６に金属不純
物が含まれないことは前記の通りである。

【００４６】その後、第３ゲート２０７ａとなるリン
（Ｐ）をドーピングしたポリシリコン膜２０７を浮遊ゲ
ートパターン２０３ａの隙間が完全に埋まるように堆積
する（図４（ｃ））。ポリシリコン膜２０７の形成には
たとえばＣＶＤ法を用いる。

【００４７】その後、たとえば異方性ドライエッチング
を行い、ポリシリコン膜２０７をエッチバックする。こ
れにより浮遊ゲートパターン２０３ａの隙間に所定の厚
さに残した第３ゲート２０７ａを形成する（図４
（ｄ））。ここで、前記エッチバック後残存するポリシ
リコン膜（第３ゲート２０７ａ）の膜厚は、浮遊ゲート
ポリシリコン２０３ａの膜厚に比べて小さいことが望ま
しい。このように第３ゲート２０７ａの膜厚を浮遊ゲー
ト２０３ｂの膜厚よりも小さくすることにより消去時の
内部動作電圧を低減することができる。

【００４８】その後、シリコン酸化膜２０８を浮遊ゲー
トパターン２０３ａの隙間が完全に埋まるように堆積す
る（図５（ａ））。シリコン酸化膜２０８の堆積には、
たとえばＣＶＤ法を用いる。

【００４９】次に、シリコン酸化膜２０８をたとえば化
学的機械研磨法（ＣＭＰ法：Chemical Mechanical Poli
shing ）によりシリコン窒化膜２０４ａが露出するまで
研磨する。（シリコン窒化膜２０４ａおよびシリコン酸
化膜２０６および２０８はそれぞれシリコン窒化膜２０
４ｂ、絶縁膜２０６ａおよびシリコン酸化膜２０８ａと
なる（図５（ｂ））。

【００５０】その後、たとえば熱リン酸水溶液を用いて
シリコン窒化膜２０４ｂを除去し、ポリシリコン２０３
ａの表面を露出させる（図５（ｃ））。次に、リン
（Ｐ）をドーピングしたポリシリコン膜２０９を堆積し
（図５（ｄ））、これを異方性ドライエッチングする
（ポリシリコン膜２０９は２０９ａとなる）（図６
（ａ））。ポリシリコン膜２０９ａはポリシリコン２０
３ａと電気的に接続しており、この２層のポリシリコン
で浮遊ゲートを形成する。ポリシリコン２０９ａは浮遊
ゲートの表面積を増大し、メモリセルのカップリング比
を増大する効果がある。これにより書込み／消去時の内
部動作電圧の低減が可能となる。

【００５１】次に、図３（ｅ）で示した方法と同一の手
法により、浮遊ゲートとワード線を分離する窒素を添加
したシリコン酸化膜（膜厚１０．５ｎｍ程度）２１０を
形成する（図６（ｂ））。

【００５２】その後、ポリシリコン膜、窒化タングステ
ン膜、タングステン膜の積層膜、いわゆるポリメタル膜
を堆積し、これをリソグラフィとドライエッチング技術
によりパターニングしてワード線２１１ａを形成する。
このパターニングは、ワード線２１１ａがｘ方向に延在
するように、すなわち拡散層２０５、第３ゲート２０７
ａの延在方向（ｙ方向）に垂直な方向（ｘ方向）に延在
するようにパターニングされる。

【００５３】さらにシリコン酸化膜２１０、ポリシリコ
ン膜２０９ａ、２０３ａをエッチングし、浮遊ゲートを
完成した（これによりシリコン酸化膜２１０は２１０ａ
に、ポリシリコン２０３ａ、２０９ａはそれぞれ２０３
ｂおよび２０９ｂとなる）（図６（ｃ））。なお、この
エッチング工程では、シリコン酸化膜２１０がエッチン
グされる段階ではシリコン酸化膜がエッチングできる条
件でエッチングを行うが、ポリシリコン膜２０９ａ、２
０３ａがエッチングされる段階では、シリコンはエッチ
ングされるがシリコン酸化膜はエッチングされない選択
エッチングの条件でエッチングを行う。これにより、シ
リコン酸化膜である絶縁膜２０８ａがエッチングストッ
パとして機能し、絶縁膜２０８ａ下部の第３ゲート２０
７ａがエッチングされることはない。すなわち、このエ
ッチング工程により、第３ゲート２０７ａはｙ方向に延
在して形成されたストライプ状の形体を維持しつつ、浮
遊ゲート２０３ｂは、ｘ方向、ｙ方向の両方向において
分断され、島状の浮遊ゲートが形成される。

【００５４】その後、図には示していないが、層間絶縁
膜を形成した後、ワード線２１１ａ、ソース／ドレイン
拡散層２０５、ウェル２０１、第３ゲート２０７ａに至
るコンタクト孔を形成し、続いて金属膜を堆積してこれ
をパターニングして配線とし、メモリセルを完成でき
る。

【００５５】図７はメモリセルアレイの構成を示した回
路図である。ソース／ドレインとなる拡散層２０５（…
Ｄ_n-2，Ｄ_n-1，Ｄ_n，Ｄ_n+1，Ｄ_n+2…）はワード線
ＷＬ（ＷＬ₀，ＷＬ₁…ＷＬ_m）の方向（ｘ方向）と垂
直な方向（ｙ方向）に延在し、ｙ方向に隣接するメモリ
セルを接続する配線の役割を有している。また、拡散層
２０５は、ｘ方向（ワード線ＷＬの延在方向）に隣接す
るメモリセル間で共有される。この各拡散層配線Ｄｎの
ｙ方向の両端にはソース線あるいはデータ線を選択する
選択ＭＯＳトランジスタが配置されている。この選択Ｍ
ＯＳで囲まれた領域をアレイブロックと呼ぶ。第３ゲー
ト（補助ゲート）ＡＧはｙ方向に延在して配置され、１
本置きにアレイブロックの端部で束ねられてＡＧ₀，Ａ
Ｇ_eとしてワード線に平行な方向に取り出される。

【００５６】図８〜図１０は第３ゲート２０７ａの取出
し部分のレイアウトを示したものである。本実施の形態
の半導体集積回路装置では、ローカルデータ線もしくは
ローカルソース線を選択する選択トランジスタのゲート
２１３により囲まれた部分がメモリセルアレイブロック
を構成している。いずれの方法であっても、第３ゲート
パターン２０７ａは浮遊ゲートポリシリコンパターン２
０３ａ（２０３ａはエッチングされて浮遊ゲート２０３
ｂとなるものである）に対して自己整合的に形成され
る。

【００５７】図８〜図１０に示す半導体集積回路装置に
あっては、アレイブロックの両側（上下）で、列方向
（ｙ方向）に伸びた第３ゲート２０７ａが１本おきにア
レイブロックの片側（上側もしくは下側の各々）で、束
ねられるよう、ポリシリコン２０３ａがパターニングさ
れる。いずれの場合であっても、第３ゲートの結束部２
１４は、ブロック端のワード線２１１ｚと選択トランジ
スタのゲート２１３の間に配置される。なお、ワード線
２１１ｚと第３ゲートの結束部２１４の間に、ワード線
２１１ａと同一材質のダミーパターン２１２を配置して
もよい。

【００５８】前記した第３ゲート２０７ａの結束部２１
４に至るコンタクト孔２１５を形成し、これに金属配線
２１６を接続することにより第３ゲート２０７ａに給電
を行う。コンタクト孔２１５および金属配線２１６の配
置方法としては以下の様な方法がある。

【００５９】まず第１の方法は、図８に示したように、
第３ゲート２０７ａの結束部２１４の端部に１個または
複数個のコンタクト孔２１５を配置し、これを金属配線
２１６によりメモリアレイの外部に引出す。本方法の利
点は、メモリアレイ上の金属配線レイアウトが容易な点
にある。

【００６０】第２の方法は、図９に示したように、第３
ゲート２０７ａの結束部２１４のほぼ全域にわたって、
コンタクト孔２１５を配置し、これを金属配線２１６に
より接続して引出す。本方法の利点は、第３ゲートの結
束部２１４の抵抗による電圧降下を抑制できる点にあ
る。

【００６１】第３の方法は、図１０に示したように、第
２の方法と同様に第３ゲートの結束部２１４のほぼ全域
にわたって、ある間隔でコンタクト孔２１５を配置する
とともに、ダミーパターン２１２にもほぼ全域にわたっ
て、ある間隔でコンタクト孔２１８を配置する。そし
て、コンタクト孔２１５と２１８を金属配線２１６によ
り接続する。本方法にあっては、抵抗の低いポリメタル
膜で各第３ゲート２０７ａを接続していることとなるの
で、第２の方法と同様、第３ゲートの結束部２１４の抵
抗に起因した電圧降下を抑制できる。また、コンタクト
孔２１５と２１８の距離が近いため、金属配線２１６を
短くすることができ、第１の方法と同様、メモリアレイ
上の金属配線レイアウトが容易となる。つまり、第１の
方法と第２の方法のそれぞれの利点を併せ持つという特
徴を有する。半導体集積回路装置の目標とする仕様に応
じて、図８から図１０のいずれかの方法を選択すること
ができる。

【００６２】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を、図１１〜図１４を用いて説明する。図
１１は書き込み動作を、図１２および図１３は消去動作
を、図１４は読み出し動作の例を各々示す。なお、各等
価回路図において点線で囲まれたセルで選択的にそれぞ
れの動作が行われる。

【００６３】図１１（ａ）は、書込の際の等価回路図
を、（ｂ）〜（ｇ）は書込の際のタイミングチャートを
示す。図１１（ａ）に示したように、選択セルＭ１のワ
ード線ＷＬｎにたとえば１２Ｖ程度の正の電圧を、ま
た、選択セルＭ１のドレインとなる拡散層Ｄｎにたとえ
ば５Ｖ程度の正の電圧を印加する。また、選択セルＭ１
およびＭ３の第３ゲートＡＧｅには、第３ゲートによっ
て構成されるＭＯＳトランジスタのしきい値程度の電
圧、たとえば２Ｖ程度を印加する。選択セルＭ１のソー
スとなる拡散層Ｄｎ−１、ウェル、非選択ワード線ＷＬ
ｎ＋１は０Ｖに保持される。前記バイアス条件により、
浮遊ゲートと第３ゲートの境界部下のチャネルに大きな
横方法および縦方向の電界が形成される。これによりホ
ットエレクトロンの発生および注入効率が増大し、チャ
ネル電流が小さいにもかかわらず、高速の書込みが可能
となる。これにより、１ｍＡ程度の電流供給能力を有す
る内部電源を用いても、キロバイト以上のメモリセルの
並列書込みが可能となる。

【００６４】なお、選択セルＭ１に隣接するメモリセル
Ｍ０、Ｍ２では、第３ゲートＡＧｏを０Ｖとする。これ
によりメモリセルＭ１およびＭ３の少なくともいずれか
１つが書込み状態にあっても、それに隣接するメモリセ
ルＭ０およびＭ２においては第３ゲートＡＧｏがスイッ
チの機能を果たし、チャネルがＯＦＦとなってチャネル
に電流が流れない。従ってホットエレクトロンが発生し
ないので書込みが起こらない。

【００６５】このように、本半導体集積回路装置にあっ
ては、隣接するメモリセル２個を１つの単位とし、その
内の１セルを選択して書込みが行われる。従って、１つ
のワード線上のすべてのセルに書込みを行うためには、
最低２回の書込みで動作が完了する。以上の第３ゲート
ＡＧ（ＡＧｅ，ＡＧｏ）によりもたらされる高効率のホ
ットエレクトロン注入と隣接セルの誤書込み防止により
書込み単位の増大が可能であり、大容量フラッシュメモ
リに不可欠な書込み速度の向上が図れる。

【００６６】図１１（ｂ）〜（ｇ）は、選択ワード線Ｗ
Ｌｎおよび拡散層Ｄｎ、第３ゲートＡＧｅへの電圧印加
のタイミングの一例を示したタイミングチャートであ
る。図１１（ｂ）〜（ｇ）に示すように、６通りの例が
ある。

【００６７】図１１（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに＋１２Ｖを印加した後、時刻
ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖ
を印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で
拡散層Ｄｎに＋５Ｖを印加する。所定の書き込み時間ｔ
（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、時刻ｔ
３で拡散層Ｄｎの電位を０Ｖに戻し、時刻ｔ４（ｔ３＜
ｔ４）で第３ゲートＡＧｅの電位を０Ｖに戻し、さらに
時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬｎの電位を
０Ｖに戻す。あるいは、図１１（ｄ）に示すように、時
刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加した
後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線ＷＬ
ｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ
２）の時点で拡散層Ｄｎに＋５Ｖを印加する。所定の書
き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持し
た後、時刻ｔ３で拡散層Ｄｎの電位を０Ｖに戻し、時刻
ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬｎの電位を０Ｖ
に戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲートＡ
Ｇｅの電位を０Ｖに戻す。これらのタイミングで書き込
みを行う場合、ドレイン電圧印加時間が短いため、ドレ
インディスターブを緩和できるという効果がある。

【００６８】また、図１１（ｃ）に示すように、時刻ｔ
０の時点で選択ワード線ＷＬｎに＋１２Ｖを印加した
後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに＋５
Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点
で第３ゲートＡＧｅに＋２Ｖを印加する。所定の書き込
み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した
後、時刻ｔ３で第３ゲートＡＧｅの電位を０Ｖに戻し、
時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を０Ｖに戻
し、さらに時刻ｔ５（ｔ４＜ｔ５）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻す。あるいは、図１１（ｅ）に示す
ように、時刻ｔ０の時点で拡散層Ｄｎに＋５Ｖを印加し
た後、時刻ｔ１（ｔ０＜ｔ１）の時点で選択ワード線Ｗ
Ｌｎに＋１２Ｖを印加する。その後、時刻ｔ２（ｔ１＜
ｔ２）の時点で第３ゲートＡＧｅに＋２Ｖを印加する。
所定の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧
を維持した後、時刻ｔ３で第３ゲートＡＧｅの電位を０
Ｖに戻し、時刻ｔ４（ｔ３＜ｔ４）で選択ワード線ＷＬ
ｎの電位を０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）
で拡散層Ｄｎの電位を０Ｖに戻す。これらのタイミング
で書き込みを行う場合、第３ゲートＡＧｅの電位によっ
て書き込み時間ｔが制御されることとなる。この場合、
第３ゲートＡＧｅの電圧の方がワード線電圧あるいは拡
散層電圧に比べて切換える電圧幅が小さいため、切換え
時間を短くできる。従って、第３ゲートＡＧｅで書き込
み時間ｔを直接制御する本動作は、書き込み時間の制御
性に優れているという効果がある。

【００６９】また、図１１（ｆ）に示すように、時刻ｔ
０の時点で拡散層Ｄｎに＋５Ｖを印加した後、時刻ｔ１
（ｔ０＜ｔ１）の時点で第３ゲートＡＧｅに＋２Ｖを印
加する。その後、時刻ｔ２（ｔ１＜ｔ２）の時点で選択
ワード線ＷＬｎに＋１２Ｖを印加する。所定の書き込み
時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維持した後、
時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖに戻し、時
刻ｔ４（ｔ３＜ｔ４）で第３ゲートＡＧｅの電位を０Ｖ
に戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で拡散層Ｄｎの
電位を０Ｖに戻す。あるいは、図１１（ｇ）に示すよう
に、時刻ｔ０の時点で第３ゲートＡＧｅに＋２Ｖを印加
した後、時刻ｔ１（ｔ０＜ｔ１）の時点で拡散層Ｄｎに
＋５Ｖを印加する。その後、時刻ｔ２（ｔ１＜ｔ２）の
時点で選択ワード線ＷＬｎに＋１２Ｖを印加する。所定
の書き込み時間ｔ（ｔ＝ｔ３−ｔ２）だけ前記電圧を維
持した後、時刻ｔ３で選択ワード線ＷＬｎの電位を０Ｖ
に戻し、時刻ｔ４（ｔ３＜ｔ４）で拡散層Ｄｎの電位を
０Ｖに戻し、さらに時刻ｔ５（ｔ４＜ｔ５）で第３ゲー
トＡＧｅの電位を０Ｖに戻す。これらのタイミングで書
き込みを行う場合、ワード線電圧印加時間が短いため、
ワードディスターブを緩和できるという効果がある。

【００７０】次に、消去動作を説明する。図１２（ａ）
は、消去の際の等価回路図を、（ｂ）は消去の際のタイ
ミングチャートを示す。図１２（ａ）に示すように、選
択ワード線ＷＬｎにたとえば−１３．５Ｖの負の電圧
を、また、すべての第３ゲートＡＧｅ，ＡＧｏにたとえ
ば３．３Ｖといった比較的小さな正の電圧を印加する。
各拡散層Ｄｎ−２〜Ｄｎ＋２、ウェル、非選択ワード線
ＷＬｎ＋１は０Ｖである。これにより、ワード線ＷＬｎ
上のすべてのメモリセルにおいて、浮遊ゲートから第３
ゲートにファウラー−ノールドハイム型トンネリング現
象により電子の放出が生じ、メモリセルのしきい値が低
下して消去が行われる。

【００７１】なお、消去の際は、複数のワード線に同時
に負の電圧、たとえば−１３．５Ｖを印加し、すべての
第３ゲートＡＧにたとえば３．３Ｖといった比較的小さ
な正の電圧、各拡散層Ｄ、ウェルを０Ｖとしてもよい。
この場合、負の電圧が印加されたワード線上のセルで消
去が行なわれる。

【００７２】また、すべての第３ゲートＡＧに比較的大
きな電圧、たとえば１７Ｖを印加し、すべてのワード
線、各拡散層Ｄ、ウェルを０Ｖとしてもよい。この場
合、ブロック内のすべてのメモリセルで消去が行なわれ
る。

【００７３】図１２（ｂ）は、選択ワード線ＷＬｎおよ
び第３ゲートＡＧｅ，ＡＧｏへの電圧印加のタイミング
の一例を示したタイミングチャートである。

【００７４】図１２（ｂ）に示すように、時刻ｔ０の時
点で選択ワード線ＷＬｎに−１３．５Ｖを印加した後、
時刻ｔ１（ｔ０＜ｔ１）の時点で第３ゲートＡＧ（ＡＧ
０，ＡＧｅ）に＋３．３Ｖを印加する。所定の消去時間
ｔ（ｔ＝ｔ２−ｔ１）だけ前記電圧を維持した後、時刻
ｔ２で第３ゲートＡＧの電位を０Ｖに戻す。その後時刻
ｔ３（ｔ２＜ｔ３）で選択ワード線ＷＬｎの電位を０Ｖ
に戻す。このような消去動作では、第３ゲートＡＧの電
位によって消去時間が制御されることとなる。この場
合、第３ゲートＡＧの電圧の方がワード線電圧に比べて
切換える電圧幅が小さいため、切換え時間を短くでき
る。従って、第３ゲートＡＧで消去時間を直接制御する
本消去動作は、消去時間の制御性に優れているという効
果がある。また、第３ゲートＡＧによる、非選択メモリ
セルへのディスターブが低減できるという効果もある。

【００７５】さらに本実施の形態では、選択されたワー
ド線に接続されているメモリセルの半分ずつを選択的に
消去することも可能である。その消去動作について図１
３を用いて説明する。図１３（ａ）は、消去の際の等価
回路図を、（ｂ）は消去の際のタイミングチャートを示
す。

【００７６】本実施の形態の半導体集積回路装置では、
図１および図２に示した通り、浮遊ゲート２０３ｂと第
３ゲート２０７ａを絶縁する絶縁膜２０６ａの膜厚が、
第３ゲート２０７ａの両側で異なるように形成されてい
る。消去の際には選択ワード線ＷＬ０に−１３．５Ｖの
負の電圧を印可し、第３ゲートＡＧｅに３．３Ｖといっ
た比較的小さな正の電圧を印加する。第３ゲートＡＧｅ
とメモリセルＭ１，Ｍ３の浮遊ゲートとを絶縁するシリ
コン酸化膜は１０．５ｎｍ程度であり、上記条件の電圧
を印加することで、メモリセルＭ１，Ｍ３の浮遊ゲート
から第３ゲートＡＧｅにファウラー・ノードハイム型ト
ンネリング現象により電子の放出が生じ、メモリセルの
しきい値が低下して消去が行われる。しかしながら、第
３ゲートＡＧｅとメモリセルＭ０，Ｍ２の浮遊ゲートを
絶縁するシリコン酸化膜厚は１０．５ｎｍより十分に厚
く形成されているため、上記条件の電圧を印加してもメ
モリセルＭ０，Ｍ２の浮遊ゲートから第３ゲートＡＧｅ
への電子の放出は生じない。このためメモリセルＭ１，
Ｍ３についてのみ消去が行われ、同じワード線に接続さ
れているにもかかわらず、メモリセルＭ０，Ｍ２は消去
されない。また、メモリセルＭ０，Ｍ２のみを消去した
い場合はＡＧｅの代わりにＡＧｏに３．３Ｖを印加すれ
ば同様にして消去可能である。以上のように選択された
ワード線に接続されているメモリセルの消去動作を２回
に分けて行なうことが可能であるため、書込みの単位と
消去の単位を一致させることが可能となる。また、第３
ゲートをアレイブロックの上下で束ねずに、ビット毎に
取出して制御することにより、ビット毎の消去も可能と
なる。

【００７７】図１４は、読出しの際の等価回路図を示
す。読出しの際は、図１４に示したように、選択セルＭ
１のワード線ＷＬｎにたとえば３．３Ｖといった正の電
圧を、また、選択セルＭ１のドレインとなる拡散層Ｄｎ
にたとえば１Ｖの正の電圧を印加する。また、選択セル
Ｍ１およびセルＭ３の第３ゲートＡＧｅには、たとえば
３．３Ｖ程度の電圧を印加し、第３ゲート下のチャネル
を完全にオン状態とする。選択セルＭ１のソースとなる
拡散層Ｄｎ−１、ウェル、非選択ワード線ＷＬｎ＋１は
０Ｖに保持される。一方、選択セルＭ１に隣接するメモ
リセルＭ０、Ｍ２では、第３ゲートＡＧｏを０Ｖとす
る。これによりメモリセルＭ１およびＭ３の少なくとも
いずれか１つが読出し状態にあっても、メモリセルＭ０
およびＭ２ではチャネルが形成されることがなく、誤読
出しが防止できる。

【００７８】このように、本メモリセルでは、書込みと
同様、隣接するメモリセル２個を１つの単位とし、その
内の１セルを選択して読出しが行われる。従って、１つ
のワード線上のすべてのセルで読出しを行うためには、
２回の読出し動作を実施する。

【００７９】なお、読み出しのタイミングは、書込のタ
イミング（図１１（ｂ）〜（ｇ））と同様である。ただ
し、各部材に印加する電圧は、図１４に示した値であ
る。よって、その詳細な説明は省略する。

【００８０】なお、前記したように本実施の形態では、
書込みおよび読出しの際、第３ゲートに対して１本おき
に同一の電圧が印加される。従って第３ゲートの取出し
部のレイアウトとしては、前記の通り、アレイブロック
の上下であって、列方向に伸びた第３ゲート（消去ゲー
ト）２０７ａが１本おきに束ねられるような構造である
必要がある。

【００８１】本実施の形態の半導体集積回路装置によれ
ば、メモリセルＭは、浮遊ゲートおよび制御ゲート以外
の第３ゲートを有するにもかかわらず、ローカルデータ
線方向およびワード線方向の寸法を、それぞれ最小加工
寸法Ｆの２倍とすることが可能である。このため、メモ
リセル面積を４Ｆ²に縮小することができる。また、ワ
ード線としてポリメタル構造を用いたため、書込みおよ
び読出し動作時のワード線の立上りの遅延時間を縮小す
ることが可能である。また、第３ゲート形成後、ポリメ
タル構造のワード線を形成したため、浮遊ゲート−第３
ゲート間のシリコン酸化膜の欠陥密度を低減可能であ
る。また、書込み／消去時の内部動作電圧の絶対値の最
大値を１３．５Ｖに低減することが可能である。

【００８２】また、本実施の形態によれば、書込み単位
の増大が可能となり書込み速度の増大が図れる。すなわ
ち、第３ゲート２０７ａ（ＡＧｅ，ＡＧｏ）を一本おき
に配置し、各々別電圧を印加できるように構成している
ため、書き込みおよび読み出しに必要な動作の回数を低
減できる。また、第３ゲート２０７ａ下部の一部にもチ
ャネル領域を形成するため、第３ゲート２０７ａを消去
ゲートとしてのみならず、チャネル制御を行う制御ゲー
トとしての機能をも持たせることができる。このため、
第３ゲート２０７ａにより制御ゲート２１１ａとは独立
にチャネル内の電界を制御でき、書き込み効率を向上で
きる。この結果、少ないチャネル電流での効率的、高速
な書き込みを実現できる。

【００８３】（実施の形態２）図１５は、本発明の実施
の形態２である半導体集積回路装置の一例を示した一部
平面図であり、図１６（ａ）、（ｂ）および（ｃ）は、
各々、図１５におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−
Ｃ′線断面図である。なお、図１５の平面図において、
図面を見やすくするため各部材にハッチングを施し、一
部の部材は省略している。

【００８４】本実施の形態の半導体集積回路装置は、い
わゆるフラッシュメモリのメモリセルを有し、このメモ
リセルは半導体基板３００の主面に形成されたウェル３
０１中のソース拡散層３０５ａ、ドレイン拡散層３０５
ｂ、第１ゲート（浮遊ゲート）３０３ｂ、第２ゲート
（制御ゲート）３１１ａ、および第３ゲート３０７ａ，
３０７ｂを有する。各メモリセルの制御ゲート（第２ゲ
ート）３１１ａは行方向（ｘ方向）に接続され、ワード
線ＷＬを形成している。

【００８５】浮遊ゲート（第１ゲート）３０３ｂとウェ
ル３０１はゲート絶縁膜（第１絶縁膜）３０２に、浮遊
ゲート３０３ｂと第３ゲート３０７ａは絶縁膜（第３絶
縁膜）３０６ａに、浮遊ゲート３０３ｂとワード線（制
御ゲート）３１１ａは絶縁膜（第２絶縁膜）３１０ａ
に、第３ゲート３０７ａ，３０７ｂとワード線３１１ａ
は絶縁膜３０８ａにより、それぞれ分離されている。

【００８６】ソース拡散層３０５ａ、ドレイン拡散層３
０５ｂはワード線３１１ａの延在方向（ｘ方向）に垂直
な方向（ｙ方向）に延在して配置され、列方向（ｙ方
向）のメモリセルのソース／ドレインを接続するローカ
ルソース線およびローカルデータ線として機能する。す
なわち、本実施の形態の半導体集積回路装置は、メモリ
セル毎にコンタクト孔を持たない、いわゆるコンタクト
レス型のアレイから構成される。この拡散層３０５に垂
直な方向（ｘ方向）にチャネルが形成される。

【００８７】第３ゲート３０７ａ，３０７ｂの２つの端
面は、前記浮遊ゲート３０３ｂの端面のうちワード線３
１１ａおよびチャネルとそれぞれ垂直な２つの端面と、
それぞれ絶縁膜３０６ａを介して対向して存在する。

【００８８】第３ゲート３０７ａ，３０７ｂはワード線
３１１ａおよびチャネルと垂直な方向（ｙ方向）に存在
する浮遊ゲート３０３ｂの隙間に埋込まれて存在する。
さらに、浮遊ゲート３０３ｂが第３ゲート３０７ａ，３
０７ｂに対し対称に存在する。一方、本実施の形態で
は、第３ゲート３０７ａ，３０７ｂは浮遊ゲート３０３
ｂに対して非対称に形成される。すなわち、第３ゲート
３０７ａは第３ゲート３０７ｂよりも幅が広く形成さ
れ、第３ゲート３０７ａはソース拡散層３０５ａを完全
にオーバーラップするように形成される。一方、第３ゲ
ート３０７ｂはドレイン拡散層３０５ｂのほぼ上部に形
成される。

【００８９】本実施の形態においては、ソース／ドレイ
ンを形成する１対の拡散層３０５が浮遊ゲートパターン
３０３ａに対し非対称の位置関係にあり、ソース拡散層
３０５ａが浮遊ゲートとオーバーラップしないオフセッ
ト構造となっている。また、ソース拡散層３０５ａは第
３ゲート３０７ａと完全にオーバーラップするように存
在する。これにより、本実施の形態では第３ゲート３０
７ａ下のウェル中にもチャネルが形成され、この第３ゲ
ート３０７ａは消去ゲートとしてばかりではなく、その
下部に存在するチャネルを制御するゲートとしても機能
する。これにより、書込み時のホットエレクトロンの発
生および注入効率が増大し、チャネル電流の小さな領域
での書込みが可能となる。従って、従来と同程度の電流
供給能力をもつ内部電源で、キロバイトオーダー以上の
多数個のメモリセルの並列書込みが可能となる。

【００９０】次に、図１７を用いて本メモリセルの製造
方法を示す。図１７は、実施の形態２の半導体集積回路
装置の製造方法の一例を示した断面図である。

【００９１】まず、半導体基板３００にｐ型（第１導電
型）のウェル３０１を形成し、ウェル３０１上にたとえ
ば熱酸化法により１２ｎｍ程度のゲート絶縁膜（第１絶
縁膜）３０２を形成する（図１７（ａ））。

【００９２】続いて浮遊ゲートとなるリン（Ｐ）をドー
ピングしたポリシリコン膜３０３とシリコン窒化膜３０
４を実施の形態１と同様に順次堆積する（図１７
（ｂ））。

【００９３】次に実施の形態１と同様にシリコン窒化膜
３０４およびポリシリコン膜３０３をパターニングし、
シリコン窒化膜３０４ａおよびポリシリコン膜３０３ａ
を形成する（図１７（ｃ））。

【００９４】その後、フォトレジスト膜をパターニング
し、イオン打込み法によりひ素（Ａｓ）イオンをウェル
３０１に打込み、メモリセルのソースとなる拡散層３０
５ａ、ドレインとなる拡散層３０５ｂを形成する（図１
７（ｄ））。拡散層３０５ａ，３０５ｂは、それぞれメ
モリセルのソース線、データ線として機能し、ｙ方向に
ストライプ状に形成される。

【００９５】次に、浮遊ゲート３０３ｂと第３ゲート３
０７ａを分離するための窒素が添加されたシリコン酸化
膜３０６を実施の形態１の場合と同様に形成する（図１
７（ｅ））。

【００９６】その後、第３ゲート３０７ａとなるリンを
ドーピングしたポリシリコン膜を浮遊ゲートパターン３
０３ａの隙間が完全に埋まるように堆積する工程以降の
工程は、実施の形態１の図４（ｃ）以降の工程と同様で
ある。このため詳細な説明は省略する。

【００９７】図１８はメモリセルアレイの構成を示した
回路図である。ドレインとなる拡散層（…Ｄ_n-1，
Ｄ_n，Ｄ_n+1…）およびソースとなる拡散層（Ｓ）はワ
ード線ＷＬ（ＷＬ₀，ＷＬ₁…ＷＬ_m）の方向（ｘ方
向）と垂直な方向（ｙ方向）に延在し、ｙ方向に隣接す
るメモリセルを接続する配線の役割を有している。この
ドレインとなる拡散層配線Ｄｎのｙ方向の一端にはデー
タ線を選択する選択ＭＯＳトランジスタが配置されてい
る。また、ソースとなる拡散層配線Ｓの一端にはグラン
ドソース線ＳＳが配置されている。この選択ＭＯＳで囲
まれた領域をアレイブロックと呼ぶ。本実施の形態で
は、行方向に隣接するメモリセルが対称となるように配
置し、隣り合うメモリセルの第３ゲートＡＧを共用す
る。書込み、消去、読出しの動作を考えた場合、実施の
形態１のようなメモリセルの配置では、各メモリセルの
拡散層は、動作状況によってソースとなったりドレイン
となったりする。これに対し、本実施の形態のようなメ
モリセルの配置では、第３ゲートＡＧが存在する側の拡
散層は必ずソースとなる。すなわち、本実施の形態で
は、第３ゲートが存在する側の拡散層はグランドソース
ＳＳに接続し、どの動作の場合においても必ず０Ｖを印
加すれば良い。従って、本実施の形態では、実施の形態
１において、拡散層配線の両端に必要であった選択トラ
ンジスタは片側だけに配置することで動作が可能とな
り、周辺回路の簡略化およびチップ面積の縮小化が図れ
る。

【００９８】次に、前記方法により形成したメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を、図１９〜図２１を用いて説明する。図
１９は書き込み動作を、図２０は消去動作を、図２１は
読み出し動作の例を各々示す。なお、各等価回路図にお
いて点線で囲まれたセルで選択的にそれぞれの動作が行
われる。

【００９９】図１９（ａ）は、書込の際の電圧印加条件
を付した等価回路図を、図１９（ｂ）〜（ｇ）は書込の
際のタイミングチャートを示す。

【０１００】図１９（ｂ）に示したように、ｔ０のタイ
ミングで選択メモリセルＭ１のワード線ＷＬ０に例えば
１２Ｖ程度の正の電圧を印加し、ｔ１のタイミングで選
択メモリセルＭ１の第３ゲートＡＧ０に第３ゲートによ
って構成されるＭＯＳトランジスタのしきい値程度の電
圧、例えば２Ｖ程度を印加し、更にｔ２のタイミングで
選択メモリセルＭ１のドレインとなる拡散層Ｄ１に例え
ば５Ｖ程度の正の電圧を印加する。選択メモリセルＭ１
のグランドソースとなる拡散層ＳＳ、ウェル、非選択ワ
ード線ＷＬ１は０Ｖに保持される。

【０１０１】上記動作により、浮遊ゲートと第３ゲート
の境界部下のチャネルに大きな横方向および縦方向の電
界が形成される。これによりホットエレクトロンの発生
および注入効率が増大し、チャネル電流が小さいにもか
かわらず、高速の書込みが可能となる。これにより、１
ｍＡ程度の電流供給能力を有する内部電源を用いても、
キロバイト以上のメモリセルの並列書込みが可能とな
る。

【０１０２】なお、非選択メモリセルとなるＭ２，Ｍ３
においては、第３ゲートＡＧ１を０Ｖとする。これによ
りメモリセルＭ０およびＭ１の少なくともいずれか１つ
が書込み状態にあっても、メモリセルＭ２およびＭ３で
はチャネルが形成されることがない。従ってホットエレ
クトロンが発生しないので書込みが起こらない。書込み
動作を終了する際には、ｔ３のタイミングで選択メモリ
セルＭ１のドレインとなるＤ１を０Ｖにし、ｔ４のタイ
ミングで選択メモリセルＭ０とＭ１の第３ゲートＡＧ０
を０Ｖにし、更にｔ５のタイミングで選択メモリセルＭ
１のワード線ＷＬ０を０Ｖにする。

【０１０３】なお、図１９（ｂ）に示した書込み動作の
タイミングは、図１９（ｄ）に示すように、選択メモリ
セルＭ１のワード線ＷＬ０と選択メモリセルＭ１の第３
ゲートＡＧ０のタイミングを入換えても良い。図１９
（ｂ）、（ｄ）の動作タイミングでは、共にドレインに
書込みバイアスが印加されている時間を最短にすること
が可能であり、前記ドレインを共有している非選択メモ
リセルへの影響を抑制できる効果がある。

【０１０４】また書込み動作は図１９（ｃ）に示したよ
うに、ｔ０のタイミングで選択メモリセルＭ１のワード
線ＷＬ０に例えば１２Ｖ程度の正の電圧を印加し、ｔ１
のタイミングで選択メモリセルＭ１のドレインとなる拡
散層Ｄ２に例えば５Ｖ程度の正の電圧を印加し、更にｔ
２のタイミングで選択メモリセルＭ０およびＭ１の第３
ゲートＡＧ０に、第３ゲートによって構成されるＭＯＳ
トランジスタのしきい値程度の電圧、例えば２Ｖ程度を
印加してもよい。

【０１０５】なお、図１９（ｃ）に示した書込み動作の
タイミングは、図１９（ｅ）に示すように、選択メモリ
セルＭ１のワード線ＷＬ０とドレインとなる拡散層Ｄ２
に例えば５Ｖ程度の正の電圧を印加するタイミングを入
換えても良い。図１９（ｃ）、（ｅ）の動作タイミング
では、書込み開始および書込み停止を選択メモリセルＭ
０およびＭ１の第３ゲートＡＧ０のタイミングによって
制御している。第３ゲートは書込み動作時の電圧が２Ｖ
程度と低いため、上記書込み開始および書込み停止の制
御が容易であるという特徴がある。

【０１０６】さらに、書込み動作は図１９（ｆ）に示し
たように、、ｔ０のタイミングで選択メモリセルＭ１の
ドレインとなる拡散層Ｄ２に例えば５Ｖ程度の正の電圧
を印加し、ｔ１のタイミングで選択メモリセルＭ０およ
びＭ１の第３ゲートＡＧ０に、第３ゲートによって構成
されるＭＯＳトランジスタのしきい値程度の電圧、例え
ば２Ｖ程度を印加し、更にｔ２のタイミングで選択メモ
リセルＭ１のワード線ＷＬ０に例えば１２Ｖ程度の正の
電圧を印加しても良い。

【０１０７】なお、図１９（ｆ）に示した書込み動作タ
イミングは、図１９（ｇ）に示すように、選択メモリセ
ルＭ１のドレインとなる拡散層Ｄ２に例えば５Ｖ程度の
正の電圧を印加するタイミンクと、選択メモリセルＭ０
およびＭ１の第３ゲートＡＧ０に、第３ゲートによって
構成されるＭＯＳトランジスタのしきい値程度の電圧、
例えば２Ｖ程度を印加するタイミングを入換えても良
い。図１９（ｆ）、（ｇ）の動作タイミングでは、選択
メモリセルＭ１のワード線ＷＬ０に１２Ｖ程度の高い電
圧が印加されている時間を最短にすることが可能であ
り、同じ選択ワード線ＷＬ０に接続されている非選択メ
モリセルに与える影響を抑制することが可能であるとい
う効果がある。

【０１０８】このように、本半導体集積回路装置におい
ては、隣接するメモリセル２個を１つの単位とし、その
内の１セルを選択して書込みが行われる。従って、１つ
のワード線上のすべてのセルに書込みを行うためには、
最低２回の書込みで動作が完了する。以上の第３ゲート
によりもたらされる高効率のホットエレクトロン注入と
隣接セルの誤書込み防止により書込み単位の増大が可能
であり、大容量フラッシュメモリにおいて不可欠な書込
み速度の向上が図れる。

【０１０９】次に、消去動作を説明する。図２０（ａ）
は、消去の際の電圧印加条件を付した等価回路図を、
（ｂ）は消去の際のタイミングチャートを示す。

【０１１０】図２０（ａ）と（ｂ）に示したように、ｔ
０のタイミングで選択ワード線ＷＬ０に例えば−１３．
５Ｖの負の電圧を印加し、ｔ１のタイミングですべての
第３ゲートＡＧに例えば３．３Ｖといった比較的小さな
正の電圧を印加する。グランドソースＳＳ、各拡散層
Ｄ、ウェル、非選択ワード線ＷＬ１は０Ｖである。これ
により、ワード線ＷＬ０上のすべてのメモリセルにおい
て、浮遊ゲートから第３ゲートにファウラー・ノールド
ハイム型トンネリング現象により電子の放出が生じ、メ
モリセルのしきい値が低下して消去が行われる。消去を
終了する際には、ｔ２のタイミングで第３ゲートＡＧを
０Ｖにし、ｔ３のタイミングで選択ワード線ＷＬ０を０
Ｖにする。この方式では、第３ゲートＡＧに例えば３．
３Ｖの電圧が印加されている時間を最短にすることが可
能であり、上記第３ゲートを共有する消去非選択のメモ
リセルに与える影響を抑制することが可能である。

【０１１１】また、消去の際は、複数のワード線に同時
に負の電圧、例えば−１３．５Ｖを印加し、すべての第
３ゲートＡＧに例えば３．３Ｖといった比較的小さな正
の電圧を、グランドソースＳＳ、各拡散層Ｄ、ウェルに
０Ｖを印加してもよい。この場合、負の電圧が印加され
たワード線上のセルで消去が行なわれる。また、すべて
の第３ゲートＡＧに比較的大きな電圧、例えば１７Ｖを
印加し、すべてのワード線、グランドソースＳＳ、各拡
散層Ｄ、ウェルを０Ｖとしてもよい。この場合、ブロッ
ク内のすべてのメモリセルで消去が行なわれる。

【０１１２】図２１は、読出しの際の等価回路図を示
す。読出しの際は、図２１に示したように、選択メモリ
セルＭ１のワード線ＷＬ０に例えば３．３Ｖといった正
の電圧を印加し、選択メモリセルＭ０およびＭ１の第３
ゲートＡＧ０に例えば３．３Ｖ程度の電圧を印加し、第
３ゲート下のチャネルを完全にオン状態とする。更に選
択メモリセルＭ１のドレインとなる拡散層Ｄ１に例えば
１Ｖの正の電圧を印加する。選択メモリセルＭ１のグラ
ンドソースとなる拡散層ＳＳ、ウェル、非選択ワード線
ＷＬ１は０Ｖに保持される。一方、非選択メモリセルと
なるＭ２，Ｍ３においては、第３ゲートＡＧ１を０Ｖと
する。これによりメモリセルＭ０およびＭ１の少なくと
もいずれか１つが読出し状態にあっても、メモリセルＭ
２およびＭ３ではチャネルが形成されることがなく、誤
読出しが防止できる。読出しを終了する際には、選択メ
モリセルＭ１のドレインとなる拡散層Ｄ１を０Ｖにし選
択メモリセルＭ０およびＭ１の第３ゲートＡＧ０を０Ｖ
にし、更に選択メモリセルＭ１のワード線ＷＬ０を０Ｖ
にする。

【０１１３】このように、本実施の形態の半導体集積回
路装置においては、書込みと同様、隣接するメモリセル
２個を１つの単位とし、その内の１セルを選択して読出
しが行われる。従って、１つのワード線上のすべてのセ
ルで読出しを行うためには、２回の読出し動作を実施す
る。

【０１１４】なお、読み出しのタイミングは、書込のタ
イミング（図１９（ｂ）〜（ｇ））と同様である。ただ
し、各部材に印加する電圧は、図２１に示した値であ
る。

【０１１５】（実施の形態３）図２２は、本発明の実施
の形態３であるメモリセルアレイの構成を示した回路図
である。

【０１１６】ソース／ドレインとなる拡散層Ｄｎはワー
ド線ＷＬｎと垂直な方向に延在し、隣接するメモリセル
を接続する配線の役割を有している。この各拡散層配線
Ｄｎの両端にはソース線あるいはデータ線を選択する選
択トランジスタが配置されている。この選択トランジス
タで囲まれた領域をアレイブロックと呼ぶ。実施の形態
１において、書込み、消去、読出し動作を考えた場合、
ドレイン電圧と第３ゲート電圧が、同電圧であっても動
作は可能である（図１１（ａ）、（ｂ）、（ｃ））。そ
こで、本実施の形態ではドレイン拡散層と第３ゲートを
接続する構成とした。これにより、本実施の形態ではビ
ット毎の動作が可能となり、また第３ゲートを制御する
デコーダが不要となる。このためチップ面積を縮小でき
る効果がある。

【０１１７】以下に、本実施の形態におけるメモリセル
の書込み時、消去時、および読出し時の電圧印加条件お
よび動作方法を図２３から図２５を用いて説明する。同
図は作成したメモリセルアレイの等価回路と電圧を印加
するタイミングを示した図である。各回路図において点
線で囲まれたセルで選択的にそれぞれの動作が行われ
る。

【０１１８】書込みの際は、図２３（ａ）と（ｂ）に示
したように、ｔ０のタイミングで選択メモリセルＭ１の
ワード線ＷＬ０に例えば１２Ｖ程度の正の電圧を印加
し、ｔ１のタイミングで選択メモリセルＭ１のドレイン
となる拡散層Ｄ２に例えば３．３Ｖ程度の正の電圧を印
加する。この際、本実施の形態ではドレイン拡散層と第
３ゲートが接続されているため、同時にｔ１のタイミン
グで選択メモリセルＭ１の第３ゲートにも３．３Ｖが印
加される。選択メモリセルＭ１のソースとなる拡散層Ｄ
１、ウェル、非選択ワード線ＷＬ１は０Ｖに保持され
る。上記バイアス条件により、浮遊ゲートと第３ゲート
の境界部下のチャネルに大きな横方法および縦方向の電
界が形成される。これによりホットエレクトロンの発生
および注入効率が増大し、チャネル電流が小さいにもか
かわらず、高速の書込みが可能となる。これにより、１
ｍＡ程度の電流供給能力を有する内部電源を用いても、
キロバイト以上のメモリセルの並列書込みが可能とな
る。

【０１１９】なお、選択メモリセルＭ１に隣接するメモ
リセルＭ０，Ｍ２においては、ドレイン拡散層Ｄ１とＤ
３を０Ｖとする。これによりメモリセルＭ１およびＭ３
の少なくともいずれか１つが書込み状態にあっても、メ
モリセルＭ０およびＭ２ではチャネルが形成されること
がない。従ってホットエレクトロンが発生しないので書
込みが起こらない。

【０１２０】書込み動作を終了する際には、ｔ２のタイ
ミングで選択メモリセルＭ１のドレインとなる拡散層Ｄ
２を０Ｖにし、ｔ３のタイミングで選択メモリセルＭ１
のワード線ＷＬＯを０Ｖにする。この際、本実施の形態
ではドレイン拡散層と第３ゲートが接続されているた
め、同時にｔ２のタイミングで選択メモリセルＭ１の第
３ゲートも０Ｖとなる。

【０１２１】なお、図２３（ｂ）に示した書込み動作の
タイミングは、図２３（ｃ）に示すように選択メモリセ
ルＭ１のワード線ＷＬ０と、選択メモリセルのドレイン
拡散層および第３ゲートとなるＤ２のタイミングを入換
えても良い。

【０１２２】このように、本実施の形態の半導体集積回
路装置においては、隣接するメモリセル２個を１つの単
位とし、その内の１セルを選択して書込みが行われる。
従って、１つのワード線上のすべてのセルに書込みを行
うためには、最低２回の書込みで動作が完了する。

【０１２３】以上の第３ゲートによりもたらされる高効
率のホットエレクトロン注入と隣接セルの誤書込み防止
により書込み単位の増大が可能であり、大容量フラッシ
ュメモリにおいて不可欠な書込み速度の向上が図れる。

【０１２４】消去の際は図２４（ａ）と（ｂ）に示した
ように、ｔ０のタイミングで選択ワード線ＷＬ０に例え
ば−１６Ｖの負の電圧を印加する。この時、各拡散層Ｄ
は０Ｖであるため、第３ゲートも全て０Ｖである。ま
た、ウェル、非選択ワード線ＷＬ１も０Ｖである。これ
により、ワード線ＷＬ０上のすべてのメモリセルにおい
て、浮遊ゲートから第３ゲートにファウラー・ノールド
ハイム型トンネリング現象により電子の放出が生じ、メ
モリセルのしきい値が低下して消去が行われる。

【０１２５】消去動作を終了する際には、ｔ１のタイミ
ングで選択ワード線ＷＬ０を０Ｖにする。

【０１２６】また、消去の際は図２４（ｃ）と（ｄ）に
示したように、ｔ０のタイミングで選択ワード線ＷＬ０
に例えば−１３．５Ｖの負の電圧を印加し、ｔ１のタイ
ミングで各拡散層（本実施の形態の場合、第３ゲートで
もある）Ｄに例えば３．３Ｖ程度の電圧を印加しても良
い。この場合、消去動作を終了する際には、ｔ２のタイ
ミングで各拡散層（本実施の形態の場合、第３ゲートで
もある）Ｄを０Ｖにし、ｔ３のタイミングで選択ワード
線ＷＬ０を０Ｖにする。

【０１２７】また、図には示していないが、ｔ０のタイ
ミングで各拡散層（本実施の形態の場合、第３ゲートで
もある）Ｄに例えば３．３Ｖ程度の電圧を印加し、ｔ１
のタイミングで選択ワード線ＷＬ０に例えば−１３．５
Ｖの負の電圧を印加しても良い。この場合、消去動作を
終了する際には、ｔ２のタイミングで選択ワード線ＷＬ
０を０Ｖにし、ｔ３のタイミングで各拡散層（本実施の
形態の場合、第３ゲートでもある）Ｄを０Ｖにする。

【０１２８】なお、各消去動作において、複数のワード
線に同時に負の電圧を印加しても良い。この場合、負の
電圧が印加されたワード線上のセルで消去が行なわれ
る。

【０１２９】読出しの際は、図２５（ａ）と（ｂ）に示
したように、ｔ０のタイミングで選択メモリセルＭ１の
ワード線ＷＬ０に例えば３．３Ｖといった正の電圧を印
加し、ｔ１のタイミングで選択メモリセルＭ１のドレイ
ンとなる拡散層Ｄ２に例えば１Ｖの正の電圧を印加す
る。この際、本実施の形態ではドレイン拡散層と第３ゲ
ートが接続されているため、同時にｔ１のタイミングで
選択メモリセルＭ１の第３ゲートにも１Ｖが印加され
る。選択メモリセルＭ１のソースとなる拡散層Ｄ１、ウ
ェル、非選択ワード線ＷＬ１は０Ｖに保持される。な
お、選択メモリセルＭ１に隣接するメモリセルＭ０，Ｍ
２においては、ドレイン拡散層Ｄ１とＤ３を０Ｖとす
る。これによりメモリセルＭ１およびＭ３の少なくとも
いずれか１つが読出し状態にあっても、メモリセルＭ０
およびＭ２ではチャネルが形成されることなく、誤読出
しが防止できる。読出し動作を終了する際には、ｔ２の
タイミングで選択メモリセルＭ１のドレインとなる拡散
層Ｄ２を０Ｖにし、ｔ３のタイミングで選択メモリセル
Ｍ１のワード線ＷＬ０を０Ｖにする。この際、本実施の
形態ではドレイン拡散層と第３ゲートが接続されている
ため、同時にｔ２のタイミングで選択メモリセルＭ１の
第３ゲートも０Ｖとなる。

【０１３０】なお、図２５（ｂ）に示した書込み動作の
タイミングは、図２５（ｃ）に示すように選択メモリセ
ルＭ１のワード線ＷＬ０と、選択メモリセルのドレイン
拡散層および第３ゲートとなるＤ２のタイミングを入換
えても良い。

【０１３１】このように、本実施の形態の半導体集積回
路装置においては、書込みと同様、隣接するメモリセル
２個を１つの単位とし、その内の１セルを選択して読出
しが行われる。従って、１つのワード線上のすべてのセ
ルで読出しを行うためには、２回の読出し動作を実施す
る。

【０１３２】また、本実施の形態では、各メモリセルの
ドレイン拡散層と第３ゲートを接続する。これにより、
本実施の形態ではビット毎の動作が可能となる。また、
第３ゲートを制御するデコーダが不要となり、チップ面
積の縮小化を図れる。

【０１３３】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において変更可能であることは勿論であ
る。

【０１３４】たとえば、前記実施の形態では、ワード線
の材料としてポリシリコン膜、窒化タングステン膜、タ
ングステン膜の積層膜を用いたが、窒化タングステン膜
に代えて他のバリアメタル膜、例えばタングステン、チ
タン、タンタル等の遷移金属元素単体、あるいはその窒
化物、もしくはその珪化物（シリサイド）やアルミニウ
ム窒化物、コバルトシリサイド、モリブデンシリサイ
ド、更にはチタンタングステン等の合金膜を用いても同
等の効果が得られる。またポリシリコン膜と金属珪化物
の積層膜、いわゆるポリサイド膜であっても同様の効果
が得られる。

【０１３５】また、前記実施の形態では、ワード線の材
料としてポリシリコン膜、窒化タングステン膜、タング
ステン膜の積層膜を用いたが、これに代えてポリシリコ
ン膜と金属珪化物の積層膜を用いても同様の効果が得ら
れる。金属珪化物の代表例としてはタングステンシリサ
イド膜がある。

【０１３６】また、前記実施の形態では、浮遊ゲートと
第３ゲートを分離する絶縁膜として窒素を添加したシリ
コン酸化膜を用いたが、本不揮発性半導体記憶装置を書
換え回数が少ない製品に応用するような場合には、従来
の熱酸化法やＣＶＤ法により形成したシリコン酸化膜を
用いてもよい。

【０１３７】また、前記実施の形態では、浮遊ゲートと
制御ゲートを分離する絶縁膜に対しても窒素を添加した
シリコン酸化膜を用いたが、書換え時の内部動作電圧や
書換え速度があまり重要とならないような目的で使用さ
れる場合には、従来広く用いられているシリコン酸化膜
／シリコン窒化膜／シリコン酸化膜の積層膜、いわゆる
ＯＮＯ膜を用いてもよい。

【０１３８】また、前記実施の形態では、ｐ型のウェル
中にｎ型の拡散層を形成したｎチャネル型のメモリセル
を例に説明したが、ウェルがｎ型であり、拡散層がｐ型
となるｐチャネル型のメモリセルにおいても同様の効果
が得られる。この場合、書込みの際の制御ゲート、第３
ゲート、およびドレインの電位はウェル電位に対し相対
的に負の値となる。この場合、ホットエレクトロンによ
り電子注入が生じる。

【０１３９】また、いずれの実施の形態においても、書
込みの際、浮遊ゲートに蓄積される電子の状態は最低２
状態必要であるが、４状態以上のレベルを形成し、１つ
のメモリセルに２ビット以上のデータを記憶するいわゆ
る多値記憶に適用してもよい。従来の多値記憶では、浮
遊ゲートに蓄積される電子の量を高精度に制御して各レ
ベルのしきい値分布を圧縮しても、２値記憶に比べ、い
ちばん低いしきい値状態といちばん高いしきい値状態の
差が大きくなるという問題があった。このためファウラ
ー・ノールドハイム型の書換えでは、書換え速度が遅く
なるか、書込み電圧が高くなるという問題が生じた。本
発明によれば、書込みおよび消去をともに１３．５Ｖ以
下と低電圧化できる、言い換えれば書換えの高速化がで
きるので、多値記憶方式に極めて有効である。

【０１４０】また、本発明は、不揮発性半導体記憶素子
を有するメモリセルアレイ部を備えたワンチップマイク
ロコンピュータ、システムＬＳＩ等の半導体装置に広く
適用してもよい。

【０１４１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１４２】半導体集積回路装置のメモリセル面積を縮
小することが可能である。

【０１４３】半導体集積回路装置の周辺回路のレイアウ
ト設計を容易にすることが可能である。

【０１４４】半導体集積回路装置の動作速度の向上が図
れる。

【０１４５】半導体集積回路装置のメモリセル内の各ゲ
ート間を分離する絶縁膜の欠陥密度が減少し、半導体集
積回路装置の歩留り向上が図れる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の一例を示した一部平面図である。

【図２】（ａ）、（ｂ）および（ｃ）は、各々、図１に
おけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図であ
る。

【図３】（ａ）〜（ｅ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。

【図４】（ａ）〜（ｄ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。

【図５】（ａ）〜（ｄ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。

【図６】（ａ）〜（ｃ）は、実施の形態１の半導体集積
回路装置の製造方法の一例を示した断面図である。

【図７】実施の形態１のメモリセルアレイの構成を示し
た回路図である。

【図８】第３ゲート電極の取出し部分のレイアウトを示
した平面図である。

【図９】第３ゲート電極の取出し部分のレイアウトを示
した平面図である。

【図１０】第３ゲート電極の取出し部分のレイアウトを
示した平面図である。

【図１１】実施の形態１の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）〜（ｇ）はタイミングチャート
を示す。

【図１２】実施の形態１の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。

【図１３】実施の形態１の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。

【図１４】実施の形態１の読み出し動作を示す等価回路
図である。

【図１５】本発明の実施の形態２である半導体集積回路
装置の一例を示した一部平面図である。

【図１６】（ａ）、（ｂ）および（ｃ）は、各々、図１
５におけるＡ−Ａ′、Ｂ−Ｂ′およびＣ−Ｃ′線断面図
である。

【図１７】（ａ）〜（ｅ）は、実施の形態２の半導体集
積回路装置の製造方法の一例を示した断面図である。

【図１８】実施の形態２のメモリセルアレイの構成を示
した回路図である。

【図１９】実施の形態２の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）〜（ｇ）はタイミングチャート
を示す。

【図２０】実施の形態２の消去動作を示し、（ａ）は等
価回路図を、（ｂ）はタイミングチャートを示す。

【図２１】実施の形態２の読み出し動作を示す等価回路
図である。

【図２２】実施の形態３のメモリセルアレイの構成を示
した図である。

【図２３】実施の形態３の書き込み動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。

【図２４】実施の形態３の消去動作を示し、（ａ）およ
び（ｃ）は等価回路図を、（ｂ）および（ｄ）はタイミ
ングチャートを示す。

【図２５】実施の形態３の読み出し動作を示し、（ａ）
は等価回路図を、（ｂ）および（ｃ）はタイミングチャ
ートを示す。

【符号の説明】

２００、３００半導体基板２０１、３０１ウェル２０２、３０２絶縁膜２０３、３０３ポリシリコン膜２０３ａ、３０３ａポリシリコン膜（浮遊ゲートパタ
ーン）２０３ｂ、３０３ｂ浮遊ゲート２０４、２０４ａ、２０４ｂ、３０４，３０４ａシリ
コン窒化膜２０５拡散層（ソース／ドレイン拡散層）３０５ａソース拡散層３０５ｂドレイン拡散層２０６、３０６シリコン酸化膜２０６ａ、３０６ａ絶縁膜（第３絶縁膜）２０６ｂ〜ｅシリコン酸化膜２０７ａ、３０７ｂ第３ゲート（第３ゲートパター
ン）２０８、３０８シリコン酸化膜２０８ａ、３０８ａ絶縁膜（シリコン酸化膜）２０９、２０９ａ、３０９、３０９ａポリシリコン膜２１０、３１０シリコン酸化膜２１１ａ、３１１ａワード線（制御ゲート）２１２ダミーパターン２１３ゲート２１４結束部２１５コンタクト孔２１６金属配線２１８コンタクト孔ＡＧ（ＡＧ０、ＡＧｅ、ＡＧ１）第３ゲートＤ（Ｄ１、Ｄ２、Ｄｎ）拡散層Ｆ最初加工寸法Ｍ（Ｍ０〜Ｍ３）メモリセルＳ拡散層配線ＳＳグランドソースＷＬ（ＷＬ０〜ＷＬｎ）ワード線

フロントページの続き (72)発明者小林孝東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者小林直樹東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者久米均東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者佐伯俊一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内Ｆターム(参考） 5B025 AA01 AC01 AE00 AE05 AE07 AE08 5F001 AA21 AA22 AA64 AB03 AB07 AB08 AC02 AC06 AD12 AD41 AD51 AD52 AE02 AE03 AE08 AF06 AF07 AF10 AG02 AG07 AG10 AG21 5F083 EP14 EP15 EP24 EP30 EP35 EP42 ER02 ER09 ER14 ER18 ER22 GA01 GA05 GA09 GA22 KA01 KA06 KA12 LA12 LA16 PR29

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成された第１導電
型のウェルと、前記ウェル内に第１方向に延在して形成
された第２導電型の半導体領域と、前記半導体基板上に
第１絶縁膜を介して形成された第１ゲートと、前記第１
ゲート上に第２絶縁膜を介して形成された第２ゲート
と、前記第１方向に延在し、前記第１ゲートの隙間に埋
め込んで形成された第３ゲートと、前記第１ゲートと第
３ゲートとの間に形成された第３絶縁膜とを有する半導
体集積回路装置であって、前記第３絶縁膜の膜厚が、前記第１方向に存在する前記
第３ゲートの両側面で異なることを特徴とする半導体集
積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第３ゲートの第１側面は前記半導体領域上に位置
し、前記第３ゲートの第２側面は、前記半導体領域間の
前記ウェル上に位置し、前記第１側面に形成された前記第３絶縁膜の膜厚の方が
前記第２側面に形成された前記第３絶縁膜の膜厚よりも
厚いことを特徴とする半導体集積回路装置。
【請求項３】半導体基板の主面に形成された第１導電
型のウェルと、前記ウェル内に第１方向に延在して形成
された第２導電型の半導体領域と、前記半導体基板上に
第１絶縁膜を介して形成された第１ゲートと、前記第１
ゲート上に第２絶縁膜を介して形成された第２ゲート
と、前記第１方向に延在し、前記第１ゲートの隙間に埋
め込んで形成された第３ゲートと、前記第１ゲートと第
３ゲートとの間に形成された第３絶縁膜とを有する半導
体集積回路装置であって、前記半導体領域が、前記第１、第２および第３ゲートを
含むメモリセルのローカルデータ線またはローカルソー
ス線として機能し、前記ローカルデータ線またはローカルソース線に接続さ
れ、そのローカルデータ線またはローカルソース線を選
択する選択トランジスタを有し、前記選択トランジスタおよび前記第１方向に配列された
前記メモリセルでメモリセルブロックが構成され、前記メモリセルブロック内で前記ローカルデータ線とし
て機能する前記半導体領域と前記第３ゲートとが接続さ
れていることを特徴とする半導体集積回路装置。
【請求項４】請求項１〜３の何れか一項に記載の半導
体集積回路装置であって、前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
制御ゲートであり、前記第３ゲートが消去ゲートとスプ
リットチャネルを制御するゲートの両方の機能を有する
ことを特徴とする半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置であ
って、前記第３ゲートは、その一部分が前記第２導電型の半導
体領域の上に存在することを特徴とする半導体集積回路
装置。
【請求項６】半導体基板の主面に形成された第１導電
型のウェルと、前記ウェル内に第１方向に延在して形成
された第２導電型の半導体領域と、前記半導体基板上に
第１絶縁膜を介して形成された第１ゲートと、前記第１
ゲート上に第２絶縁膜を介して形成された第２ゲート
と、前記第１方向に延在し、前記第１ゲートの隙間に埋
め込んで形成された第３ゲートと、前記第１ゲートと第
３ゲートとの間に形成された第３絶縁膜とを有する半導
体集積回路装置であって、前記第１ゲートは、前記第３ゲートに対して対称に形成
され、前記第３ゲートは、前記第１ゲートに対して非対
称に形成されていることを特徴とする半導体集積回路装
置。
【請求項７】請求項６記載の半導体集積回路装置であ
って、前記第１ゲートが浮遊ゲートであり、前記第２ゲートが
制御ゲートであり、前記第１ゲートに対して非対称に形
成された前記第３ゲートのうち一方の第３ゲートは、ス
プリットチャネルを制御する機能と消去機能との両方の
機能を有することを特徴とする半導体集積回路装置。
【請求項８】請求項７記載の半導体集積回路装置であ
って、前記一方の第３ゲートは、前記メモリセルのチャネル領
域の一部および前記メモリセルのソースとして機能する
前記半導体領域上に形成されていることを特徴とする半
導体集積回路装置。
【請求項９】請求項１〜８のいずれか一項に記載の半
導体集積回路装置であって、前記第３絶縁膜が、窒素を添加したシリコン酸化膜であ
ることを特徴とする半導体集積回路装置。
【請求項１０】請求項１または６記載の半導体集積回
路装置であって、さらに、前記第３ゲートを駆動するためのデコーダと、ローカル
ソース線またはローカルデータ線として機能する前記半
導体領域に接続され、そのローカルソース線またはロー
カルデータ線を選択する選択トランジスタとを有し、前記デコーダは、前記選択トランジスタのゲートを駆動
するためのブロックデコーダと隣接して配置されること
を特徴とする半導体集積回路装置。
【請求項１１】（ａ）半導体基板中に第１導電型のウ
ェルを形成する工程と、（ｂ）前記半導体基板上に第１絶縁膜を介して第１ゲー
トとなるストライプ状のパターンを形成する工程と、（ｃ）前記ウェル中に前記パターンに対して平行に延在
する第２導電型の半導体領域を形成する工程と、（ｄ）前記ストライプ状のパターンによって形成される
隙間に、第３絶縁膜を形成し、さらに第３ゲートを前記
パターンの隙間を埋め込むように形成する工程と、（ｅ）前記ストライプ状のパターンと垂直な方向に延在
する第２ゲートパターンを形成する工程と、を含み、前記ストライプ状のパターンが前記第３ゲートに対し対
称に、前記第３ゲートが前記ストライプ状のパターンに
対して非対称に形成されるように加工することを特徴と
する半導体集積回路装置の製造方法。
【請求項１２】請求項１１記載の半導体集積回路装置
の製造方法であって、前記第３ゲートは、前記ストライプ状のパターンに対し
て自己整合的に形成されることを特徴とする半導体集積
回路装置の製造方法。