JP2001274366A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置のサイズの縮小化を
図る。 【解決手段】 メモリセルＰ型ウェル１３にトレンチ領
域１４を形成する。このトレンチ領域１３の両側壁部分
に沿って２個のＮＡＮＤ型メモリセルユニットＮＤ１、
ＮＤ２を形成する。これらＮＡＮＤ型メモリセルユニッ
トＮＤ１、ＮＤ２における浮遊ゲートＦＧ及び制御ゲー
トＣＧは、フォトレジストを用いることなく自己整合的
に形成する。また、２個のＮＡＮＤ型メモリセルユニッ
トＮＤ１、ＮＤ２に接続する１本のビット線ＢＬを、層
間絶縁膜３０を介して形成する。このビット線ＢＬのビ
ット線ピッチは２Ｆとする。
図る。 【解決手段】 メモリセルＰ型ウェル１３にトレンチ領
域１４を形成する。このトレンチ領域１３の両側壁部分
に沿って２個のＮＡＮＤ型メモリセルユニットＮＤ１、
ＮＤ２を形成する。これらＮＡＮＤ型メモリセルユニッ
トＮＤ１、ＮＤ２における浮遊ゲートＦＧ及び制御ゲー
トＣＧは、フォトレジストを用いることなく自己整合的
に形成する。また、２個のＮＡＮＤ型メモリセルユニッ
トＮＤ１、ＮＤ２に接続する１本のビット線ＢＬを、層
間絶縁膜３０を介して形成する。このビット線ＢＬのビ
ット線ピッチは２Ｆとする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特に、複数のメモリセ
ルトランジスタを直列的に接続して構成されたＮＡＮＤ
型メモリセルユニットを有する不揮発性半導体記憶装置
及びその製造方法に関する。
憶装置及びその製造方法に関し、特に、複数のメモリセ
ルトランジスタを直列的に接続して構成されたＮＡＮＤ
型メモリセルユニットを有する不揮発性半導体記憶装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、電
気的書き換えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルトランジスタを複数個直列的
に接続してＮＡＮＤ型メモリセルユニットを構成するＮ
ＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして
注目されている。
気的書き換えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルトランジスタを複数個直列的
に接続してＮＡＮＤ型メモリセルユニットを構成するＮ
ＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして
注目されている。
【０００３】図４１はＮＡＮＤ型メモリセルユニットの
等価回路を示す図であり、図４２はＮＡＮＤ型メモリセ
ルユニットのメモリセル部分の構造を平面的に示す図で
ある。この図４２の例では、素子分離にＳＴＩ（Shallo
w Trench Isolation）を用いた場合のＮＡＮＤ型メモリ
セルユニットを示している。
等価回路を示す図であり、図４２はＮＡＮＤ型メモリセ
ルユニットのメモリセル部分の構造を平面的に示す図で
ある。この図４２の例では、素子分離にＳＴＩ（Shallo
w Trench Isolation）を用いた場合のＮＡＮＤ型メモリ
セルユニットを示している。
【０００４】ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセ
ルトランジスタＭＴは、半導体基板上に絶縁膜を介して
浮遊ゲートＦＧ（電荷蓄積層）と制御ゲートＣＧが積層
されたＦＥＴＭＯＳ構造を有しており、複数個のメモリ
セルトランジスタＭＴが隣接するもの同士でソース／ド
レインを共有する形で直列接続されて、ＮＡＮＤ型メモ
リセルユニットを構成する。このようなＮＡＮＤ型メモ
リセルユニットがマトリックス配列されてメモリセルア
レイが構成される。
ルトランジスタＭＴは、半導体基板上に絶縁膜を介して
浮遊ゲートＦＧ（電荷蓄積層）と制御ゲートＣＧが積層
されたＦＥＴＭＯＳ構造を有しており、複数個のメモリ
セルトランジスタＭＴが隣接するもの同士でソース／ド
レインを共有する形で直列接続されて、ＮＡＮＤ型メモ
リセルユニットを構成する。このようなＮＡＮＤ型メモ
リセルユニットがマトリックス配列されてメモリセルア
レイが構成される。
【０００５】ＮＡＮＤ型メモリセルユニットの一端側の
ドレインＤは、それぞれ選択ゲートトランジスタＳＴ３
１を介して、ビット線ＢＬに接続される。一方、ＮＡＮ
Ｄ型メモリセルユニットの他端側のソースは、やはり選
択ゲートトランジスタＳＴ３２を介して、共通ソース線
ＳＬに接続される。メモリセルトランジスタＭＴの制御
ゲートＣＧや選択ゲートトランジスタＳＴ３１、ＳＴ３
２のゲート電極は、ビット線ＢＬ方向と直交する方向に
それぞれワード線ＷＬ、選択ゲート線として、共通接続
される。
ドレインＤは、それぞれ選択ゲートトランジスタＳＴ３
１を介して、ビット線ＢＬに接続される。一方、ＮＡＮ
Ｄ型メモリセルユニットの他端側のソースは、やはり選
択ゲートトランジスタＳＴ３２を介して、共通ソース線
ＳＬに接続される。メモリセルトランジスタＭＴの制御
ゲートＣＧや選択ゲートトランジスタＳＴ３１、ＳＴ３
２のゲート電極は、ビット線ＢＬ方向と直交する方向に
それぞれワード線ＷＬ、選択ゲート線として、共通接続
される。
【０００６】図４２に示すように、ＮＡＮＤ型ＥＥＰＲ
ＯＭにおいては、１本のビット線ＢＬに対して、シリコ
ン活性領域の拡散層で形成された１本のソース／ドレイ
ン線が１本形成される。つまり、１本のビット線ＢＬに
対して１個のＮＡＮＤ型メモリセルユニットが構成され
る。ここで、デザインルールをＦ（Feature size）とす
ると、ビット線ＢＬのライン／スペースは１Ｆ／１Ｆに
なり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆに
なる。このため、１つのメモリセルトランジスタＭＴの
セルサイズは、２Ｆ×２Ｆ＝４Ｆ２となる。また、１本
のＮＡＮＤ型メモリセルユニットには、選択ゲートトラ
ンジスタＳＴ３１、ＳＴ３２が設けられているので、こ
れら選択ゲートトランジスタＳＴ３１、ＳＴ３２のサイ
ズをオーバヘッドαとして加味すると、実質的な１セル
サイズは、４Ｆ２＋αになる。
ＯＭにおいては、１本のビット線ＢＬに対して、シリコ
ン活性領域の拡散層で形成された１本のソース／ドレイ
ン線が１本形成される。つまり、１本のビット線ＢＬに
対して１個のＮＡＮＤ型メモリセルユニットが構成され
る。ここで、デザインルールをＦ（Feature size）とす
ると、ビット線ＢＬのライン／スペースは１Ｆ／１Ｆに
なり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆに
なる。このため、１つのメモリセルトランジスタＭＴの
セルサイズは、２Ｆ×２Ｆ＝４Ｆ２となる。また、１本
のＮＡＮＤ型メモリセルユニットには、選択ゲートトラ
ンジスタＳＴ３１、ＳＴ３２が設けられているので、こ
れら選択ゲートトランジスタＳＴ３１、ＳＴ３２のサイ
ズをオーバヘッドαとして加味すると、実質的な１セル
サイズは、４Ｆ２＋αになる。
【０００７】このようなＮＡＮＤ型ＥＥＰＲＯＭの公知
例としては、K.-D. Suh et al., ”A 3.3V 32MB NAND F
lash Memory with Incremental Step Pulse Programmin
g Scheme” IEEE J. Solid-State Circuits, vol.30,
pp.1149-1156, Nov. 1995、及び、Y. Iwata et. al.,
”A 35ns Cycle Time 3.3V Only 32MB NAND Flash EEP
ROM” IEEE J. Solid-State Circuits, vol. 30, pp.11
57-1164, 1995等の発表がある。これらの文献には、従
来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されている。
例としては、K.-D. Suh et al., ”A 3.3V 32MB NAND F
lash Memory with Incremental Step Pulse Programmin
g Scheme” IEEE J. Solid-State Circuits, vol.30,
pp.1149-1156, Nov. 1995、及び、Y. Iwata et. al.,
”A 35ns Cycle Time 3.3V Only 32MB NAND Flash EEP
ROM” IEEE J. Solid-State Circuits, vol. 30, pp.11
57-1164, 1995等の発表がある。これらの文献には、従
来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されている。
【０００８】図４３はＡＮＤ型メモリセルユニットを有
する不揮発性半導体記憶装置の等価回路を示す図であ
り、図４４はＡＮＤ型メモリセルユニットのメモリセル
部分の構造を平面的に示す図である。
する不揮発性半導体記憶装置の等価回路を示す図であ
り、図４４はＡＮＤ型メモリセルユニットのメモリセル
部分の構造を平面的に示す図である。
【０００９】ＡＮＤ型の名称は、接続方式がＮＯＲ型と
同じ並列接続であり、論理方式がＮＯＲ型と反転してい
ることに由来する。すなわち、図４３に示すように、Ａ
ＮＤ型メモリセルユニットは、サブビット線ＳＢＢＬと
サブソース線ＳＢＳＬとを有しており、これらサブビッ
ト線ＳＢＢＬとサブソース線ＳＢＳＬとの間に複数のメ
モリセルトランジスタＭＴが並列的に接続されている。
例えば、６４ＭビットのＡＮＤ型の不揮発性半導体記憶
装置の場合、１つのＡＮＤ型メモリセルユニットに１２
８個のメモリセルトランジスタＭＴが並列的に接続され
ている。
同じ並列接続であり、論理方式がＮＯＲ型と反転してい
ることに由来する。すなわち、図４３に示すように、Ａ
ＮＤ型メモリセルユニットは、サブビット線ＳＢＢＬと
サブソース線ＳＢＳＬとを有しており、これらサブビッ
ト線ＳＢＢＬとサブソース線ＳＢＳＬとの間に複数のメ
モリセルトランジスタＭＴが並列的に接続されている。
例えば、６４ＭビットのＡＮＤ型の不揮発性半導体記憶
装置の場合、１つのＡＮＤ型メモリセルユニットに１２
８個のメモリセルトランジスタＭＴが並列的に接続され
ている。
【００１０】サブビット線ＳＢＢＬは、選択ゲートトラ
ンジスタＳＴ４１を介して、メインビット線ＭＢＬに接
続されている。サブソース線ＳＢＳＬは、選択ゲートト
ランジスタＳＴ４２を介して、メインソース線ＭＳＬに
接続されている。
ンジスタＳＴ４１を介して、メインビット線ＭＢＬに接
続されている。サブソース線ＳＢＳＬは、選択ゲートト
ランジスタＳＴ４２を介して、メインソース線ＭＳＬに
接続されている。
【００１１】このＡＮＤ型メモリセルユニットから構成
されたメモリセルアレイの特徴は、メインビット線ＭＢ
Ｌとワード線ＷＬとが階層化され、サブビット線ＳＢＢ
Ｌやサブソース線ＳＢＳＬを拡散層で形成した疑似コン
タクトレスの構造をとっていることである。メモリセル
トランジスタＭＴへの書き込み／消去は、ＦＮ（Fowler
-Nordheim）トンネル電流で行う。すなわち、メモリセ
ルトランジスタＭＴへの書き込みは、浮遊ゲートＦＧの
電子をドレイン側へ、ＦＮトンネル電流を用いて、引き
抜くことにより行われる。メモリセルトランジスタＭＴ
からの消去は、半導体基板から浮遊ゲートＦＧへ、チャ
ネル全面のＦＮトンネル電流で電子を注入することによ
り行われる。
されたメモリセルアレイの特徴は、メインビット線ＭＢ
Ｌとワード線ＷＬとが階層化され、サブビット線ＳＢＢ
Ｌやサブソース線ＳＢＳＬを拡散層で形成した疑似コン
タクトレスの構造をとっていることである。メモリセル
トランジスタＭＴへの書き込み／消去は、ＦＮ（Fowler
-Nordheim）トンネル電流で行う。すなわち、メモリセ
ルトランジスタＭＴへの書き込みは、浮遊ゲートＦＧの
電子をドレイン側へ、ＦＮトンネル電流を用いて、引き
抜くことにより行われる。メモリセルトランジスタＭＴ
からの消去は、半導体基板から浮遊ゲートＦＧへ、チャ
ネル全面のＦＮトンネル電流で電子を注入することによ
り行われる。
【００１２】図４４に示すように、ＡＮＤ型メモリセル
ユニットにおいては、１本のメインビット線ＭＢＬに対
して、シリコン活性領域の拡散層で形成されたサブソー
ス線ＳＢＳＬとサブビット線ＳＢＢＬとが計２本形成さ
れる。このため、サブソース線ＳＢＳＬとサブビット線
ＳＢＢＬのライン／スペースはいずれも１Ｆ／１Ｆな
り、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆにな
る。このため、１つのメモリセルトランジスタＭＴのセ
ルサイズは、２Ｆ×４Ｆ＝８Ｆ２となる。また、１本の
ＡＮＤメモリセルユニットには、選択ゲートトランジス
タＳＴ４１、ＳＴ４２が設けられているので、これら選
択ゲートトランジスタＳＴ４１、ＳＴ４２のサイズをオ
ーバヘッドαとして加味すると、実質的な１セルサイズ
は、８Ｆ２＋αになる。
ユニットにおいては、１本のメインビット線ＭＢＬに対
して、シリコン活性領域の拡散層で形成されたサブソー
ス線ＳＢＳＬとサブビット線ＳＢＢＬとが計２本形成さ
れる。このため、サブソース線ＳＢＳＬとサブビット線
ＳＢＢＬのライン／スペースはいずれも１Ｆ／１Ｆな
り、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆにな
る。このため、１つのメモリセルトランジスタＭＴのセ
ルサイズは、２Ｆ×４Ｆ＝８Ｆ２となる。また、１本の
ＡＮＤメモリセルユニットには、選択ゲートトランジス
タＳＴ４１、ＳＴ４２が設けられているので、これら選
択ゲートトランジスタＳＴ４１、ＳＴ４２のサイズをオ
ーバヘッドαとして加味すると、実質的な１セルサイズ
は、８Ｆ２＋αになる。
【００１３】一方、特開平７−４５７９７号公報には、
１セルサイズの縮小を図るため、トレンチ側壁部分に、
縦型にＮＡＮＤメモリセルユニットを形成した不揮発性
半導体記憶装置が開示されている。図４５は、この特開
平７−４５７９７号公報に開示されている不揮発性半導
体記憶装置のメモリセルトランジスタＭＴ部分の断面を
示す図である。
１セルサイズの縮小を図るため、トレンチ側壁部分に、
縦型にＮＡＮＤメモリセルユニットを形成した不揮発性
半導体記憶装置が開示されている。図４５は、この特開
平７−４５７９７号公報に開示されている不揮発性半導
体記憶装置のメモリセルトランジスタＭＴ部分の断面を
示す図である。
【００１４】この図４５に示すように、この不揮発性半
導体記憶装置においては、半導体基板にトレンチ領域Ｔ
Ｃを形成し、このトレンチ領域ＴＣの両側の側壁部分に
それぞれメモリセルトランジスタＭＴを形成している。
この場合、浮遊ゲートＦＧは、トレンチ領域ＴＣ内側に
おける側壁に沿って形成され、ソース／ドレインＳＤ
は、半導体基板のトレンチ領域ＴＣ側壁に沿って拡散層
として形成される。すなわち、このＮＡＮＤ型メモリセ
ルユニットにおいては、トレンチ領域ＴＣの側壁に沿っ
て複数のメモリセルトランジスタＭＴが形成され、この
ため、トレンチ領域ＴＣの側壁に沿ってソース／ドレイ
ン電流が流れることになる。ビット線ＢＬは、層間絶縁
膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成さ
れる。このビット線ＢＬにおけるライン／スペースは、
１Ｆ／１Ｆである。
導体記憶装置においては、半導体基板にトレンチ領域Ｔ
Ｃを形成し、このトレンチ領域ＴＣの両側の側壁部分に
それぞれメモリセルトランジスタＭＴを形成している。
この場合、浮遊ゲートＦＧは、トレンチ領域ＴＣ内側に
おける側壁に沿って形成され、ソース／ドレインＳＤ
は、半導体基板のトレンチ領域ＴＣ側壁に沿って拡散層
として形成される。すなわち、このＮＡＮＤ型メモリセ
ルユニットにおいては、トレンチ領域ＴＣの側壁に沿っ
て複数のメモリセルトランジスタＭＴが形成され、この
ため、トレンチ領域ＴＣの側壁に沿ってソース／ドレイ
ン電流が流れることになる。ビット線ＢＬは、層間絶縁
膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成さ
れる。このビット線ＢＬにおけるライン／スペースは、
１Ｆ／１Ｆである。
【００１５】
【発明が解決しようとする課題】しかしながら、さらに
高集積化を図るためには、２Ｆのビット線ピッチに、２
本のシリコン活性化領域でソース／ドレイン線を配設
し、実効的にメモリセルサイズを半減する必要がある。
高集積化を図るためには、２Ｆのビット線ピッチに、２
本のシリコン活性化領域でソース／ドレイン線を配設
し、実効的にメモリセルサイズを半減する必要がある。
【００１６】本発明は、前記課題に鑑みてなされたもの
であり、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込
み、２Ｆのビット線ピッチに、２本のシリコン活性化領
域でソース／ドレイン線を配設することを目的とする。
すなわち、１本のビット線に対して、２個のＮＡＮＤ型
メモリセルユニットを配設することを目的とする。そし
て、これにより、メモリセルサイズを半減させて、結果
的に低ビットコストを実現し得る不揮発性半導体記憶装
置その製造方法を提供することを目的とする。
であり、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込
み、２Ｆのビット線ピッチに、２本のシリコン活性化領
域でソース／ドレイン線を配設することを目的とする。
すなわち、１本のビット線に対して、２個のＮＡＮＤ型
メモリセルユニットを配設することを目的とする。そし
て、これにより、メモリセルサイズを半減させて、結果
的に低ビットコストを実現し得る不揮発性半導体記憶装
置その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る不揮発性半導体記憶装置は、電荷蓄積
層と制御ゲートが積層されたスタック構造の書き換え可
能な不揮発性メモリセルトランジスタを複数個直列的に
接続したＮＡＮＤ型メモリセルユニットがアレイ状に配
列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって、前記ＮＡＮＤ型メモリセルユニットは、
２個１組となって、半導体基板に形成されたトレンチの
両側壁部分に沿って形成され、前記トレンチ内の側壁部
分で向かい合う２つの前記不揮発性メモリセルトランジ
スタは、前記トレンチの深さ方向に延びて形成された１
つの前記制御ゲートを共有しており、前記制御ゲート
は、前記トレンチの両側壁部分で向かい合う２つの前記
電荷蓄積層を共通に覆う絶縁膜の間を充填するように形
成され、且つ、連続的に延びるワード線に電気的に接続
している、ことを特徴とする。
め、本発明に係る不揮発性半導体記憶装置は、電荷蓄積
層と制御ゲートが積層されたスタック構造の書き換え可
能な不揮発性メモリセルトランジスタを複数個直列的に
接続したＮＡＮＤ型メモリセルユニットがアレイ状に配
列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって、前記ＮＡＮＤ型メモリセルユニットは、
２個１組となって、半導体基板に形成されたトレンチの
両側壁部分に沿って形成され、前記トレンチ内の側壁部
分で向かい合う２つの前記不揮発性メモリセルトランジ
スタは、前記トレンチの深さ方向に延びて形成された１
つの前記制御ゲートを共有しており、前記制御ゲート
は、前記トレンチの両側壁部分で向かい合う２つの前記
電荷蓄積層を共通に覆う絶縁膜の間を充填するように形
成され、且つ、連続的に延びるワード線に電気的に接続
している、ことを特徴とする。
【００１８】また、本発明に係る不揮発性半導体記憶装
置は、電荷蓄積層と制御ゲートが積層されたスタック構
造の書き換え可能な複数の不揮発性メモリセルトランジ
スタを直列的に接続したＮＡＮＤ型のメモリセル列と、
前記メモリセル列とビット線との間に接続されたビット
線側スイッチ部と、前記メモリセル列とソース線との間
に接続されたソース線側スイッチ部と、を有するＮＡＮ
Ｄ型メモリセルユニットを複数備え、前記ＮＡＮＤ型メ
モリセルユニットは、２個１組となって、半導体基板に
形成されたトレンチの両側壁部分に沿って形成され、２
個１組となった前記ＮＡＮＤ型メモリセルユニットのぞ
れぞれは、前記ビット線側スイッチ部を介して、同一の
ビット線に接続されている、ことを特徴とする。
置は、電荷蓄積層と制御ゲートが積層されたスタック構
造の書き換え可能な複数の不揮発性メモリセルトランジ
スタを直列的に接続したＮＡＮＤ型のメモリセル列と、
前記メモリセル列とビット線との間に接続されたビット
線側スイッチ部と、前記メモリセル列とソース線との間
に接続されたソース線側スイッチ部と、を有するＮＡＮ
Ｄ型メモリセルユニットを複数備え、前記ＮＡＮＤ型メ
モリセルユニットは、２個１組となって、半導体基板に
形成されたトレンチの両側壁部分に沿って形成され、２
個１組となった前記ＮＡＮＤ型メモリセルユニットのぞ
れぞれは、前記ビット線側スイッチ部を介して、同一の
ビット線に接続されている、ことを特徴とする。
【００１９】本発明に係る不揮発性半導体記憶装置の製
造方法は、電荷蓄積層と制御ゲートが積層されたスタッ
ク構造の書き換え可能な不揮発性メモリセルトランジス
タを複数個直列的に接続したＮＡＮＤ型メモリセルユニ
ットがアレイ状に配列されたメモリセルアレイを有する
不揮発性半導体記憶装置の製造方法であって、半導体基
板にトレンチを形成する工程と、前記トレンチの両側壁
部分に第１絶縁膜を形成する工程と、前記トレンチの両
側壁部分に形成された前記第１絶縁膜の表面側に、一対
の前記電荷蓄積層を形成する工程と、前記トレンチの両
側壁部分に形成された前記一対の電荷蓄積層の表面側
に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する
工程と、前記第２絶縁膜の間を充填するように、前記一
対の電荷蓄積層に共通する前記制御ゲートを形成する工
程と、前記制御ゲートに電気的に接続して連続的に延び
るワード線を形成する工程と、を備えることを特徴とす
る。
造方法は、電荷蓄積層と制御ゲートが積層されたスタッ
ク構造の書き換え可能な不揮発性メモリセルトランジス
タを複数個直列的に接続したＮＡＮＤ型メモリセルユニ
ットがアレイ状に配列されたメモリセルアレイを有する
不揮発性半導体記憶装置の製造方法であって、半導体基
板にトレンチを形成する工程と、前記トレンチの両側壁
部分に第１絶縁膜を形成する工程と、前記トレンチの両
側壁部分に形成された前記第１絶縁膜の表面側に、一対
の前記電荷蓄積層を形成する工程と、前記トレンチの両
側壁部分に形成された前記一対の電荷蓄積層の表面側
に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する
工程と、前記第２絶縁膜の間を充填するように、前記一
対の電荷蓄積層に共通する前記制御ゲートを形成する工
程と、前記制御ゲートに電気的に接続して連続的に延び
るワード線を形成する工程と、を備えることを特徴とす
る。
【００２０】また、本発明に係る不揮発性半導体記憶装
置の製造方法は、電荷蓄積層と制御ゲートが積層された
スタック構造の書き換え可能な不揮発性メモリセルトラ
ンジスタを複数個直列的に接続したＮＡＮＤ型メモリセ
ルユニットがアレイ状に配列されたメモリセルアレイを
有する不揮発性半導体記憶装置の製造方法であって、半
導体基板にトレンチを形成する工程と、前記トレンチの
両側壁部分にメモリセルトランジスタ用第１絶縁膜を形
成する工程と、前記トレンチの両側壁部分に選択ゲート
トランジスタ用第１絶縁膜を形成する工程と、前記トレ
ンチの両側壁部分に形成された前記メモリセルトランジ
スタ用第１絶縁膜の表面側に、一対の前記電荷蓄積層を
形成する工程と、前記トレンチの両側壁部分に形成され
た前記選択ゲートトランジスタ用第１絶縁膜の表面側
に、一対の第１ゲート電極を形成する工程と、前記トレ
ンチの両側壁部分に形成された前記一対の電荷蓄積層の
表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形
成する工程と、前記第２絶縁膜の間を充填するように、
前記一対の電荷蓄積層に共通する前記制御ゲートを形成
する工程と、前記一対の第１ゲート電極の間を充填する
ように、前記一対の第１ゲート電極に共通する第２ゲー
ト電極を形成する工程と、前記制御ゲートに電気的に接
続して連続的に延びるワード線を形成する工程と、前記
第２ゲート電極に電気的に接続して連続的に延びる選択
ゲート線を形成する工程と、を備えることを特徴とす
る。
置の製造方法は、電荷蓄積層と制御ゲートが積層された
スタック構造の書き換え可能な不揮発性メモリセルトラ
ンジスタを複数個直列的に接続したＮＡＮＤ型メモリセ
ルユニットがアレイ状に配列されたメモリセルアレイを
有する不揮発性半導体記憶装置の製造方法であって、半
導体基板にトレンチを形成する工程と、前記トレンチの
両側壁部分にメモリセルトランジスタ用第１絶縁膜を形
成する工程と、前記トレンチの両側壁部分に選択ゲート
トランジスタ用第１絶縁膜を形成する工程と、前記トレ
ンチの両側壁部分に形成された前記メモリセルトランジ
スタ用第１絶縁膜の表面側に、一対の前記電荷蓄積層を
形成する工程と、前記トレンチの両側壁部分に形成され
た前記選択ゲートトランジスタ用第１絶縁膜の表面側
に、一対の第１ゲート電極を形成する工程と、前記トレ
ンチの両側壁部分に形成された前記一対の電荷蓄積層の
表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形
成する工程と、前記第２絶縁膜の間を充填するように、
前記一対の電荷蓄積層に共通する前記制御ゲートを形成
する工程と、前記一対の第１ゲート電極の間を充填する
ように、前記一対の第１ゲート電極に共通する第２ゲー
ト電極を形成する工程と、前記制御ゲートに電気的に接
続して連続的に延びるワード線を形成する工程と、前記
第２ゲート電極に電気的に接続して連続的に延びる選択
ゲート線を形成する工程と、を備えることを特徴とす
る。
【００２１】
【発明の実施の形態】図１は、本発明の一実施形態に係
る縦型のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの等価回路
を示す図である。まず、この図１に基づいて、本実施形
態に係る不揮発性半導体記憶装置のメモリセルアレイの
接続関係について説明する。
る縦型のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの等価回路
を示す図である。まず、この図１に基づいて、本実施形
態に係る不揮発性半導体記憶装置のメモリセルアレイの
接続関係について説明する。
【００２２】図１に示すように、本実施形態に係る不揮
発性半導体記憶装置においては、１本のビット線ＢＬに
対して、２つのＮＡＮＤ型メモリセルユニットＮＤ１、
ＮＤ２が設けられている。ＮＡＮＤ型メモリセルユニッ
トＮＤ１は、選択ゲートトランジスタＳＴ１、ＳＴ３
と、１６個のメモリセルトランジスタＭＴと、選択ゲー
トトランジスタＳＴ５とを直列的に接続することにより
構成されている。同様に、ＮＡＮＤ型メモリセルユニッ
トＮＤ２は、選択ゲートトランジスタＳＴ２、ＳＴ４
と、１６個のメモリセルトランジスタＭＴと、選択ゲー
トトランジスタＳＴ６とを直列的に接続することにより
構成されている。
発性半導体記憶装置においては、１本のビット線ＢＬに
対して、２つのＮＡＮＤ型メモリセルユニットＮＤ１、
ＮＤ２が設けられている。ＮＡＮＤ型メモリセルユニッ
トＮＤ１は、選択ゲートトランジスタＳＴ１、ＳＴ３
と、１６個のメモリセルトランジスタＭＴと、選択ゲー
トトランジスタＳＴ５とを直列的に接続することにより
構成されている。同様に、ＮＡＮＤ型メモリセルユニッ
トＮＤ２は、選択ゲートトランジスタＳＴ２、ＳＴ４
と、１６個のメモリセルトランジスタＭＴと、選択ゲー
トトランジスタＳＴ６とを直列的に接続することにより
構成されている。
【００２３】選択ゲートトランジスタＳＴ１、ＳＴ２の
ドレイン側は、ビット線ＢＬに共通に接続されている。
ここで、選択ゲートトランジスタＳＴ１、ＳＴ４は、デ
ィプレッション型（ノーマリー・オン型）のＭＯＳトラ
ンジスタであり、それ以外の選択ゲートトランジスタＳ
Ｔ２、ＳＴ３、ＳＴ５、ＳＴ６は、エンハンスメント型
（ノーマリー・オフ型）のＭＯＳトランジスタである。
選択ゲートトランジスタＳＴ５、ＳＴ６のソース側は、
共通ソース線ＳＬに接続されている。
ドレイン側は、ビット線ＢＬに共通に接続されている。
ここで、選択ゲートトランジスタＳＴ１、ＳＴ４は、デ
ィプレッション型（ノーマリー・オン型）のＭＯＳトラ
ンジスタであり、それ以外の選択ゲートトランジスタＳ
Ｔ２、ＳＴ３、ＳＴ５、ＳＴ６は、エンハンスメント型
（ノーマリー・オフ型）のＭＯＳトランジスタである。
選択ゲートトランジスタＳＴ５、ＳＴ６のソース側は、
共通ソース線ＳＬに接続されている。
【００２４】各ＮＡＮＤ型メモリセルユニットＮＤ１、
ＮＤ２の選択ゲートトランジスタＳＴ１、ＳＴ２のゲー
ト電極は共通に接続され、選択ゲート線ＳＳＬ１とな
る。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の
選択ゲートトランジスタＳＴ３、ＳＴ４のゲート電極は
共通に接続され、選択ゲート線ＳＳＬ２となる。各ＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２における１６
個のメモリセルトランジスタＭＴの制御ゲートは、それ
ぞれ共通に接続されて、ワード線ＷＬ０〜ＷＬ１５とな
る。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の
選択ゲートトランジスタＳＴ５、ＳＴ６のゲート電極は
共通に接続され、選択ゲート線ＧＳＬとなる。
ＮＤ２の選択ゲートトランジスタＳＴ１、ＳＴ２のゲー
ト電極は共通に接続され、選択ゲート線ＳＳＬ１とな
る。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の
選択ゲートトランジスタＳＴ３、ＳＴ４のゲート電極は
共通に接続され、選択ゲート線ＳＳＬ２となる。各ＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２における１６
個のメモリセルトランジスタＭＴの制御ゲートは、それ
ぞれ共通に接続されて、ワード線ＷＬ０〜ＷＬ１５とな
る。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の
選択ゲートトランジスタＳＴ５、ＳＴ６のゲート電極は
共通に接続され、選択ゲート線ＧＳＬとなる。
【００２５】選択ゲートトランジスタＳＴ１、ＳＴ２、
ＳＴ３、ＳＴ４により本実施形態におけるビット線側ス
イッチ部が構成され、これにより２個１組のＮＡＮＤ型
メモリセルユニットＮＤ１、ＮＤ２のうちの一方のＮＡ
ＮＤ型メモリセルユニットが選択される。また、選択ゲ
ートトランジスタＳＴ５、ＳＴ６により本実施形態にお
けるソース線側スイッチ部が構成される。
ＳＴ３、ＳＴ４により本実施形態におけるビット線側ス
イッチ部が構成され、これにより２個１組のＮＡＮＤ型
メモリセルユニットＮＤ１、ＮＤ２のうちの一方のＮＡ
ＮＤ型メモリセルユニットが選択される。また、選択ゲ
ートトランジスタＳＴ５、ＳＴ６により本実施形態にお
けるソース線側スイッチ部が構成される。
【００２６】本実施形態においては、この図１に示すよ
うなＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が複
数アレイ状に配列されて１つのメモリセルアレイを構成
している。
うなＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が複
数アレイ状に配列されて１つのメモリセルアレイを構成
している。
【００２７】次に、図２乃至図６に基づいて、本実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの構造を説
明する。
態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの構造を説
明する。
【００２８】図２は、本実施形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭセルアレイの平面を模式的示す図であり、図３
（ａ）は、図２におけるワード線部分の平面を示す図で
あり、図３（ｂ）はそのＡ−Ａ’線断面を示す図であ
る。図４（ａ）は、図２における選択ワード線部分の平
面を模式的に示す図であり、図４（ｂ）はそのＢ−Ｂ’
線断面を示す図である。図５（ａ）は、図２におけるビ
ット線コンタクト部分の平面を模式的に示す図であり、
図５（ｂ）はそのＣ−Ｃ’線断面を示す図である。図６
（ａ）は、図２におけるソース線コンタクト部分の平面
を模式的に示す図であり、図６（ｂ）はそのＤ−Ｄ’線
断面を示す図である。
ＰＲＯＭセルアレイの平面を模式的示す図であり、図３
（ａ）は、図２におけるワード線部分の平面を示す図で
あり、図３（ｂ）はそのＡ−Ａ’線断面を示す図であ
る。図４（ａ）は、図２における選択ワード線部分の平
面を模式的に示す図であり、図４（ｂ）はそのＢ−Ｂ’
線断面を示す図である。図５（ａ）は、図２におけるビ
ット線コンタクト部分の平面を模式的に示す図であり、
図５（ｂ）はそのＣ−Ｃ’線断面を示す図である。図６
（ａ）は、図２におけるソース線コンタクト部分の平面
を模式的に示す図であり、図６（ｂ）はそのＤ−Ｄ’線
断面を示す図である。
【００２９】図２乃至図６に示すように、１つのトレン
チ領域１４の側壁の両側には、ＮＡＮＤ型メモリセルユ
ニットＮＤ１、ＮＤ２がそれぞれ形成されている。特に
図２及び図３に示すように、このＮＡＮＤ型メモリセル
ユニットＮＤ１のメモリセルトランジスタＭＴと、ＮＡ
ＮＤ型メモリセルユニットＮＤ２のメモリセルトランジ
スタＭＴとは、１つのトレンチ領域１４で向かい合う形
で形成されている。
チ領域１４の側壁の両側には、ＮＡＮＤ型メモリセルユ
ニットＮＤ１、ＮＤ２がそれぞれ形成されている。特に
図２及び図３に示すように、このＮＡＮＤ型メモリセル
ユニットＮＤ１のメモリセルトランジスタＭＴと、ＮＡ
ＮＤ型メモリセルユニットＮＤ２のメモリセルトランジ
スタＭＴとは、１つのトレンチ領域１４で向かい合う形
で形成されている。
【００３０】より具体的には、対向して形成された２つ
のメモリセルトランジスタＭＴ、ＭＴは、それぞれ、側
壁に形成された薄い酸化膜１７と、浮遊ゲートＦＧと、
インターポリ絶縁膜１９とを備えている。このインター
ポリ絶縁膜１９は、本実施形態においては、例えばＯＮ
Ｏ膜から形成されている。また、これら対向して形成さ
れた２つのメモリセルトランジスタＭＴ、ＭＴは、共通
の制御ゲートＣＧを１つ備えている。また、浮遊ゲート
ＦＧの替わりに、窒化膜等の電荷をトラップする膜であ
ってもよい。
のメモリセルトランジスタＭＴ、ＭＴは、それぞれ、側
壁に形成された薄い酸化膜１７と、浮遊ゲートＦＧと、
インターポリ絶縁膜１９とを備えている。このインター
ポリ絶縁膜１９は、本実施形態においては、例えばＯＮ
Ｏ膜から形成されている。また、これら対向して形成さ
れた２つのメモリセルトランジスタＭＴ、ＭＴは、共通
の制御ゲートＣＧを１つ備えている。また、浮遊ゲート
ＦＧの替わりに、窒化膜等の電荷をトラップする膜であ
ってもよい。
【００３１】この制御ゲートＣＧは、トレンチ領域１４
の深さ方向に略垂直に延びて形成されている。また、こ
の制御ゲートＣＧは、ポリシリコン２２に接続されてい
る。このポリシリコン２２は、トレンチ領域１４の水平
方向に延びて形成されている。また、このポリシリコン
２２は、連続的に形成されたワード線ＷＬ０〜ＷＬ１５
（この図３の場合、ワード線ＷＬ０）に接続されてい
る。なお、このポリシリコン２２を介さずに、制御ゲー
トＣＧとワード線ＷＬ０〜ＷＬ１５（この図３の場合、
ワード線ＷＬ０）とを直接電気的に接続してもよい。
の深さ方向に略垂直に延びて形成されている。また、こ
の制御ゲートＣＧは、ポリシリコン２２に接続されてい
る。このポリシリコン２２は、トレンチ領域１４の水平
方向に延びて形成されている。また、このポリシリコン
２２は、連続的に形成されたワード線ＷＬ０〜ＷＬ１５
（この図３の場合、ワード線ＷＬ０）に接続されてい
る。なお、このポリシリコン２２を介さずに、制御ゲー
トＣＧとワード線ＷＬ０〜ＷＬ１５（この図３の場合、
ワード線ＷＬ０）とを直接電気的に接続してもよい。
【００３２】さらに、特に図２及び図４に示すように、
ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトラ
ンジスタＳＴ１と、ＮＡＮＤ型メモリセルユニットＮＤ
２の選択ゲートトランジスタＳＴ２は、１つのトレンチ
領域１４で向かい合う形で形成されている。
ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトラ
ンジスタＳＴ１と、ＮＡＮＤ型メモリセルユニットＮＤ
２の選択ゲートトランジスタＳＴ２は、１つのトレンチ
領域１４で向かい合う形で形成されている。
【００３３】より具体的には、対向して形成された２つ
の選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞ
れ、側壁に形成された薄い酸化膜１７と、ゲート電極Ｇ
Ｅとを備えている。但し、選択トランジスタゲートＳＴ
１は、ディプレッション型のＭＯＳトランジスタである
ので、トレンチ領域１４側壁部分のメモリセルＰ型ウェ
ル１３に、つまり、チャネルを構成する部分に、Ｎ型不
純物領域１６が形成されている。このように対向して形
成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２
は、共通のポリシリコン２２に接続されている。
の選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞ
れ、側壁に形成された薄い酸化膜１７と、ゲート電極Ｇ
Ｅとを備えている。但し、選択トランジスタゲートＳＴ
１は、ディプレッション型のＭＯＳトランジスタである
ので、トレンチ領域１４側壁部分のメモリセルＰ型ウェ
ル１３に、つまり、チャネルを構成する部分に、Ｎ型不
純物領域１６が形成されている。このように対向して形
成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２
は、共通のポリシリコン２２に接続されている。
【００３４】このポリシリコン２２は、トレンチ領域１
４の深さ方向に略垂直に延びて形成されている。また、
このポリシリコン２２は、連続的に形成された選択ゲー
ト線ＳＳＬ１に接続されている。
４の深さ方向に略垂直に延びて形成されている。また、
このポリシリコン２２は、連続的に形成された選択ゲー
ト線ＳＳＬ１に接続されている。
【００３５】特に図２及び図５に示すように、これら選
択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、コ
ンタクト領域２８を介して、１つのプラグ状の金属層２
９に接続されており、このプラグ状の金属層２９はビッ
ト線ＢＬに接続されている。
択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、コ
ンタクト領域２８を介して、１つのプラグ状の金属層２
９に接続されており、このプラグ状の金属層２９はビッ
ト線ＢＬに接続されている。
【００３６】これら選択ゲートトランジスタＳＴ１、Ｓ
Ｔ２と同様に、図２に示すように、ＮＡＮＤ型メモリセ
ルユニットＮＤ１の選択ゲートトランジスタＳＴ３と、
ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトラ
ンジスタＳＴ４は、１つのトレンチ領域１４で向かい合
う形で形成されている。これら選択ゲートトランジスタ
ＳＴ３、ＳＴ４については、選択ゲートトランジスタＳ
Ｔ４が、ディプレッション型のＭＯＳトランジスタであ
るので、チャネルを構成する部分にＮ型不純物領域１６
が形成されている。この点を除けば、選択ゲートトラン
ジスタＳＴ３、ＳＴ４の構造は、上述した選択ゲートト
ランジスタＳＴ３、ＳＴ４と同様である。
Ｔ２と同様に、図２に示すように、ＮＡＮＤ型メモリセ
ルユニットＮＤ１の選択ゲートトランジスタＳＴ３と、
ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトラ
ンジスタＳＴ４は、１つのトレンチ領域１４で向かい合
う形で形成されている。これら選択ゲートトランジスタ
ＳＴ３、ＳＴ４については、選択ゲートトランジスタＳ
Ｔ４が、ディプレッション型のＭＯＳトランジスタであ
るので、チャネルを構成する部分にＮ型不純物領域１６
が形成されている。この点を除けば、選択ゲートトラン
ジスタＳＴ３、ＳＴ４の構造は、上述した選択ゲートト
ランジスタＳＴ３、ＳＴ４と同様である。
【００３７】これら選択ゲートトランジスタＳＴ１、Ｓ
Ｔ２、ＳＴ３、ＳＴ４と同様に、図２に示すように、Ｎ
ＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトラン
ジスタＳＴ５と、ＮＡＮＤ型メモリセルユニットＮＤ２
の選択ゲートトランジスタＳＴ６は、１つのトレンチ領
域１４で向かい合う形で形成されている。これら選択ゲ
ートトランジスタＳＴ５、ＳＴ６の構成は、上述したエ
ンハンスメント型の選択ゲートトランジスタＳＴ２、Ｓ
Ｔ３と同様である。
Ｔ２、ＳＴ３、ＳＴ４と同様に、図２に示すように、Ｎ
ＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトラン
ジスタＳＴ５と、ＮＡＮＤ型メモリセルユニットＮＤ２
の選択ゲートトランジスタＳＴ６は、１つのトレンチ領
域１４で向かい合う形で形成されている。これら選択ゲ
ートトランジスタＳＴ５、ＳＴ６の構成は、上述したエ
ンハンスメント型の選択ゲートトランジスタＳＴ２、Ｓ
Ｔ３と同様である。
【００３８】特に、図２及び図６に示すように、これら
選択ゲートトランジスタＳＴ５、ＳＴ６は、それぞれ、
コンタクト領域２８を介して、連続的に形成された共通
ソース線ＳＬに接続されている。
選択ゲートトランジスタＳＴ５、ＳＴ６は、それぞれ、
コンタクト領域２８を介して、連続的に形成された共通
ソース線ＳＬに接続されている。
【００３９】次に、図７乃至図３４に基づいて、本実施
形態に係る不揮発性半導体記憶装置の製造方法について
説明する。
形態に係る不揮発性半導体記憶装置の製造方法について
説明する。
【００４０】これらの図のうち、図７乃至図１０、図１
１乃至図１４、図１５乃至図１８、図１９乃至図２２、
図２３乃至図２６、図２７乃至図３０、及び、図３１乃
至図３４は、それぞれ、不揮発性半導体記憶装置におけ
る製造過程の状態を４つの部分に分けて説明する図であ
る。これら４つの部分に分けた図は、それぞれ、上述し
た図３乃至図６に相当している。
１乃至図１４、図１５乃至図１８、図１９乃至図２２、
図２３乃至図２６、図２７乃至図３０、及び、図３１乃
至図３４は、それぞれ、不揮発性半導体記憶装置におけ
る製造過程の状態を４つの部分に分けて説明する図であ
る。これら４つの部分に分けた図は、それぞれ、上述し
た図３乃至図６に相当している。
【００４１】まず、図７乃至図１０に示すように、Ｐ型
のシリコン基板である半導体基板１１上に、メモリセル
Ｎ型ウェル１２を形成する。続いて、このメモリセルＮ
型ウェル１２内に、メモリセルＰ型ウェル１３を形成す
る。続いて、このメモリセルＰ型ウェル１３の表面に、
酸化膜１５１を形成する。この酸化膜１５１は、例え
ば、ＣＶＤ（Chemical Vapor Deposition）により形成
する。その後、メモリセルＰ型ウェル１３内に、トレン
チ領域１４を形成する。このトレンチ領域１４は、例え
ば、フォトレジストをパターニングして、ＲＩＥ（Reac
tive Ion Etching）をすることにより形成する。このた
め、トレンチ領域１４の幅は１Ｆであり、トレンチ領域
１４同士の間も１Ｆになる。
のシリコン基板である半導体基板１１上に、メモリセル
Ｎ型ウェル１２を形成する。続いて、このメモリセルＮ
型ウェル１２内に、メモリセルＰ型ウェル１３を形成す
る。続いて、このメモリセルＰ型ウェル１３の表面に、
酸化膜１５１を形成する。この酸化膜１５１は、例え
ば、ＣＶＤ（Chemical Vapor Deposition）により形成
する。その後、メモリセルＰ型ウェル１３内に、トレン
チ領域１４を形成する。このトレンチ領域１４は、例え
ば、フォトレジストをパターニングして、ＲＩＥ（Reac
tive Ion Etching）をすることにより形成する。このた
め、トレンチ領域１４の幅は１Ｆであり、トレンチ領域
１４同士の間も１Ｆになる。
【００４２】次に、トレンチ領域１４の底面に、酸化膜
１５２を堆積させる。すなわち、フォトレジストを残存
させたまま、ＣＶＤにより酸化膜を堆積した後、このフ
ォトレジストを剥離することにより、トレンチ領域１４
底面に酸化膜１５２を形成する。但し、酸化膜１５１と
酸化膜１５２を同一工程で形成してもよい。この場合、
上述した酸化膜１５１を形成する工程を省略し、トレン
チ領域１４を形成したフォトレジストを剥離した後に、
ＣＶＤにより酸化膜を堆積することにより、酸化膜１５
１と酸化膜１５２を同時に形成すればよい。
１５２を堆積させる。すなわち、フォトレジストを残存
させたまま、ＣＶＤにより酸化膜を堆積した後、このフ
ォトレジストを剥離することにより、トレンチ領域１４
底面に酸化膜１５２を形成する。但し、酸化膜１５１と
酸化膜１５２を同一工程で形成してもよい。この場合、
上述した酸化膜１５１を形成する工程を省略し、トレン
チ領域１４を形成したフォトレジストを剥離した後に、
ＣＶＤにより酸化膜を堆積することにより、酸化膜１５
１と酸化膜１５２を同時に形成すればよい。
【００４３】次に、特に図８に示すように、選択ゲート
トランジスタＳＴ１、ＳＴ４のゲート領域に、選択的に
砒素（Ａｓ）や燐（Ｐ）をイオン注入して、Ｎ型不純物
領域１６を形成する。具体的には、イオン注入する前に
フォトレジストを全面的に塗布し、選択ゲートトランジ
スタＳＴ１、ＳＴ４のゲート領域部分にフォトレジスト
開口を形成する。続いて、このフォトレジスト開口を通
して、半導体基板１１の垂直方向＋７度に傾きをつけ
て、イオン注入を斜めに行うことにより、トレンチ領域
１４の側壁の片面のみに選択的にイオン注入を行うこと
ができる。同様に、フォトレジスト開口を通して、半導
体基板１１の垂直方向−７度に傾きをつけて、イオン注
入を斜めに行うことにより、トレンチ領域１４の側壁の
別の片面のみに選択的にイオン注入を行うことができ
る。このようにＮ型不純物領域１６を形成することによ
り、選択ゲートトランジスタＳＴ１、ＳＴ４のしきい値
電圧を負にさせることができ、ディプレッション・モー
ド化させることができる。
トランジスタＳＴ１、ＳＴ４のゲート領域に、選択的に
砒素（Ａｓ）や燐（Ｐ）をイオン注入して、Ｎ型不純物
領域１６を形成する。具体的には、イオン注入する前に
フォトレジストを全面的に塗布し、選択ゲートトランジ
スタＳＴ１、ＳＴ４のゲート領域部分にフォトレジスト
開口を形成する。続いて、このフォトレジスト開口を通
して、半導体基板１１の垂直方向＋７度に傾きをつけ
て、イオン注入を斜めに行うことにより、トレンチ領域
１４の側壁の片面のみに選択的にイオン注入を行うこと
ができる。同様に、フォトレジスト開口を通して、半導
体基板１１の垂直方向−７度に傾きをつけて、イオン注
入を斜めに行うことにより、トレンチ領域１４の側壁の
別の片面のみに選択的にイオン注入を行うことができ
る。このようにＮ型不純物領域１６を形成することによ
り、選択ゲートトランジスタＳＴ１、ＳＴ４のしきい値
電圧を負にさせることができ、ディプレッション・モー
ド化させることができる。
【００４４】次に、図１１乃至図１４に示すように、ト
レンチ領域１４の側壁に薄い酸化膜１７を形成する。こ
の薄い酸化膜１７は、例えば、ＣＶＤにより形成する。
このため、このＣＶＤにより形成した酸化膜は、酸化膜
１５１上や酸化膜１５２上にも形成されるが、薄いので
図示は省略してある。
レンチ領域１４の側壁に薄い酸化膜１７を形成する。こ
の薄い酸化膜１７は、例えば、ＣＶＤにより形成する。
このため、このＣＶＤにより形成した酸化膜は、酸化膜
１５１上や酸化膜１５２上にも形成されるが、薄いので
図示は省略してある。
【００４５】続いて、不純物をドーピングしたポリシリ
コン１８をトレンチ領域１４の側壁部分に堆積する。具
体的には、ポリシリコンをＣＶＤによりトレンチ領域１
４の底面、側壁、上面に全体的に堆積した後、ＲＩＥに
より全体的にエッチングする。これにより、トレンチ領
域１４の側壁部分に堆積したポリシリコンが残存して、
ポリシリコン１８が形成される。つまり、このポリシリ
コン１８は、自己整合的な側壁残し技術により、形成さ
れる。この側壁部に残されたポリシリコン１８は、後に
浮遊ゲートＦＧやゲート電極ＧＥとなる。
コン１８をトレンチ領域１４の側壁部分に堆積する。具
体的には、ポリシリコンをＣＶＤによりトレンチ領域１
４の底面、側壁、上面に全体的に堆積した後、ＲＩＥに
より全体的にエッチングする。これにより、トレンチ領
域１４の側壁部分に堆積したポリシリコンが残存して、
ポリシリコン１８が形成される。つまり、このポリシリ
コン１８は、自己整合的な側壁残し技術により、形成さ
れる。この側壁部に残されたポリシリコン１８は、後に
浮遊ゲートＦＧやゲート電極ＧＥとなる。
【００４６】次に、図１５乃至図１８に示すように、ト
レンチ領域１４の底面、側壁、上面に全体的にインター
ポリ絶縁膜１９を堆積する。本実施形態においては、こ
のインターポリ絶縁膜１９は、ＯＮＯ（Oxide-Nitride-
Oxide）膜から形成されている。例えば、このＯＮＯ膜
は、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(L
ow Pressure ＣＶＤ)により窒化膜を形成し、熱酸化に
より上側酸化膜を形成することにより、形成する。続い
て、不純物をドーピングしたポリシリコン２０を全面的
に堆積する。但し、このポリシリコン２０に代えて、タ
ングステン等の金属を堆積するようにしてもよい。この
ポリシリコン２０は、後に制御ゲートＣＧとなる。
レンチ領域１４の底面、側壁、上面に全体的にインター
ポリ絶縁膜１９を堆積する。本実施形態においては、こ
のインターポリ絶縁膜１９は、ＯＮＯ（Oxide-Nitride-
Oxide）膜から形成されている。例えば、このＯＮＯ膜
は、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(L
ow Pressure ＣＶＤ)により窒化膜を形成し、熱酸化に
より上側酸化膜を形成することにより、形成する。続い
て、不純物をドーピングしたポリシリコン２０を全面的
に堆積する。但し、このポリシリコン２０に代えて、タ
ングステン等の金属を堆積するようにしてもよい。この
ポリシリコン２０は、後に制御ゲートＣＧとなる。
【００４７】次に、図１９乃至図２２に示すように、メ
モリセルトランジスタ領域のみを保護膜２１で覆う。す
なわち、図２に示すように、保護膜を全体的に形成した
後、選択ゲートトランジスタＳＴ１〜ＳＴ６領域にある
保護膜を除去し、メモリセルトランジスタ領域に保護膜
２１を形成する。続いて、この保護膜２１をマスクとし
て用いて、メモリセルトランジスタ領域以外に形成され
たインターポリ絶縁膜１９とポリシリコン２０とを剥離
する。
モリセルトランジスタ領域のみを保護膜２１で覆う。す
なわち、図２に示すように、保護膜を全体的に形成した
後、選択ゲートトランジスタＳＴ１〜ＳＴ６領域にある
保護膜を除去し、メモリセルトランジスタ領域に保護膜
２１を形成する。続いて、この保護膜２１をマスクとし
て用いて、メモリセルトランジスタ領域以外に形成され
たインターポリ絶縁膜１９とポリシリコン２０とを剥離
する。
【００４８】次に、図２３乃至図２６に示すように、保
護膜２１を除去し、不純物をドーピングしたポリシリコ
ン２２を全面的に堆積する。続いて、ポリシリコン２０
とポリシリコン２２とを、同時にパターニングして、ビ
ット線ＢＬ方向に分離する。この際、メモリセルトラン
ジスタ領域においては、特に図２３に示すように、イン
ターポリ絶縁膜１９も同時にパターニングして、ビット
線ＢＬ方向に分離する。具体的には、酸化膜１５１上部
分にビット線ＢＬ方向にスリットを有するフォトレジス
トを形成し、このフォトレジストをマスクとして用いて
ＲＩＥを行う。これにより、メモリセルトランジスタ領
域においては、特に図２３に示すように、インターポリ
絶縁膜１９とポリシリコン２０とポリシリコン２２と
が、ビット線方向に分離される。この結果、メモリセル
トランジスタ領域では、このポリシリコン２２がポリシ
リコン２０上に直接堆積され、電気的に同一ノードとな
る。また、メモリセルトランジスタ領域以外の領域であ
る選択ゲートトランジスタ領域においては、特に図２４
乃至図２６に示すように、ポリシリコン２０とポリシリ
コン２２とが、ビット線方向に分離される。この結果、
メモリセルトランジスタ領域以外の領域では、このポリ
シリコン２２が、インターポリ絶縁膜１９を介さずに、
ポリシリコン１８上に直接堆積され、電気的に同一ノー
ドとなる。なお、このポリシリコン２２に代えて、タン
グステン等の金属を堆積するようにしてもよい。
護膜２１を除去し、不純物をドーピングしたポリシリコ
ン２２を全面的に堆積する。続いて、ポリシリコン２０
とポリシリコン２２とを、同時にパターニングして、ビ
ット線ＢＬ方向に分離する。この際、メモリセルトラン
ジスタ領域においては、特に図２３に示すように、イン
ターポリ絶縁膜１９も同時にパターニングして、ビット
線ＢＬ方向に分離する。具体的には、酸化膜１５１上部
分にビット線ＢＬ方向にスリットを有するフォトレジス
トを形成し、このフォトレジストをマスクとして用いて
ＲＩＥを行う。これにより、メモリセルトランジスタ領
域においては、特に図２３に示すように、インターポリ
絶縁膜１９とポリシリコン２０とポリシリコン２２と
が、ビット線方向に分離される。この結果、メモリセル
トランジスタ領域では、このポリシリコン２２がポリシ
リコン２０上に直接堆積され、電気的に同一ノードとな
る。また、メモリセルトランジスタ領域以外の領域であ
る選択ゲートトランジスタ領域においては、特に図２４
乃至図２６に示すように、ポリシリコン２０とポリシリ
コン２２とが、ビット線方向に分離される。この結果、
メモリセルトランジスタ領域以外の領域では、このポリ
シリコン２２が、インターポリ絶縁膜１９を介さずに、
ポリシリコン１８上に直接堆積され、電気的に同一ノー
ドとなる。なお、このポリシリコン２２に代えて、タン
グステン等の金属を堆積するようにしてもよい。
【００４９】但し、このパターニングは自己整合的に行
うことも可能である。この場合、酸化膜１５１を厚めに
付けておき、ＲＩＥにより全面的にエッチングを行う。
このようにすることにより、トランジスタ領域１４に対
して、自己整合的にインターポリ絶縁膜１９とポリシリ
コン２０とポリシリコン２２とを、残してもよい。この
場合、フォトレジストのマスクが１枚省略することがで
き、且つ、マスク合わせ余裕ＭＲＧ（図２３参照）も必
要なくなる。
うことも可能である。この場合、酸化膜１５１を厚めに
付けておき、ＲＩＥにより全面的にエッチングを行う。
このようにすることにより、トランジスタ領域１４に対
して、自己整合的にインターポリ絶縁膜１９とポリシリ
コン２０とポリシリコン２２とを、残してもよい。この
場合、フォトレジストのマスクが１枚省略することがで
き、且つ、マスク合わせ余裕ＭＲＧ（図２３参照）も必
要なくなる。
【００５０】次に、図２７乃至図３０に示すように、層
間絶縁膜２３をポリシリコン２２の間に埋め込むように
全体的に形成する。続いて、金属層を堆積し、パターニ
ングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択
ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。この
パターニングの前に金属層をＣＭＰ（Chemical Mechani
cal Polishing）で平坦化してもよい。また、金属層
は、タングステン・シリサイド（ＷＳｉ）、アルミニウ
ム（Ａｌ）、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で
あってもよい。
間絶縁膜２３をポリシリコン２２の間に埋め込むように
全体的に形成する。続いて、金属層を堆積し、パターニ
ングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択
ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。この
パターニングの前に金属層をＣＭＰ（Chemical Mechani
cal Polishing）で平坦化してもよい。また、金属層
は、タングステン・シリサイド（ＷＳｉ）、アルミニウ
ム（Ａｌ）、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で
あってもよい。
【００５１】具体的には、金属層をパターニングする際
には、ワード線ＷＬ０〜ＷＬ１５方向にスリットを有す
るフォトレジストを形成する。このフォトレジストをマ
スクとして用いて、金属層をＲＩＥによりエッチングす
ることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート
線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。さらに、こ
のフォトレジストをマスクとして用いて、層間絶縁膜２
３と、ポリシリコン２２と、ポリシリコン２０と、イン
ターポリ絶縁膜１９と、ポリシリコン１８と、薄い酸化
膜１７とを、順次、ＲＩＥによりエッチングする。これ
により、これらの膜がワード線ＷＬ０〜ＷＬ１５方向に
分離され、特に図２７に示すように、ポリシリコン１８
がメモリセルトランジスタＭＴの浮遊ゲートＦＧとな
り、ポリシリコン２０がメモリセルトランジスタＭＴの
制御ゲートＣＧとなる。また、特に図２８乃至図３０に
示すように、ポリシリコン１８が選択ゲートトランジス
タＳＴ１〜ＳＴ６のゲート電極ＧＥとなる。
には、ワード線ＷＬ０〜ＷＬ１５方向にスリットを有す
るフォトレジストを形成する。このフォトレジストをマ
スクとして用いて、金属層をＲＩＥによりエッチングす
ることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート
線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。さらに、こ
のフォトレジストをマスクとして用いて、層間絶縁膜２
３と、ポリシリコン２２と、ポリシリコン２０と、イン
ターポリ絶縁膜１９と、ポリシリコン１８と、薄い酸化
膜１７とを、順次、ＲＩＥによりエッチングする。これ
により、これらの膜がワード線ＷＬ０〜ＷＬ１５方向に
分離され、特に図２７に示すように、ポリシリコン１８
がメモリセルトランジスタＭＴの浮遊ゲートＦＧとな
り、ポリシリコン２０がメモリセルトランジスタＭＴの
制御ゲートＣＧとなる。また、特に図２８乃至図３０に
示すように、ポリシリコン１８が選択ゲートトランジス
タＳＴ１〜ＳＴ６のゲート電極ＧＥとなる。
【００５２】次に、図３１乃至図３４に示すように、ト
レンチ領域１４のメモリセルＰ型ウェル１３側壁部分
に、メモリセルトランジスタＭＴと選択ゲートトランジ
スタＳＴ１〜ＳＴ６のソース／ドレイン領域２５を形成
する。具体的には、フォトレジストを全面的に塗布し、
メモリセルトランジスタＭＴと選択ゲートトランジスタ
ＳＴ１〜ＳＴ６の側壁部分にフォトレジスト開口を形成
する。続いて、このフォトレジストとワード線ＷＬ０〜
ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬと
をマスクとして用いて、半導体基板１１の垂直方向＋７
度に傾きをつけて、イオン注入を斜めに行うことによ
り、トレンチ領域１４の図左側部分にソース／ドレイン
領域２５を形成する。次に、半導体基板１１の垂直方向
−７度に傾きをつけて、イオン注入を斜めに行うことに
より、トレンチ領域１４の図右側部分にソース／ドレイ
ン領域２５を形成する。これらの場合、例えば、砒素
（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
レンチ領域１４のメモリセルＰ型ウェル１３側壁部分
に、メモリセルトランジスタＭＴと選択ゲートトランジ
スタＳＴ１〜ＳＴ６のソース／ドレイン領域２５を形成
する。具体的には、フォトレジストを全面的に塗布し、
メモリセルトランジスタＭＴと選択ゲートトランジスタ
ＳＴ１〜ＳＴ６の側壁部分にフォトレジスト開口を形成
する。続いて、このフォトレジストとワード線ＷＬ０〜
ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬと
をマスクとして用いて、半導体基板１１の垂直方向＋７
度に傾きをつけて、イオン注入を斜めに行うことによ
り、トレンチ領域１４の図左側部分にソース／ドレイン
領域２５を形成する。次に、半導体基板１１の垂直方向
−７度に傾きをつけて、イオン注入を斜めに行うことに
より、トレンチ領域１４の図右側部分にソース／ドレイ
ン領域２５を形成する。これらの場合、例えば、砒素
（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
【００５３】続いて、層間絶縁膜２６を全面的に堆積
し、ビット線及びソース線のコンタクト領域における層
間絶縁膜２６に開口２７を形成する。そして、ビット線
ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を低抵
抗化するために、開口２７を通して、トレンチ領域１４
側壁部の両側に、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物
を再拡散させる。
し、ビット線及びソース線のコンタクト領域における層
間絶縁膜２６に開口２７を形成する。そして、ビット線
ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を低抵
抗化するために、開口２７を通して、トレンチ領域１４
側壁部の両側に、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物
を再拡散させる。
【００５４】次に、図３乃至図６に示すように、ビット
線ＢＬ及び共通ソース線ＳＬのコンタクト領域部分に形
成された開口２７に、金属層をプラグ状に埋め込むこと
により、図５に示す金属層２９を形成し、図６に示す共
通ソース線ＳＬを形成する。この金属層としては、例え
ば、タングステン（Ｗ）が用いられる。続いて、層間絶
縁膜３０を全面的に堆積し、この層間絶縁膜３０に開口
３１を形成する。この開口３１は、ビット線のコンタク
ト領域と、ソース線シャント領域（図示省略）とに、形
成する。
線ＢＬ及び共通ソース線ＳＬのコンタクト領域部分に形
成された開口２７に、金属層をプラグ状に埋め込むこと
により、図５に示す金属層２９を形成し、図６に示す共
通ソース線ＳＬを形成する。この金属層としては、例え
ば、タングステン（Ｗ）が用いられる。続いて、層間絶
縁膜３０を全面的に堆積し、この層間絶縁膜３０に開口
３１を形成する。この開口３１は、ビット線のコンタク
ト領域と、ソース線シャント領域（図示省略）とに、形
成する。
【００５５】次に、この層間絶縁膜３０上に、金属層を
形成し、これをパターニングすることにより、ビット線
ＢＬとソース線（図示省略）とを形成する。ソース線
は、図示していないが、複数カラム毎、例えば、６４カ
ラム毎にビット線ＢＬと平行に形成する。最後に、全体
的に保護膜３３で覆うことにより、不揮発性半導体記憶
装置が得られる。
形成し、これをパターニングすることにより、ビット線
ＢＬとソース線（図示省略）とを形成する。ソース線
は、図示していないが、複数カラム毎、例えば、６４カ
ラム毎にビット線ＢＬと平行に形成する。最後に、全体
的に保護膜３３で覆うことにより、不揮発性半導体記憶
装置が得られる。
【００５６】次に、本実施形態に係る不揮発性半導体記
憶装置の動作について説明する。図１に示すように、本
実施形態においては、１本のビット線ＢＬを２つのＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２で共通利用し
ているので、読み出しの際と書き込みの際に、選択ゲー
トトランジスタＳＴ１〜ＳＴ４を用いて、ＮＡＮＤ型メ
モリセルユニットＮＤ１、ＮＤ２のいずれか一方を選択
する必要がある。このこと以外は、基本的に、通常の不
揮発性半導体記憶装置の動作と同等である。以下、図３
５に基づいて、この不揮発性半導体記憶装置の動作を、
消去動作、読み出し動作、書き込み動作に分けて説明す
る。
憶装置の動作について説明する。図１に示すように、本
実施形態においては、１本のビット線ＢＬを２つのＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２で共通利用し
ているので、読み出しの際と書き込みの際に、選択ゲー
トトランジスタＳＴ１〜ＳＴ４を用いて、ＮＡＮＤ型メ
モリセルユニットＮＤ１、ＮＤ２のいずれか一方を選択
する必要がある。このこと以外は、基本的に、通常の不
揮発性半導体記憶装置の動作と同等である。以下、図３
５に基づいて、この不揮発性半導体記憶装置の動作を、
消去動作、読み出し動作、書き込み動作に分けて説明す
る。
【００５７】（消去動作）ＮＡＮＤ型のＥＥＰＲＯＭに
おいては、消去動作はブロック単位で行う。１つのブロ
ックは、ワード線ＷＬ０〜ＷＬ１５が共通接続されたメ
モリセルトランジスタＭＴにより構成される。つまり、
消去動作は、１つのブロック内の複数のＮＡＮＤ型メモ
リセルユニットのメモリセルトランジスタＭＴに対して
一括で行われる。
おいては、消去動作はブロック単位で行う。１つのブロ
ックは、ワード線ＷＬ０〜ＷＬ１５が共通接続されたメ
モリセルトランジスタＭＴにより構成される。つまり、
消去動作は、１つのブロック内の複数のＮＡＮＤ型メモ
リセルユニットのメモリセルトランジスタＭＴに対して
一括で行われる。
【００５８】すなわち、図３５に示すように、選択ブロ
ックのワード線ＷＬ０〜ＷＬ１５を接地電位にする。こ
のとき、非選択ブロックのワード線ＷＬ０〜ＷＬ１５
は、フローティング状態にする。次に、２１Ｖ、３ｍｓ
の消去パルスをメモリセルＰ型ウェル１３（バルク）に
印加する。その結果、選択ブロックでは、バルクとワー
ド線ＷＬ０〜ＷＬ１５との間に消去電圧２１Ｖが加わ
り、浮遊ゲートＦＧ中の電子がＦＮトンネル電流によ
り、メモリセルＰ型ウェル１３側に抜ける。このため、
メモリセルトランジスタＭＴのしきい値電圧は、−３Ｖ
程度となる。
ックのワード線ＷＬ０〜ＷＬ１５を接地電位にする。こ
のとき、非選択ブロックのワード線ＷＬ０〜ＷＬ１５
は、フローティング状態にする。次に、２１Ｖ、３ｍｓ
の消去パルスをメモリセルＰ型ウェル１３（バルク）に
印加する。その結果、選択ブロックでは、バルクとワー
ド線ＷＬ０〜ＷＬ１５との間に消去電圧２１Ｖが加わ
り、浮遊ゲートＦＧ中の電子がＦＮトンネル電流によ
り、メモリセルＰ型ウェル１３側に抜ける。このため、
メモリセルトランジスタＭＴのしきい値電圧は、−３Ｖ
程度となる。
【００５９】ＮＡＮＤ型のＥＥＰＲＯＭでは、過消去が
問題とならないため、メモリセルトランジスタＭＴは、
１回の消去パルスで−３Ｖ程度に深く消去される。一
方、非選択ブロックは、フローティング状態のワード線
ＷＬ０〜ＷＬ１５と、２１Ｖの消去電圧が印加されるメ
モリセルＰ型ウェル１３との容量カップリングにより、
消去パルスの影響を受けない。フローティング状態のワ
ード線ＷＬ０〜ＷＬ１５には、種々の接合容量、配線容
量があるが、ワード線ＷＬ０〜ＷＬ１５とメモリセルＰ
型ウェル１３との間の容量が、全容量に対して、支配的
に大きい。このため、非選択ブロックにおいてＦＮトン
ネル電流が流れるのを防げる。消去ベリファイ（検証）
では、選択ブロック内のすべてのメモリセルトランジス
タＭＴのしきい値電圧が−１Ｖ以下になったかどうか
が、判定される。
問題とならないため、メモリセルトランジスタＭＴは、
１回の消去パルスで−３Ｖ程度に深く消去される。一
方、非選択ブロックは、フローティング状態のワード線
ＷＬ０〜ＷＬ１５と、２１Ｖの消去電圧が印加されるメ
モリセルＰ型ウェル１３との容量カップリングにより、
消去パルスの影響を受けない。フローティング状態のワ
ード線ＷＬ０〜ＷＬ１５には、種々の接合容量、配線容
量があるが、ワード線ＷＬ０〜ＷＬ１５とメモリセルＰ
型ウェル１３との間の容量が、全容量に対して、支配的
に大きい。このため、非選択ブロックにおいてＦＮトン
ネル電流が流れるのを防げる。消去ベリファイ（検証）
では、選択ブロック内のすべてのメモリセルトランジス
タＭＴのしきい値電圧が−１Ｖ以下になったかどうか
が、判定される。
【００６０】（読み出し動作）読み出し動作は、ページ
単位で行われる。１ページは、１つのブロックにおける
１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲
である。このため、読み出し動作では、１ページ分のメ
モリセルトランジスタＭＴのセルデータが同時にページ
バッファのラッチ回路に転送され、連続的に読み出され
る。
単位で行われる。１ページは、１つのブロックにおける
１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲
である。このため、読み出し動作では、１ページ分のメ
モリセルトランジスタＭＴのセルデータが同時にページ
バッファのラッチ回路に転送され、連続的に読み出され
る。
【００６１】なお、ビット線ＢＬ側に選択ゲートトラン
ジスタＳＴ１〜ＳＴ４を設けたＥＰＲＯＭの動作は、R.
Stewart et al., ”A High Density EPROM Cell and A
rray” in Symp. VLSI Circuits Dig. Tech. Papers,
pp.89-90, June 1987に記載されている。
ジスタＳＴ１〜ＳＴ４を設けたＥＰＲＯＭの動作は、R.
Stewart et al., ”A High Density EPROM Cell and A
rray” in Symp. VLSI Circuits Dig. Tech. Papers,
pp.89-90, June 1987に記載されている。
【００６２】すなわち、一旦、ビット線ＢＬを０Ｖに設
定し、選択ゲート線ＳＳＬ１を０Ｖにし、選択ゲート線
ＳＳＬ２を４．５Ｖにし、選択ゲート線ＧＳＬを４．５
Ｖにする。これにより、図１における選択ゲートトラン
ジスタＳＴ３がオン状態となり、選択ゲートトランジス
タＳＴ２がオフ状態となる。このため、ＮＡＮＤ型メモ
リセルユニットＮＤ１側が選択され、ＮＡＮＤ型メモリ
セルユニットＮＤ２側を非選択にしたことになる。これ
とは逆にＮＡＮＤ型メモリセルユニットＮＤ２側を選択
する場合には、選択ゲート線ＳＳＬ１を４．５Ｖにし、
選択ゲート線ＳＳＬ２を０Ｖにすればよい。
定し、選択ゲート線ＳＳＬ１を０Ｖにし、選択ゲート線
ＳＳＬ２を４．５Ｖにし、選択ゲート線ＧＳＬを４．５
Ｖにする。これにより、図１における選択ゲートトラン
ジスタＳＴ３がオン状態となり、選択ゲートトランジス
タＳＴ２がオフ状態となる。このため、ＮＡＮＤ型メモ
リセルユニットＮＤ１側が選択され、ＮＡＮＤ型メモリ
セルユニットＮＤ２側を非選択にしたことになる。これ
とは逆にＮＡＮＤ型メモリセルユニットＮＤ２側を選択
する場合には、選択ゲート線ＳＳＬ１を４．５Ｖにし、
選択ゲート線ＳＳＬ２を０Ｖにすればよい。
【００６３】次に、選択ブロック内の選択ワード線ＷＬ
ｉを０Ｖにし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬ
ｉを除く）をパス電圧である４．５Ｖにする。本実施形
態におけるメモリセルトランジスタＭＴの書き込み後
（電荷蓄積後）のしきい値電圧は、＋２Ｖ程度であるの
で、ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択の
メモリセルトランジスタＭＴは、パス・トランジスタと
して働く。一方、０Ｖが印加されて選択されたメモリセ
ルトランジスタＭＴは、消去後（電荷未蓄積）の場合に
のみ導通し、書き込み後（電荷蓄積後）の場合は導通し
ない。このため、消去後（電荷未蓄積）の場合、ビット
線ＢＬは選択されたメモリセルトランジスタＭＴを介し
て共通ソース線ＳＬに接地するパスを形成する。一方、
書き込み後（電荷蓄積後）の場合、ビット線ＢＬが接地
することなく、開放状態（オープン状態）のパスを形成
する。
ｉを０Ｖにし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬ
ｉを除く）をパス電圧である４．５Ｖにする。本実施形
態におけるメモリセルトランジスタＭＴの書き込み後
（電荷蓄積後）のしきい値電圧は、＋２Ｖ程度であるの
で、ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択の
メモリセルトランジスタＭＴは、パス・トランジスタと
して働く。一方、０Ｖが印加されて選択されたメモリセ
ルトランジスタＭＴは、消去後（電荷未蓄積）の場合に
のみ導通し、書き込み後（電荷蓄積後）の場合は導通し
ない。このため、消去後（電荷未蓄積）の場合、ビット
線ＢＬは選択されたメモリセルトランジスタＭＴを介し
て共通ソース線ＳＬに接地するパスを形成する。一方、
書き込み後（電荷蓄積後）の場合、ビット線ＢＬが接地
することなく、開放状態（オープン状態）のパスを形成
する。
【００６４】なお、本実施形態においては、メモリセル
トランジスタＭＴにおける消去後（電荷未蓄積）の状態
を“１”とし、書き込み後（電荷蓄積後）の状態を
“０”とする。但し、この“１”と“０”の関係は、逆
であってもよい。
トランジスタＭＴにおける消去後（電荷未蓄積）の状態
を“１”とし、書き込み後（電荷蓄積後）の状態を
“０”とする。但し、この“１”と“０”の関係は、逆
であってもよい。
【００６５】続いて、ビット線ＢＬに２μＡの負荷電流
を印加する。消去後（電荷未蓄積）のＮＡＮＤ型メモリ
セルユニットＮＤ１を読み出しているビット線ＢＬにお
いては、負荷電流が共通ソース線ＳＬに垂れ流されるの
で、このビット線ＢＬの電位は０．７Ｖ程度のローレベ
ルになる。一方、書き込み後（電荷蓄積後）のＮＡＮＤ
型メモリセルユニットＮＤ１を読み出しているビット線
ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流
されないので、このビット線ＢＬの電位は１．８Ｖ程度
のハイレベルになる。このビット線ＢＬの電位をラッチ
回路でセンスして保持する。
を印加する。消去後（電荷未蓄積）のＮＡＮＤ型メモリ
セルユニットＮＤ１を読み出しているビット線ＢＬにお
いては、負荷電流が共通ソース線ＳＬに垂れ流されるの
で、このビット線ＢＬの電位は０．７Ｖ程度のローレベ
ルになる。一方、書き込み後（電荷蓄積後）のＮＡＮＤ
型メモリセルユニットＮＤ１を読み出しているビット線
ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流
されないので、このビット線ＢＬの電位は１．８Ｖ程度
のハイレベルになる。このビット線ＢＬの電位をラッチ
回路でセンスして保持する。
【００６６】（書き込み動作）書き込み動作では、最
初、連続的にページバッファに書き込みデータがロード
される。“０”は書き込みを行うセルデータであり、浮
遊ゲートＦＧに電荷を蓄積することを意味する。“１”
は書き込み禁止のセルデータであり、浮遊ゲートＦＧに
電荷を蓄積しないことを意味する。書き込み動作は、す
べての“０”のセルデータが書き込まれるまで繰り返さ
れる。
初、連続的にページバッファに書き込みデータがロード
される。“０”は書き込みを行うセルデータであり、浮
遊ゲートＦＧに電荷を蓄積することを意味する。“１”
は書き込み禁止のセルデータであり、浮遊ゲートＦＧに
電荷を蓄積しないことを意味する。書き込み動作は、す
べての“０”のセルデータが書き込まれるまで繰り返さ
れる。
【００６７】この書き込み動作は、書き込み期間とベリ
ファイ期間とに、大きく区分される。まず、書き込み期
間の動作を図３６に基づいて説明する。
ファイ期間とに、大きく区分される。まず、書き込み期
間の動作を図３６に基づいて説明する。
【００６８】この図３６は、この書き込み動作の書き込
み期間における各信号線の電圧関係を示すタイミングチ
ャートである。この図３６に示すように、まず、時刻Ｔ
１で選択ゲート線ＳＳＬ１、ＳＳＬ２を、Ｖｃｃ（＝
３．５Ｖ）にし、“０”書き込みを行うビット線ＢＬ０
と、“１”書き込みを行うビット線ＢＬ１とを、Ｖｃｃ
（＝３．５Ｖ）にする。これにより、選択ゲートトラン
ジスタＳＴ１〜ＳＴ４がオン状態になり、すべてのＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領
域を予備電圧に充電する。
み期間における各信号線の電圧関係を示すタイミングチ
ャートである。この図３６に示すように、まず、時刻Ｔ
１で選択ゲート線ＳＳＬ１、ＳＳＬ２を、Ｖｃｃ（＝
３．５Ｖ）にし、“０”書き込みを行うビット線ＢＬ０
と、“１”書き込みを行うビット線ＢＬ１とを、Ｖｃｃ
（＝３．５Ｖ）にする。これにより、選択ゲートトラン
ジスタＳＴ１〜ＳＴ４がオン状態になり、すべてのＮＡ
ＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領
域を予備電圧に充電する。
【００６９】次に、時刻Ｔ２で選択ゲート線ＳＳＬ１、
ＳＳＬ２をＶｓｓ（＝０Ｖ）にし、選択ゲートトランジ
スタＳＴ２、ＳＴ３をオフ状態にする。続いて、時刻Ｔ
３で“０”書き込みを行うビット線ＢＬ０を、Ｖｓｓ
（＝０Ｖ）にする。次に、時刻Ｔ４で選択ゲート線ＳＳ
Ｌ２をＶｃｃ（＝３．５Ｖ）にする。これにより、選択
ゲートトランジスタＳＴ３がオン状態になり、選択ゲー
トトランジスタＳＴ１がディプレッション型であるの
で、ＮＡＮＤ型メモリセルユニットＮＤ１のみが選択さ
れる。
ＳＳＬ２をＶｓｓ（＝０Ｖ）にし、選択ゲートトランジ
スタＳＴ２、ＳＴ３をオフ状態にする。続いて、時刻Ｔ
３で“０”書き込みを行うビット線ＢＬ０を、Ｖｓｓ
（＝０Ｖ）にする。次に、時刻Ｔ４で選択ゲート線ＳＳ
Ｌ２をＶｃｃ（＝３．５Ｖ）にする。これにより、選択
ゲートトランジスタＳＴ３がオン状態になり、選択ゲー
トトランジスタＳＴ１がディプレッション型であるの
で、ＮＡＮＤ型メモリセルユニットＮＤ１のみが選択さ
れる。
【００７０】次に、時刻Ｔ５で選択ワード線ＷＬｉをＶ
ｐｇｍ（＝１８Ｖ）にし、非選択ワード線ＷＬ０〜ＷＬ
１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にす
る。これにより、“０”を書き込むべきメモリセルトラ
ンジスタＭＴのチャネル領域は、ビット線ＢＬ０の電圧
（Ｖｓｓ）で接地され、浮遊ゲートＦＧに電荷が蓄積さ
れる。一方、“１”を書き込むべきメモリセルトランジ
スタＭＴのチャネル領域は、ビット線ＢＬ１の電圧（Ｖ
ｃｃ）によりフローティングハイになり、浮遊ゲートＦ
Ｇには電荷は蓄積されない。つまり、消去状態が保たれ
る。また、選択されなかったＮＡＮＤ型メモリセルユニ
ットＮＤ２のメモリセルトランジスタＭＴのチャネル領
域もフローティングハイになり、既存の状態が保たれ
る。
ｐｇｍ（＝１８Ｖ）にし、非選択ワード線ＷＬ０〜ＷＬ
１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にす
る。これにより、“０”を書き込むべきメモリセルトラ
ンジスタＭＴのチャネル領域は、ビット線ＢＬ０の電圧
（Ｖｓｓ）で接地され、浮遊ゲートＦＧに電荷が蓄積さ
れる。一方、“１”を書き込むべきメモリセルトランジ
スタＭＴのチャネル領域は、ビット線ＢＬ１の電圧（Ｖ
ｃｃ）によりフローティングハイになり、浮遊ゲートＦ
Ｇには電荷は蓄積されない。つまり、消去状態が保たれ
る。また、選択されなかったＮＡＮＤ型メモリセルユニ
ットＮＤ２のメモリセルトランジスタＭＴのチャネル領
域もフローティングハイになり、既存の状態が保たれ
る。
【００７１】この時刻Ｔ５の状態は、時刻Ｔ６まで継続
し、この時刻Ｔ６で、選択ゲート線ＳＳＬ２がＶｓｓ
（＝０Ｖ）になり、ワード線ＷＬ０〜ＷＬ１５がＶｓｓ
（＝Ｖ）になる。
し、この時刻Ｔ６で、選択ゲート線ＳＳＬ２がＶｓｓ
（＝０Ｖ）になり、ワード線ＷＬ０〜ＷＬ１５がＶｓｓ
（＝Ｖ）になる。
【００７２】上述した動作のうち、時刻Ｔ１〜時刻Ｔ３
が（１）ビット線セットアップ時間であり、およそ８μ
ｓ程度である。また、時刻Ｔ４〜時刻Ｔ６が（２）実際
の書き込み時間であり、およそ２０μｓ程度である。
が（１）ビット線セットアップ時間であり、およそ８μ
ｓ程度である。また、時刻Ｔ４〜時刻Ｔ６が（２）実際
の書き込み時間であり、およそ２０μｓ程度である。
【００７３】次に、書き込み後のベリファイ期間につい
て説明する。この書き込みベリファイ期間は、ワード線
放電時間と実際のベリファイ時間とで構成される。ワー
ド線放電時間は、選択されたワード線ＷＬｉの高電位が
放電され、次の低いベリファイ電位の入力に備えるため
の時間であり、およそ４μｓ程度である。実際のベリフ
ァイ時間は、書き込みをしたメモリセルトランジスタＭ
Ｔのしきい値電圧が目標値以上に書き込まれたか、つま
り、浮遊ゲートＦＧに電荷が蓄積されたかどうかをチェ
ックする時間である。
て説明する。この書き込みベリファイ期間は、ワード線
放電時間と実際のベリファイ時間とで構成される。ワー
ド線放電時間は、選択されたワード線ＷＬｉの高電位が
放電され、次の低いベリファイ電位の入力に備えるため
の時間であり、およそ４μｓ程度である。実際のベリフ
ァイ時間は、書き込みをしたメモリセルトランジスタＭ
Ｔのしきい値電圧が目標値以上に書き込まれたか、つま
り、浮遊ゲートＦＧに電荷が蓄積されたかどうかをチェ
ックする時間である。
【００７４】この書き込み後のベリファイ期間において
は、必要十分に書き込みが行われたメモリセルトランジ
スタＭＴ、つまり、必要十分なまでに浮遊ゲートＦＧに
電荷が蓄積されたメモリセルトランジスタＭＴについて
は、過書き込みを防止する必要がある。このため、ペー
ジバッファにあるセルデータのラッチ回路が保持するデ
ータを、必要十分に書き込まれたメモリセルトランジス
タＭＴについては、“０”から“１”に変更する。これ
により、書き込みが不十分なメモリセルトランジスタＭ
Ｔについて再度書き込みを行うことになった場合に、す
でに必要十分な値になっているメモリセルトランジスタ
ＭＴのしきい値電圧が、さらに上昇してしまうのを防止
する。
は、必要十分に書き込みが行われたメモリセルトランジ
スタＭＴ、つまり、必要十分なまでに浮遊ゲートＦＧに
電荷が蓄積されたメモリセルトランジスタＭＴについて
は、過書き込みを防止する必要がある。このため、ペー
ジバッファにあるセルデータのラッチ回路が保持するデ
ータを、必要十分に書き込まれたメモリセルトランジス
タＭＴについては、“０”から“１”に変更する。これ
により、書き込みが不十分なメモリセルトランジスタＭ
Ｔについて再度書き込みを行うことになった場合に、す
でに必要十分な値になっているメモリセルトランジスタ
ＭＴのしきい値電圧が、さらに上昇してしまうのを防止
する。
【００７５】ベリファイ動作時のバイアス条件は、上述
した読み出し動作とほぼ同等であるが、ページバッファ
のラッチ回路にはセルデータが保持され、選択したワー
ド線ＷＬｉに０．７Ｖが印加されることが異なる。この
条件のもとて、書き込みしたメモリセルトランジスタＭ
Ｔのしきい値電圧が０．７Ｖを越えた時、すなわち、必
要十分に書き込まれた時に、ページバッファのラッチ回
路のデータを“０”から“１”に切り替える。書き込み
用のセルデータとして“１”がロードされたラッチ回路
については、ベリファイ動作ではラッチ回路のデータは
“０”から“１”に変化するのみであるので、影響を受
けない。
した読み出し動作とほぼ同等であるが、ページバッファ
のラッチ回路にはセルデータが保持され、選択したワー
ド線ＷＬｉに０．７Ｖが印加されることが異なる。この
条件のもとて、書き込みしたメモリセルトランジスタＭ
Ｔのしきい値電圧が０．７Ｖを越えた時、すなわち、必
要十分に書き込まれた時に、ページバッファのラッチ回
路のデータを“０”から“１”に切り替える。書き込み
用のセルデータとして“１”がロードされたラッチ回路
については、ベリファイ動作ではラッチ回路のデータは
“０”から“１”に変化するのみであるので、影響を受
けない。
【００７６】上述した書き込み期間とベリファイ期間と
からなる書き込み動作は、ページバッファのラッチ回路
のデータがすべて“１”になるまで、又は、１０サイク
ルの最大書き込み時間に達するまで繰り返される。
からなる書き込み動作は、ページバッファのラッチ回路
のデータがすべて“１”になるまで、又は、１０サイク
ルの最大書き込み時間に達するまで繰り返される。
【００７７】なお、上述した図３６の書き込み動作で
は、ビット線ＢＬ側からＮＡＮＤ型メモリセルユニット
ＮＤ１、ＮＤ２のチャネル領域に予備電圧を充電した
が、図３７に示すように共通ソース線ＳＬ側から予備電
圧を充電するようにしてもよい。この場合、時刻Ｔ１１
〜Ｔ１２の間、選択ゲート線ＧＳＬがＶｃｃ（＝３．５
Ｖ）になり、選択ゲートトランジスタＳＴ５、ＳＴ６が
オン状態となる。また、この間、選択ゲート線ＳＳＬ
１、ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので、選択
ゲートトランジスタＳＴ１〜ＳＴ４はオフ状態となる。
このため、メモリセルトランジスタＭＴのチャネル領域
に共通ソース線ＳＬから予備電圧が供給され、充電され
る。
は、ビット線ＢＬ側からＮＡＮＤ型メモリセルユニット
ＮＤ１、ＮＤ２のチャネル領域に予備電圧を充電した
が、図３７に示すように共通ソース線ＳＬ側から予備電
圧を充電するようにしてもよい。この場合、時刻Ｔ１１
〜Ｔ１２の間、選択ゲート線ＧＳＬがＶｃｃ（＝３．５
Ｖ）になり、選択ゲートトランジスタＳＴ５、ＳＴ６が
オン状態となる。また、この間、選択ゲート線ＳＳＬ
１、ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので、選択
ゲートトランジスタＳＴ１〜ＳＴ４はオフ状態となる。
このため、メモリセルトランジスタＭＴのチャネル領域
に共通ソース線ＳＬから予備電圧が供給され、充電され
る。
【００７８】次に、選択セルのチャネルに供給する書き
込み禁止電圧のバイアス条件について説明する。上述し
たように、図１におけるＮＡＮＤ型メモリセルユニット
ＮＤ１が選択されたとすると、ビット線ＢＬ側の選択ゲ
ートトランジスタＳＴ１、ＳＴ３は導通状態となり、ソ
ース線ＳＬ側の選択ゲートトランジスタＳＴ５は非導通
状態となり、書き込むメモリセルトランジスタＭＴを有
するビット線ＢＬ０は０Ｖとなり、書き込み禁止のメモ
リセルトランジスタＭＴを有するビット線ＢＬ１はＶｃ
ｃ（＝３．５）となる。
込み禁止電圧のバイアス条件について説明する。上述し
たように、図１におけるＮＡＮＤ型メモリセルユニット
ＮＤ１が選択されたとすると、ビット線ＢＬ側の選択ゲ
ートトランジスタＳＴ１、ＳＴ３は導通状態となり、ソ
ース線ＳＬ側の選択ゲートトランジスタＳＴ５は非導通
状態となり、書き込むメモリセルトランジスタＭＴを有
するビット線ＢＬ０は０Ｖとなり、書き込み禁止のメモ
リセルトランジスタＭＴを有するビット線ＢＬ１はＶｃ
ｃ（＝３．５）となる。
【００７９】書き込むメモリセルトランジスタＭＴを有
するビット線ＢＬ０は０Ｖとなるので、そのＮＡＮＤ型
メモリセルユニットＮＤ１のチャネルは接地電位とな
る。書き込み禁止のメモリセルトランジスタＭＴを有す
るビット線ＢＬ１はＶｃｃ（＝３．５）となるので、そ
のＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予
備充電される。選択されたワード線ＷＬｉに書き込み電
圧Ｖｐｇｍが入力され、選択されなかったワード線ＷＬ
０〜ＷＬ１５（但し、ＷＬｉを除く）にパス電圧Ｖｐａ
ｓｓ（＝１０Ｖ）が入力されると、ワード線ＷＬ０〜Ｗ
Ｌ１５、浮遊ゲートＦＧ、チャネル、メモリセルＰ型ウ
ェル、それぞれを介した直列容量の結合により、チャネ
ル容量は自動的に昇圧される。このように、選択された
ブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニ
ットＮＤ１のチャネル電位は、ワード線とチャネルとの
容量結合によって決定される。したがって、書き込み禁
止電位を十分に高くするためには、チャネルの初期充電
を十分に行うこと、及び、ワード線ＷＬ０〜ＷＬ１５の
チャネル間の容量カップリング比を大きくすることが重
要となる。
するビット線ＢＬ０は０Ｖとなるので、そのＮＡＮＤ型
メモリセルユニットＮＤ１のチャネルは接地電位とな
る。書き込み禁止のメモリセルトランジスタＭＴを有す
るビット線ＢＬ１はＶｃｃ（＝３．５）となるので、そ
のＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予
備充電される。選択されたワード線ＷＬｉに書き込み電
圧Ｖｐｇｍが入力され、選択されなかったワード線ＷＬ
０〜ＷＬ１５（但し、ＷＬｉを除く）にパス電圧Ｖｐａ
ｓｓ（＝１０Ｖ）が入力されると、ワード線ＷＬ０〜Ｗ
Ｌ１５、浮遊ゲートＦＧ、チャネル、メモリセルＰ型ウ
ェル、それぞれを介した直列容量の結合により、チャネ
ル容量は自動的に昇圧される。このように、選択された
ブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニ
ットＮＤ１のチャネル電位は、ワード線とチャネルとの
容量結合によって決定される。したがって、書き込み禁
止電位を十分に高くするためには、チャネルの初期充電
を十分に行うこと、及び、ワード線ＷＬ０〜ＷＬ１５の
チャネル間の容量カップリング比を大きくすることが重
要となる。
【００８０】ワード線ＷＬ０〜ＷＬ１５間のカップリン
グ比Ｂは、以下のように算出される。
グ比Ｂは、以下のように算出される。
【００８１】Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘはワード線ＷＬ０〜ＷＬ１５とチャネル
との間のゲート容量の総和であり、Ｃｊはメモリセルト
ランジスタＭＴのソースとドレインの接合容量の総和で
ある。また、ＮＡＮＤ型メモリセルユニットＮＤ１のチ
ャネル容量とは、これらゲート容量の総和Ｃｏｘと、接
合容量の総和Ｃｊの合計となる。さらに、その他の容量
である、選択ゲートトランジスタＳＴ１、ＳＴ３、ＳＴ
５におけるソースのオーバラップ容量や、ビット線ＢＬ
とソース線ＳＬ及びドレインとの容量等は、全チャネル
容量に比べて非常に小さいため、ここでは無視してい
る。
との間のゲート容量の総和であり、Ｃｊはメモリセルト
ランジスタＭＴのソースとドレインの接合容量の総和で
ある。また、ＮＡＮＤ型メモリセルユニットＮＤ１のチ
ャネル容量とは、これらゲート容量の総和Ｃｏｘと、接
合容量の総和Ｃｊの合計となる。さらに、その他の容量
である、選択ゲートトランジスタＳＴ１、ＳＴ３、ＳＴ
５におけるソースのオーバラップ容量や、ビット線ＢＬ
とソース線ＳＬ及びドレインとの容量等は、全チャネル
容量に比べて非常に小さいため、ここでは無視してい
る。
【００８２】以上のように、本実施形態に係る不揮発性
半導体記憶装置によれば、ＮＡＮＤ型ＥＥＰＲＯＭを３
次元的に作り込むこととしたので、セルサイズを半減さ
せ、結果的に低ビットコストを実現することができる。
すなわち、１本のビット線ピッチ２Ｆに、ＮＡＮＤ型メ
モリセルユニットＮＤ１、ＮＤ２を２本配設したので、
セルサイズを半減させることができる。
半導体記憶装置によれば、ＮＡＮＤ型ＥＥＰＲＯＭを３
次元的に作り込むこととしたので、セルサイズを半減さ
せ、結果的に低ビットコストを実現することができる。
すなわち、１本のビット線ピッチ２Ｆに、ＮＡＮＤ型メ
モリセルユニットＮＤ１、ＮＤ２を２本配設したので、
セルサイズを半減させることができる。
【００８３】より具体的には、図４２に示したように、
従来のＮＡＮＤ型ＥＥＰＲＯＭの実質的なメモリセルサ
イズは、ビット線ＢＬピッチ２Ｆ×ワード線ＷＬｉピッ
チ２Ｆ＝４Ｆ２に、ビット線コンタクトやソースコンタ
クト及び選択ゲートトランジスタＳＴ１、ＳＴ２を加え
た、４Ｆ２＋αであった。この４Ｆ２＋αはおよそ５Ｆ
２程度であった。これに対して、本実施形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭにおいては、図２に示すように、実
質的なメモリセルサイズは、ビット線ＢＬピッチＦ×ワ
ード線ＷＬｉピッチ２Ｆ＝２Ｆ２に、ビット線コンタク
トやソースコンタクト及び選択ゲートトランジスタＳＴ
１〜ＳＴ６を加えた、２Ｆ２＋αになる。この２Ｆ２＋
αはおよそ２．５Ｆ２程度である。このように、実質的
なメモリセルサイズを従来と比べて半減させることがで
きる。
従来のＮＡＮＤ型ＥＥＰＲＯＭの実質的なメモリセルサ
イズは、ビット線ＢＬピッチ２Ｆ×ワード線ＷＬｉピッ
チ２Ｆ＝４Ｆ２に、ビット線コンタクトやソースコンタ
クト及び選択ゲートトランジスタＳＴ１、ＳＴ２を加え
た、４Ｆ２＋αであった。この４Ｆ２＋αはおよそ５Ｆ
２程度であった。これに対して、本実施形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭにおいては、図２に示すように、実
質的なメモリセルサイズは、ビット線ＢＬピッチＦ×ワ
ード線ＷＬｉピッチ２Ｆ＝２Ｆ２に、ビット線コンタク
トやソースコンタクト及び選択ゲートトランジスタＳＴ
１〜ＳＴ６を加えた、２Ｆ２＋αになる。この２Ｆ２＋
αはおよそ２．５Ｆ２程度である。このように、実質的
なメモリセルサイズを従来と比べて半減させることがで
きる。
【００８４】また、図３（ｂ）に示すように、制御ゲー
トＣＧとポリシリコン２２を比較的比抵抗の大きいポリ
シリコンで形成し、ワード線ＷＬ０〜ＷＬ１５をこれよ
り比抵抗の小さい金属層で形成することとした。このた
め、メモリセルトランジスタＭＴにおけるチャネル領域
と、浮遊ゲートＦＧとの間のカップリング比を大きく保
ちながら、ワード線ＷＬ０〜ＷＬ１５の抵抗を小さくす
ることができる。そして、このようにワード線ＷＬ０〜
ＷＬ１５の抵抗を小さくすることにより、不揮発性半導
体記憶装置の動作の高速性を確保することができる。
トＣＧとポリシリコン２２を比較的比抵抗の大きいポリ
シリコンで形成し、ワード線ＷＬ０〜ＷＬ１５をこれよ
り比抵抗の小さい金属層で形成することとした。このた
め、メモリセルトランジスタＭＴにおけるチャネル領域
と、浮遊ゲートＦＧとの間のカップリング比を大きく保
ちながら、ワード線ＷＬ０〜ＷＬ１５の抵抗を小さくす
ることができる。そして、このようにワード線ＷＬ０〜
ＷＬ１５の抵抗を小さくすることにより、不揮発性半導
体記憶装置の動作の高速性を確保することができる。
【００８５】さらに、図２及び図４に示すように、選択
ゲートトランジスタＳＴ１〜ＳＴ６においては、インタ
ーポリ絶縁膜１９を除去することとした。したがって、
ゲート電極ＧＥとポリシリコン２２とを直接電気的に接
続することができる。このため、従来必要であった、ゲ
ート電極ＧＥと選択ゲート線ＳＳＬ１、ＳＳＬ２とを電
気的に接続するシャントを形成する必要が無くなる。こ
れにより、シャント領域という無駄な領域を省くことが
でき製造コストの低減を図ることができる。
ゲートトランジスタＳＴ１〜ＳＴ６においては、インタ
ーポリ絶縁膜１９を除去することとした。したがって、
ゲート電極ＧＥとポリシリコン２２とを直接電気的に接
続することができる。このため、従来必要であった、ゲ
ート電極ＧＥと選択ゲート線ＳＳＬ１、ＳＳＬ２とを電
気的に接続するシャントを形成する必要が無くなる。こ
れにより、シャント領域という無駄な領域を省くことが
でき製造コストの低減を図ることができる。
【００８６】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、上述した実施形態にお
いては、図１に示すように、ＮＡＮＤ型メモリセルユニ
ットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側ス
イッチ部として選択ゲートトランジスタＳＴ１、ＳＴ
３、（ＳＴ２、ＳＴ４）を２個設けて、共通ソース線Ｓ
Ｌ側にソース線側スイッチ部として選択ゲートトランジ
スタＳＴ５（ＳＴ６）を１個設けたが、これらビット線
側スイッチ部とソース線側スイッチ部とにおける選択ゲ
ートトランジスタの数を逆にしてもよい。すなわち、図
３８に示すように、ＮＡＮＤ型メモリセルユニットＮＤ
１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部
として選択ゲートトランジスタＳＴ１０（ＳＴ１１）を
１個設けて、ソース線ＳＬ側にソース線側スイッチ部と
して選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ
１３、ＳＴ１５）を２個設けてもよい。この場合、選択
ゲートトランジスタＳＴ１２（ＳＴ１５）をディプレッ
ション型とし、選択ゲートトランジスタＳＴ１３（ＳＴ
１４）をエンハンスメント型とすればよい。さらに、図
３９に示すように、ビット線側スイッチ部として２個の
選択ゲートトランジスタＳＴ１、ＳＴ３（ＳＴ２、ＳＴ
４）を設け、かつ、ソース線側スイッチ部として２個の
選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１
３、ＳＴ１５）を設けてもよい。
種々に変形可能である。例えば、上述した実施形態にお
いては、図１に示すように、ＮＡＮＤ型メモリセルユニ
ットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側ス
イッチ部として選択ゲートトランジスタＳＴ１、ＳＴ
３、（ＳＴ２、ＳＴ４）を２個設けて、共通ソース線Ｓ
Ｌ側にソース線側スイッチ部として選択ゲートトランジ
スタＳＴ５（ＳＴ６）を１個設けたが、これらビット線
側スイッチ部とソース線側スイッチ部とにおける選択ゲ
ートトランジスタの数を逆にしてもよい。すなわち、図
３８に示すように、ＮＡＮＤ型メモリセルユニットＮＤ
１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部
として選択ゲートトランジスタＳＴ１０（ＳＴ１１）を
１個設けて、ソース線ＳＬ側にソース線側スイッチ部と
して選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ
１３、ＳＴ１５）を２個設けてもよい。この場合、選択
ゲートトランジスタＳＴ１２（ＳＴ１５）をディプレッ
ション型とし、選択ゲートトランジスタＳＴ１３（ＳＴ
１４）をエンハンスメント型とすればよい。さらに、図
３９に示すように、ビット線側スイッチ部として２個の
選択ゲートトランジスタＳＴ１、ＳＴ３（ＳＴ２、ＳＴ
４）を設け、かつ、ソース線側スイッチ部として２個の
選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１
３、ＳＴ１５）を設けてもよい。
【００８７】また、図４０に示すように、ビット線ＢＬ
の配設が許せば、上記のように選択ゲートトランジスタ
にディプレッション型を用いることなく、縦型のＮＡＮ
Ｄ型メモリセルユニットＮＤ１、ＮＤ２においてもビッ
ト線側スイッチ部とソース線側スイッチ部とのそれぞれ
に、エンハンスメント型の選択ゲートトランジスタＳＴ
２０（ＳＴ２１）、ＳＴ５（ＳＴ６）を１個ずつのみを
設けるようにすることも可能である。
の配設が許せば、上記のように選択ゲートトランジスタ
にディプレッション型を用いることなく、縦型のＮＡＮ
Ｄ型メモリセルユニットＮＤ１、ＮＤ２においてもビッ
ト線側スイッチ部とソース線側スイッチ部とのそれぞれ
に、エンハンスメント型の選択ゲートトランジスタＳＴ
２０（ＳＴ２１）、ＳＴ５（ＳＴ６）を１個ずつのみを
設けるようにすることも可能である。
【００８８】さらに、０．１μｍルールで４Ｇ（ギ
ガ）、若しくは、１６ＧビットＮＡＮＤ型ＥＥＰＲＯＭ
を設計する場合、図２及び図３において、トレンチ領域
１４の幅は０．１μｍであり、そのトレンチ領域１４内
の両側壁部分に８ｎｍの薄い酸化膜１７が形成され、こ
の薄い酸化膜１７の両内側に１０ｎｍの浮遊ゲートＦＧ
が２個形成され、この浮遊ゲートＦＧを覆うように２０
ｎｍのインターポリ絶縁膜１９が形成され、２４ｎｍの
制御ゲートＣＧが１個、埋め込まれる。これにより、２
個１組のメモリセルトランジスタＭＴ、ＭＴが構成され
る。さらに、０．１μｍルールより細かいデザインルー
ルを用いる場合には、薄い酸化膜１７、浮遊ゲートＦ
Ｇ、インターポリ絶縁膜１９、制御ゲートＣＧとが、そ
れぞれ適度に薄膜化される。
ガ）、若しくは、１６ＧビットＮＡＮＤ型ＥＥＰＲＯＭ
を設計する場合、図２及び図３において、トレンチ領域
１４の幅は０．１μｍであり、そのトレンチ領域１４内
の両側壁部分に８ｎｍの薄い酸化膜１７が形成され、こ
の薄い酸化膜１７の両内側に１０ｎｍの浮遊ゲートＦＧ
が２個形成され、この浮遊ゲートＦＧを覆うように２０
ｎｍのインターポリ絶縁膜１９が形成され、２４ｎｍの
制御ゲートＣＧが１個、埋め込まれる。これにより、２
個１組のメモリセルトランジスタＭＴ、ＭＴが構成され
る。さらに、０．１μｍルールより細かいデザインルー
ルを用いる場合には、薄い酸化膜１７、浮遊ゲートＦ
Ｇ、インターポリ絶縁膜１９、制御ゲートＣＧとが、そ
れぞれ適度に薄膜化される。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
１本のビット線に対して、２個のＮＡＮＤ型メモリセル
ユニットを接続したので、２Ｆのビット線ピッチに２個
のＮＡＮＤ型メモリセルユニットを形成することがで
き、不揮発性半導体記憶装置のサイズの縮小化を図るこ
とができる。
１本のビット線に対して、２個のＮＡＮＤ型メモリセル
ユニットを接続したので、２Ｆのビット線ピッチに２個
のＮＡＮＤ型メモリセルユニットを形成することがで
き、不揮発性半導体記憶装置のサイズの縮小化を図るこ
とができる。
【図１】本実施形態に係る不揮発性半導体記憶装置にお
けるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの等価回路を
示す図である。
けるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの等価回路を
示す図である。
【図２】ＮＡＮＤ型メモリセルユニットの構造を平面的
に示す図である。
に示す図である。
【図３】（ａ）は図２におけるメモリセルトランジスタ
部分の構造を平面的に示す模式図であり、（ｂ）はその
Ａ−Ａ’線断面を示す図である。
部分の構造を平面的に示す模式図であり、（ｂ）はその
Ａ−Ａ’線断面を示す図である。
【図４】（ａ）は図２における選択ゲートトランジスタ
部分の構造を平面的に示す模式図であり、（ｂ）はその
Ｂ−Ｂ’線断面を示す図である。
部分の構造を平面的に示す模式図であり、（ｂ）はその
Ｂ−Ｂ’線断面を示す図である。
【図５】（ａ）は図２におけるビット線コンタクト部分
の構造を平面的に示す模式図であり、（ｂ）はそのＣ−
Ｃ’線断面を示す図である。
の構造を平面的に示す模式図であり、（ｂ）はそのＣ−
Ｃ’線断面を示す図である。
【図６】（ａ）は図２におけるソース線コンタクト部分
の構造を平面的に示す模式図であり、（ｂ）はそのＤ−
Ｄ’線断面を示す図である。
の構造を平面的に示す模式図であり、（ｂ）はそのＤ−
Ｄ’線断面を示す図である。
【図７】（ａ）は図２におけるメモリセルトランジスタ
部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
１）。
部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
１）。
【図８】（ａ）は図２における選択ゲートトランジスタ
部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
１）。
部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
１）。
【図９】（ａ）は図２におけるビット線コンタクト部分
の製造過程の状態を平面的に示す模式図であり、（ｂ）
はそのＣ−Ｃ’線断面を示す図である（その１）。
の製造過程の状態を平面的に示す模式図であり、（ｂ）
はそのＣ−Ｃ’線断面を示す図である（その１）。
【図１０】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
１）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
１）。
【図１１】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
２）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
２）。
【図１２】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
２）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
２）。
【図１３】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
２）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
２）。
【図１４】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
２）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
２）。
【図１５】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
３）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
３）。
【図１６】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
３）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
３）。
【図１７】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
３）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
３）。
【図１８】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
３）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
３）。
【図１９】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
４）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
４）。
【図２０】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
４）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
４）。
【図２１】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
４）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
４）。
【図２２】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
４）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
４）。
【図２３】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
５）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
５）。
【図２４】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
５）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
５）。
【図２５】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
５）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
５）。
【図２６】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
５）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
５）。
【図２７】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
６）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
６）。
【図２８】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
６）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
６）。
【図２９】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
６）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
６）。
【図３０】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
６）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
６）。
【図３１】（ａ）は図２におけるメモリセルトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
７）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＡ−Ａ’線断面を示す図である（その
７）。
【図３２】（ａ）は図２における選択ゲートトランジス
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
７）。
タ部分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＢ−Ｂ’線断面を示す図である（その
７）。
【図３３】（ａ）は図２におけるビット線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
７）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＣ−Ｃ’線断面を示す図である（その
７）。
【図３４】（ａ）は図２におけるソース線コンタクト部
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
７）。
分の製造過程の状態を平面的に示す模式図であり、
（ｂ）はそのＤ−Ｄ’線断面を示す図である（その
７）。
【図３５】本実施形態に係る不揮発性半導体記憶装置を
動作させる際における電圧関係を示す図である。
動作させる際における電圧関係を示す図である。
【図３６】書き込み動作における実際の書き込み期間の
電圧関係を示すタイミングチャートである（ビット線側
からチャネル領域を予備充電する場合）。
電圧関係を示すタイミングチャートである（ビット線側
からチャネル領域を予備充電する場合）。
【図３７】書き込み動作における実際の書き込み期間の
電圧関係を示すタイミングチャートである（ソース線側
からチャネル領域を予備充電する場合）。
電圧関係を示すタイミングチャートである（ソース線側
からチャネル領域を予備充電する場合）。
【図３８】図１に示したＮＡＮＤ型メモリセルユニット
を変形して、ソース線側に２個の選択ゲートトランジス
タを設けた場合の回路図である。
を変形して、ソース線側に２個の選択ゲートトランジス
タを設けた場合の回路図である。
【図３９】図１に示したＮＡＮＤ型メモリセルユニット
を変形して、ビット線側に２個の選択ゲートトランジス
タを設けるとともに、ソース線側にも２個の選択ゲート
トランジスタを設けた場合の回路図である。
を変形して、ビット線側に２個の選択ゲートトランジス
タを設けるとともに、ソース線側にも２個の選択ゲート
トランジスタを設けた場合の回路図である。
【図４０】図１に示したＮＡＮＤ型メモリセルユニット
を変形して、ビット線側に１個の選択ゲートトランジス
タを設けるとともに、ソース線側にも１個の選択ゲート
トランジスタを設けた場合の回路図である。
を変形して、ビット線側に１個の選択ゲートトランジス
タを設けるとともに、ソース線側にも１個の選択ゲート
トランジスタを設けた場合の回路図である。
【図４１】従来のＮＡＮＤ型メモリセルユニットの接続
関係を示す等価回路図である。
関係を示す等価回路図である。
【図４２】従来のＮＡＮＤ型メモリセルユニットのメモ
リセルトランジスタ部分を平面的に示した模式図であ
る。
リセルトランジスタ部分を平面的に示した模式図であ
る。
【図４３】従来のＡＮＤセルの接続関係を示す等価回路
図である。
図である。
【図４４】従来のＡＮＤセルのメモリセルトランジスタ
部分を平面的に示した模式図である。
部分を平面的に示した模式図である。
【図４５】従来におけるトレンチ領域の両側壁部分にＮ
ＡＮＤ型メモリセルユニットを形成した不揮発性半導体
記憶装置のメモリセルトランジスタ部分の断面図であ
る。
ＡＮＤ型メモリセルユニットを形成した不揮発性半導体
記憶装置のメモリセルトランジスタ部分の断面図であ
る。
ＮＤ１、ＮＤ２ ＮＡＮＤ型メモリセルユニット ＢＬ ビット線 ＳＬ 共通ソース線 ＷＬ０〜ＷＬ１５ ワード線 ＳＳＬ１、ＳＳＬ１、ＧＳＬ 選択ゲート線 ＳＴ１〜ＳＴ６ 選択ゲートトランジスタ ＭＴ メモリセルトランジスタ ＦＧ 浮遊ゲート ＣＧ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AE00 5F001 AA31 AA32 AB02 AD24 AG07 AG12 5F083 EP03 EP13 EP27 EP36 EP76 GA09 JA04 JA35 JA36 JA39 LA12 NA01 PR29 PR37 5F101 BA13 BA14 BB02 BD16 BH09 BH19
Claims (17)
- 【請求項１】電荷蓄積層と制御ゲートが積層されたスタ
ック構造の書き換え可能な不揮発性メモリセルトランジ
スタを複数個直列的に接続したＮＡＮＤ型メモリセルユ
ニットがアレイ状に配列されたメモリセルアレイを有す
る不揮発性半導体記憶装置であって、 前記ＮＡＮＤ型メモリセルユニットは、２個１組となっ
て、半導体基板に形成されたトレンチの両側壁部分に沿
って形成され、 前記トレンチ内の側壁部分で向かい合う２つの前記不揮
発性メモリセルトランジスタは、前記トレンチの深さ方
向に延びて形成された１つの前記制御ゲートを共有して
おり、 前記制御ゲートは、前記トレンチの両側壁部分で向かい
合う２つの前記電荷蓄積層を共通に覆う絶縁膜の間を充
填するように形成され、且つ、連続的に延びるワード線
に電気的に接続している、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記ワード線の比抵抗は、前記制御ゲート
の比抵抗より、低い、ことを特徴とする請求項１に記載
の不揮発性半導体記憶装置。 - 【請求項３】前記ワード線は金属層で形成されており、
前記制御ゲート部は不純物をドーピングしたポリシリコ
ンで形成されている、ことを特徴とする請求項１又は請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】前記２個１組のＮＡＮＤ型メモリセルユニ
ットは、同一のビット線に接続されている、ことを特徴
とする請求項１乃至請求項３のいずれかに記載の不揮発
性半導体記憶装置。 - 【請求項５】電荷蓄積層と制御ゲートが積層されたスタ
ック構造の書き換え可能な複数の不揮発性メモリセルト
ランジスタを直列的に接続したＮＡＮＤ型のメモリセル
列と、 前記メモリセル列とビット線との間に接続されたビット
線側スイッチ部と、 前記メモリセル列とソース線との間に接続されたソース
線側スイッチ部と、を有するＮＡＮＤ型メモリセルユニ
ットを複数備え、 前記ＮＡＮＤ型メモリセルユニットは、２個１組となっ
て、半導体基板に形成されたトレンチの両側壁部分に沿
って形成され、 ２個１組となった前記ＮＡＮＤ型メモリセルユニットの
ぞれぞれは、前記ビット線側スイッチ部を介して、同一
のビット線に接続されている、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】前記ビット線側スイッチ部と前記ソース線
側スイッチ部との少なくとも一方で、１つの前記ビット
線に接続された２個１組の前記ＮＡＮＤ型メモリセルユ
ニットのうちの一方を任意に選択し得る、ことを特徴と
する請求項５に記載の不揮発性半導体記憶装置。 - 【請求項７】前記トレンチ内の側壁部分で向かい合う２
つの前記不揮発性メモリセルトランジスタは、１つの前
記制御ゲートを共有しており、 前記制御ゲートは、前記トレンチの深さ方向に延びて形
成されており、この制御ゲートが、連続的に延びるワー
ド線に電気的に接続している、 ことを特徴とする請求項５又は請求項６に記載の不揮発
性半導体記憶装置。 - 【請求項８】前記ビット線側スイッチ部は、前記メモリ
セル列と前記ビット線との間に直列的に接続された第１
ビット線側選択ゲートトランジスタと第２ビット線側選
択ゲートトランジスタとを備え、 前記ソース線側スイッチ部は、前記メモリセル列と前記
ソース線との間に接続された少なくとも１つのソース線
側選択ゲートトランジスタを備え、 １つの前記ビット線に接続された２個１組の前記ＮＡＮ
Ｄ型メモリセルユニットの選択は、前記ビット線側スイ
ッチ部で行われる、 ことを特徴とする請求項５乃至請求項７のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項９】２個１組の前記ＮＡＮＤ型メモリセルユニ
ットにおける前記トレンチ内の側壁部分で向かい合う２
つの前記第１ビット線側選択ゲートトランジスタのゲー
ト電極は、第１選択ゲート線に共通に設けられており、
且つ、２個１組の前記ＮＡＮＤ型メモリセルユニットの
一方の前記第１ビット線側選択ゲートトランジスタはエ
ンハンスメント型であり、他方の前記第１ビット線側選
択ゲートトランジスタはディプレッション型であり、 ２個１組の前記ＮＡＮＤ型メモリセルユニットにおける
前記トレンチ内の側壁部分で向かい合う２つの前記第２
ビット線側選択ゲートトランジスタのゲート電極は、第
２選択ゲート線に共通に設けられており、且つ、２個１
組の前記ＮＡＮＤ型メモリセルユニットの前記他方の第
２ビット線側選択ゲートトランジスタはエンハンスメン
ト型であり、前記一方の第２ビット線側選択ゲートトラ
ンジスタはディプレッション型である、 ことを特徴とする請求項８に記載の不揮発性半導体記憶
装置。 - 【請求項１０】前記不揮発性メモリセルトランジスタ
は、前記電荷蓄積層と前記制御ゲートとの間に絶縁膜を
介した構造を有し、 前記第１ビット線側選択ゲートトランジスタと、前記第
２ビット線側選択ゲートトランジスタと、前記ソース線
側選択ゲートトランジスタとは、前記不揮発性メモリセ
ルトランジスタの前記電荷蓄積層と前記制御ゲートと
が、絶縁膜を介さずに直接電気的に接続されてゲート電
極となる構成を有している、 ことを特徴とする請求項８又は請求項９に記載の不揮発
性半導体記憶装置。 - 【請求項１１】前記ビット線側スイッチ部は、前記メモ
リセル列と前記ビット線との間に接続された少なくとも
１つのビット線側選択ゲートトランジスタを備え、 前記ソース線側スイッチ部は、前記メモリセル列とソー
ス線との間に直列的に接続された第１ソース線側選択ゲ
ートトランジスタと第２ソース線側選択ゲートトランジ
スタとを備え、 １つの前記ビット線に接続された２個１組の前記ＮＡＮ
Ｄ型メモリセルユニットの選択は、前記ソース線側スイ
ッチ部で行われる、 ことを特徴とする請求項５乃至請求項７のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項１２】２個１組の前記ＮＡＮＤ型メモリセルユ
ニットにおける前記トレンチ内の側壁部分で向かい合う
２つの前記第１ソース線側選択ゲートトランジスタのゲ
ート電極は、第１選択ゲート線に共通に設けられてお
り、且つ、２個１組の前記ＮＡＮＤ型メモリセルユニッ
トの一方の前記第１ソース線側選択ゲートトランジスタ
はエンハンスメント型であり、他方の前記第１ソース線
側選択ゲートトランジスタはディプレッション型であ
り、 ２個１組の前記ＮＡＮＤ型メモリセルユニットにおける
前記トレンチ内の側壁部分で向かい合う２つの前記第２
ソース線側選択ゲートトランジスタのゲート電極は、第
２選択ゲート線に共通に設けられており、且つ、２個１
組の前記ＮＡＮＤ型メモリセルユニットの前記他方の前
記第２ソース線側選択ゲートトランジスタはエンハンス
メント型であり、前記一方の前記第２ソース線側選択ゲ
ートトランジスタはディプレッション型である、 ことを特徴とする請求項１１に記載の不揮発性半導体記
憶装置。 - 【請求項１３】前記不揮発性メモリセルトランジスタ
は、前記電荷蓄積層と前記制御ゲートとの間に絶縁膜を
介した構造を有し、 前記ビット線側選択ゲートトランジスタと、前記第１ソ
ース線側選択ゲートトランジスタと、前記第２ソース線
側選択ゲートトランジスタとは、前記不揮発性メモリセ
ルトランジスタの前記電荷蓄積層と前記制御ゲートと
が、絶縁膜を介さずに直接電気的に接続されてゲート電
極となる構成を有している、 ことを特徴とする請求項１１又は請求項１２に記載の不
揮発性半導体記憶装置。 - 【請求項１４】電荷蓄積層と制御ゲートが積層されたス
タック構造の書き換え可能な不揮発性メモリセルトラン
ジスタを複数個直列的に接続したＮＡＮＤ型メモリセル
ユニットがアレイ状に配列されたメモリセルアレイを有
する不揮発性半導体記憶装置の製造方法であって、 半導体基板にトレンチを形成する工程と、 前記トレンチの両側壁部分に第１絶縁膜を形成する工程
と、 前記トレンチの両側壁部分に形成された前記第１絶縁膜
の表面側に、一対の前記電荷蓄積層を形成する工程と、 前記トレンチの両側壁部分に形成された前記一対の電荷
蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶
縁膜を形成する工程と、 前記第２絶縁膜の間を充填するように、前記一対の電荷
蓄積層に共通する前記制御ゲートを形成する工程と、 前記制御ゲートに電気的に接続して連続的に延びるワー
ド線を形成する工程と、 を備えることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項１５】電荷蓄積層と制御ゲートが積層されたス
タック構造の書き換え可能な不揮発性メモリセルトラン
ジスタを複数個直列的に接続したＮＡＮＤ型メモリセル
ユニットがアレイ状に配列されたメモリセルアレイを有
する不揮発性半導体記憶装置の製造方法であって、 半導体基板にトレンチを形成する工程と、 前記トレンチの両側壁部分にメモリセルトランジスタ用
第１絶縁膜を形成する工程と、 前記トレンチの両側壁部分に選択ゲートトランジスタ用
第１絶縁膜を形成する工程と、 前記トレンチの両側壁部分に形成された前記メモリセル
トランジスタ用第１絶縁膜の表面側に、一対の前記電荷
蓄積層を形成する工程と、 前記トレンチの両側壁部分に形成された前記選択ゲート
トランジスタ用第１絶縁膜の表面側に、一対の第１ゲー
ト電極を形成する工程と、 前記トレンチの両側壁部分に形成された前記一対の電荷
蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶
縁膜を形成する工程と、 前記第２絶縁膜の間を充填するように、前記一対の電荷
蓄積層に共通する前記制御ゲートを形成する工程と、 前記一対の第１ゲート電極の間を充填するように、前記
一対の第１ゲート電極に共通する第２ゲート電極を形成
する工程と、 前記制御ゲートに電気的に接続して連続的に延びるワー
ド線を形成する工程と、 前記第２ゲート電極に電気的に接続して連続的に延びる
選択ゲート線を形成する工程と、 を備えることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項１６】１つの前記トレンチに形成された２個１
組のＮＡＮＤセルアレイユニットに共通のビット線を形
成する工程を、 さらに備えることを特徴とする請求項１４又は請求項１
５に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】前記ワード線を形成する工程では、前記
制御ゲートよりも比抵抗の低い材料を用いて、前記ワー
ド線を形成する、ことを特徴とする請求項１４乃至請求
項１６のいずれかに記載の不揮発性半導体記憶装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089100A JP3679970B2 (ja) | 2000-03-28 | 2000-03-28 | 不揮発性半導体記憶装置及びその製造方法 |
| US09/814,711 US6577533B2 (en) | 2000-03-28 | 2001-03-23 | Nonvolatile semiconductor memory and method of manufacturing the same |
| US10/422,900 US6762955B2 (en) | 2000-03-28 | 2003-04-25 | Nonvolatile semiconductor memory having control gate with top flat surface covering storage layers of two adjacent transistors |
| US10/866,137 US7115474B2 (en) | 2000-03-28 | 2004-06-14 | Nonvolatile semiconductor memory and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274366A true JP2001274366A (ja) | 2001-10-05 |
| JP3679970B2 JP3679970B2 (ja) | 2005-08-03 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000089100A Expired - Fee Related JP3679970B2 (ja) | 2000-03-28 | 2000-03-28 | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|
| US (3) | US6577533B2 (ja) |
| JP (1) | JP3679970B2 (ja) |
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| US20010038118A1 (en) | 2001-11-08 |
| JP3679970B2 (ja) | 2005-08-03 |
| US6577533B2 (en) | 2003-06-10 |
| US6762955B2 (en) | 2004-07-13 |
| US20040232472A1 (en) | 2004-11-25 |
| US7115474B2 (en) | 2006-10-03 |
| US20030206443A1 (en) | 2003-11-06 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
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