JP4511121B2 - 不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法 - Google Patents
不揮発性メモリのプログラム妨害および読み出し妨害を低減するための処理技法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、不揮発性メモリおよびその処理に関し、さらに詳しく言えば、プログラミング処理および読み出し処理中の妨害を減らす技法に関する。
【０００２】
【従来の技術】
本発明の原理は、様々なタイプの不揮発性メモリ（既存の不揮発性メモリおよび開発中の新しい技術の利用を意図する不揮発性メモリ）に応用される。しかし、フラッシュ型の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）と関連して本発明の実施構成について説明する。この場合、記憶エレメントとはフローティングゲートである。
【０００３】
不揮発性メモリの処理中、１つの記憶装置におけるデータの読み出しおよび書き込みにより、上記メモリの別の記憶装置に記憶されたデータが妨害を受けることが頻繁に生じる。これらの妨害の１つの原因として、Ｊｉａｎ ＣｈｅｎとＹｕｐｉｎ Ｆｏｎｇの米国特許第５，８６７，４２９号に記載のような隣接するフローティングゲート間での電界効果結合がある。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。集積回路製造技法の改善の結果、メモリセルのアレイのサイズが小型化するにつれ、上記電界効果結合の度合は必然的に大きくなりつつある。異なる時期にプログラムされた２つのセットの隣接セル間で最も顕著に問題が生じる。１セットのデータに対応する電荷レベルをセルのフローティングゲートに追加できるように１セットのセルがプログラムされる。第２のセットのデータを用いて第２のセットのセルがプログラムされた後、第１のセットのセルのフローティングゲートから読み出された電荷レベルは、第１のセットのセルと結合された第２のセットのフローティングゲートに対する荷電効果に起因して、プログラムされたものとは異なったものにしばしば見える。これはＹｕｐｉｎ効果として知られている。前述の米国特許第５，８６７，４２９号は、２セットのフローティングゲートの相互の物理的絶縁か、第１のセットのフローティングゲートを読み出す際、第２のセットのフローティングゲートに対する荷電効果についての考慮するかのいずれかを提案するものである。このような妨害を減らすための追加的技法が、Ｊｉａｎ Ｃｈｅｎ、Ｔｏｍｏｈａｒｙ Ｔａｎａｋａ、Ｙｕｐｉｎ ＦｏｎｇおよびＫｈａｎｄｋｅｒ Ｎ．Ｑｕａｄｅｒによる、“複数データ状態における不揮発性メモリの記憶エレメント間での結合の影響を減らすための処理技法”という２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載されている。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００４】
上記電界効果並びに読み出し妨害および書き込み妨害の別の原因が各種タイプのフラッシュＥＥＰＲＯＭセルアレイ内に存在する。１つの設計のＮＯＲアレイは、隣接するビットライン（列）と、ワードライン（行）と接続された制御ゲート間で接続されているそのメモリセルを備えている。個々のセルには、直列に形成された選択トランジスタを備えた、または、該選択トランジスタを備えていない１つのフローティングゲート・トランジスタか、単一の選択トランジスタにより分離された２つのフローティングゲート・トランジスタかのいずれかが含まれる。このようなアレイおよび記憶システムにおける該アレイの利用例については、以下の米国特許およびサンディスク コーポレイションの係属中の出願に記載がある。それは、特許第５，０９５，３４４号、第５，１７２，３３８号、第５，６０２，９８７号、第５，６６３，９０１号、第５，４３０，８５９号、第５，６５７，３３２号、第５，７１２，１８０号、第５，８９０，１９２号、および、第６，１５１，２４８号、並びに、特許出願第０９／５０５，５５５号（２０００年２月１７日出願）と米国特許出願第０９／６６７，３４４号（２０００年９月２２日出願）である。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００５】
１つの設計のＮＡＮＤアレイは、両端部の選択トランジスタを介してビットラインと基準電位との間で連続して接続された８、１６または３２などの複数のメモリセルを備えている。ワードラインは様々な連続する列状のセルからなる制御ゲートと接続されている。このようなアレイおよびそれらの動作の関連例については、以下の米国特許と東芝の係属中の出願に記載がある。それは、米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号および米国特許出願第０９／６６７，６１０号である。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００６】
ＥＥＰＲＯＭメモリセルをプログラムするための使用可能な様々なメカニズムが存在する。上掲参考文献として取り入れられている文献では、ＮＯＲメモリセルが、トンネル酸化膜の中をフローティングゲートまで貫通する熱い電子を用いて一般にプログラムされる。これに対してＮＡＮＤセルは通常ＦＮコールド・トンネル処理（Nordheim-Fowler cold tunneling process）でプログラムされる。ＦＮトンネル（Nordheim-Fowler tunneling)の利点として一般に、セルのプログラミングに使用する電力が少なくてすむという利点があるが、米国特許出願第０９／８９３，２７７号に記載されているように、制御ゲートに対して高い電圧でバイアスをかけるとき、特に、選択ビットラインと非選択ビットラインによりワードラインが共有されている場合、非選択セルで妨害が生じ易くなる傾向がある。上記特許は上掲参考文献として取り入れられている。妨害の量は、制御ゲートと基板間の電圧差によって決められる。プログラムを行う場合、制御ゲートはＶpgm ＝１５〜２４ボルトのプログラミング用電圧に設定される。読み出し処理時に非選択ゲートの電圧に対して低い方のレベル（通常４〜５ボルト）でバイアスがかけられる。読み出し妨害の影響は１回の読み出し当たりずっと少なくなるが、セルはプログラム回数よりも多くの読み出し回数を経験する。そのため累積する影響はさらに無視できないものとなる。ＮＡＮＤアーキテクチャでは、読み出し処理時およびプログラミング処理時の双方で、非選択ワードラインに対してバイアスがかけられ、ＮＡＮＤチェーン内の選択されたセルへ電圧が通される。非選択セルは、高いパス電圧でバイアスをかけた非選択ワードラインと接続されるため妨害を受けることになる。
【０００７】
２進モード動作より各フローティングゲートが単一ビットデータを記憶することが現在の市販製品で現在でも最も一般的であり、この２進モードではフローティングゲート・トランジスタのしきい値レベルの２つの範囲だけが記憶レベルとして定められている。フローティングゲート・トランジスタのしきい値レベルはそれらのフローティングゲートに記憶された電荷レベルの範囲に対応する。メモリアレイのサイズの縮小に加えて、各フローティングゲート・トランジスタの中に１ビット以上のデータを記憶することによりこのようなメモリアレイのデータ記憶密度をさらに増加させるトレンドがある。このデータ記憶密度のさらなる増加は、各フローティングゲート・トランジスタの記憶状態として３以上のしきい値レベルを定めることにより達成され、現在、市販製品には４つのこのような状態（フローティングゲート当たり２データビット）が含まれている。１記憶エレメント当たり１６の状態のようなさらに多くの記憶状態が意図されている。各フローティングゲート・トランジスタはしきい電圧の或る一定の合計範囲（窓）を各々有し、その範囲内で各フローティングゲート・トランジスタは実際に動作することができる。当該範囲は、トランジスタに対して定められた状態数プラス上記状態が互いに別個の状態としてはっきり区別できるための状態間のマージンに分割される。単一ビットメモリと比較すると、マルチ状態不揮発性メモリでは、マルチ状態のすべてとそのマージンとの収容を目的としてしきい電圧範囲を大きくすることが頻繁に行われる。これに対応して、読み出し中およびプログラミング中、制御ゲートに印加される電圧も相応に増加し、その結果、さらに多くのプログラム妨害と読み出し妨害が生じることになる。
【０００８】
これらのタイプの不揮発性メモリの一般的な処理として、再プログラミングに先行するメモリセルのブロック消去が行われる。次いで、ブロック内のセルは、消去から、記憶されている着信データにより表される状態に個々にプログラムされる。プログラミングには一般に、多数のメモリセルに対する、電圧パルスのプログラミングの交互の同時印加、および、個々のセルがその意図したレベルに達したかどうかを判定するためのそれらセルの個々の状態の読み出しが含まれる。当該セルのすべてのプログラミングが完了するまで、並行してプログラムしている別のセルのプログラミングが継続している間、その意図したしきい値レベルに達したどうかの検証を行ういずれの対象セルに対してもプログラミングは停止される。１記憶エレメント当たりの記憶状態数が増加した場合、個々の状態に対するさらに狭められた電圧範囲により一層高いプログラミング精度が要求されるため、プログラミングの実行時間は通常増加する。これによりメモリシステムのパフォーマンスに対する著しく有害なインパクトが与えられる可能性がある。
【０００９】
マルチ状態処理からの結果として生じる規定されたフローティングゲートの記憶レベルの狭められた範囲により、第１のグループの記憶エレメントの感度レベルは、後でプログラムされる第２のグループの隣接記憶エレメントに格納された電荷量まで上昇する。例えば、第１のグループを読み出したとき、第２のグループに対する電荷により第１のグループの状態の読み出し時にエラーが生じることがある。隣接記憶エレメントから結合した電磁界は、１グループの記憶データのうちの少なくとも数ビットのエラーを含む読み出しを引き起こすのに十分な量だけ読み出された見かけの状態をシフトする場合がある。エラーを含むビットの数が誤り訂正符号（ＥＣＣ）の能力の範囲内に維持されていればエラーは訂正されるが、エラーの数は一般にＥＣＣの能力の範囲を越えるほど多いため何らかの別の構造的および／または機能的技法を採用する必要がある。前述の米国特許第５，８６７，４２９号に記載されている技法は多くのアレイに適したものであるが、不揮発性メモリにおける読み出し妨害および書き込み妨害を補正する追加の技法の提供が望まれている。
【００１０】
【発明が解決しようとする課題】
本発明は、行復号領域を節減するために各ブロックが同じワードラインを共有する、複数部分に分割した複数の消去単位すなわちブロックを備えた不揮発性メモリを提示するものである。実施形態の１つの好適例では、左右の片側部分から構成されるブロックが設けられ、この左右の片側部分により、各部分が５１２バイトのデータからなる１以上の標準的ページ（データ転送単位）サイズが収容される。上記実施形態の好適例では、１ブロックの左右部分は各々が別個のソースラインと別個のセットのソースおよびドレイン選択ラインとを備える。一例として、左側のプログラミング中または読み出し中、右側に対してバイアスをかけて昇圧用チャネルを形成し、データ妨害を減らすようにすることができる。別のセットの実施形態では、上記部分が別個のウェル構造を備えるものであってもよい。
【００１１】
読み出し処理と書き込み処理の双方における妨害量を減らすために、本発明では非選択部におけるチャネル表面の昇圧が行われる。実施形態の好適例では、初期電圧がチャネルへ供給され、その後、選択ゲートトランジスタにより漏洩経路が切断され、次いで、チャネルがフロートされ、制御ゲート電圧の増加と後続操作の基板チャネルの昇圧が後続する。アレイのブロックの選択部分と非選択部分に対して独立にバイアスをかけることを可能にするために、各部分は制御可能な選択ゲートトランジスタとソースラインとを独立に備えている。
【００１２】
本発明の追加の態様、特徴および利点は実施形態の好適例についての以下の説明の中に含まれる。この説明は添付図面と関連させて考慮することが望ましい。
【００１３】
【発明の実施の形態】
図１〜８を参照して、本発明の様々な態様を実現する或る特定の不揮発性メモリシステムについて以下説明するが、これは特定例の提供を意図するものである。読み出し処理と書き込み処理の双方における妨害の量を減らすために、本発明ではチャネル表面の昇圧が行われる。実施形態の好適例では、初期電圧がチャネルへ供給され、その後、選択ゲートトランジスタにより漏洩経路が切断され、次いで、チャネルがフロートされ、制御ゲート電圧の増加と後続処理における基板チャネルの昇圧が後続する。アレイのブロックの選択部分と非選択部分に対して独立にバイアスをかけることを可能にするために、各部分は制御可能な選択ゲートトランジスタとソースラインとを独立して備えている。１つの変更例では、別個の部分がそれ自身のウェル構造を備えていてもよい。但し、これにはスペース要件の増加が伴うことになる。
【００１４】
任意の数のパーティションにアレイの細分化を行って、ブロックサイズ（消去単位）よりも小さい１ページサイズ（データ転送単位）を収納できるようにすることが可能である。上記ページサイズは、一般に、ホストシステムにより定められ、便宜上比較的小さなものである。スペース利用を改善するために、ブロックサイズの増加へ向かうトレンドがあるが、これは部品数およびそれに対応するスペース要件を節減できるからである。例えば、複数ページ用の同一のワードラインを用いることにより行復号器に必要なスペースの節減が可能となる。行はページサイズに基づいて部分に分割され、各部分は制御可能なドレインおよびソース選択ゲートと、ソースラインとを別個に備えることになる。ウェルはレイアウト用スペースの節減のために分離してはならないが、スペースによって小さな消去ブロックを得ることが可能であれば、小さなパーティションにウェルを分割することは可能である。
【００１５】
図１は、フラッシュ型メモリシステムのブロック図である。行列で構成される複数の記憶装置Ｍを備えるメモリセルアレイ１は、列制御回路２、行制御回路３、ｃ−ｓｏｕｒｃｅ制御回路４およびｃ−ｐウェル制御回路５により制御される。列制御回路２は、メモリセルアレイ１のビットライン（ＢＬ）と接続されるが、このビットラインは、メモリセル（Ｍ）に記憶されたデータの読み出し、プログラム処理中のメモリセル（Ｍ）の状態の判定、ビットライン（ＢＬ）の電位レベルを制御してプログラミングの促進またはプログラミングの抑制を行うためのラインである。行制御回路３は、ワードライン（ＷＬ）と接続され、これらのワードライン（ＷＬ）のうちの１本を選択し、読み出し用電圧を印加し、列制御回路２が制御するビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ型領域（図３に“ｃ−ｐウェル”１１とラベルされた領域）の電圧と結合された消去用電圧を印加する。ｃ−ｓｏｕｒｃｅ制御回路４は、メモリセル（Ｍ）と接続された共通ソースライン（図２ｂの“ｃ−ｓｏｕｒｃｅ”とラベルされた）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェルの電圧制御を行う。
【００１６】
メモリセル（Ｍ）に記憶されたデータは、列制御回路２により読み出され、Ｉ／Ｏラインとデータ入力／出力バッファ６を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されたプログラムデータは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ６へ入力され、次いで、列制御回路２へ転送される。外部Ｉ／Ｏラインは、コントローラ２０と接続される。データ入力／出力回路６で使用可能な検知用の様々な実施構成が、Ｎｉｍａ Ｍｏｋｈｌｅｓｉ，Ｄａｎｉｅｌ Ｃ．Ｇｕｔｅｒｍａｎ，およびＧｅｏｆｆ Ｇｏｎｇｗｅｒによる“時折の攪拌（episodic agitation）を利用するトランジスタおよび小型素子用雑音低減技法”という２００２年１月１８日出願の米国特許出願に記載されている。上記発明は本願明細書に参考文献として取り入れられている。
【００１７】
フラッシュメモリ素子を制御するコマンドデータが、コントローラ２０と接続された外部制御ラインと接続されたコマンド・インタフェースへ入力される。このコマンドデータは、どのような処理が要求されたかについての情報をフラッシュメモリに与える。入力コマンドは、列制御回路２、行制御回路３、ｃ−ｓｏｕｒｃｅ制御回路４、ｃ−ｐウェル制御回路５、データ入力／出力バッファ６を制御する状態マシン８へ転送される。状態マシン８はＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの状態データを出力することができる。
【００１８】
コントローラ２０は、パーソナル・コンピュータ、デジタル・カメラまたは個人用情報機器などのようなホストシステムと接続され、あるいは、接続可能である。メモリアレイ１への、または、メモリアレイ１からのデータの格納または読み出しのようなコマンドを開始し、このようなデータをそれぞれ出力したり受け取ったりするのはこのホストである。コマンド回路７が解釈し、実行できるこのようなコマンドはコントローラによりコマンド信号に変換される。コントローラは、一般に、メモリアレイへ書き込まれたり、メモリアレイから読み出されたりするユーザデータ用バッファメモリを備える。一般的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリアレイおよび関連する制御回路、入力／出力回路および状態マシン回路を各々が含む１以上の集積回路チップ２２とを備える。言うまでもなく、１以上の集積回路チップにシステムのメモリアレイとコントローラ回路とを一体に集積化しようというトレンドがある。ホストシステムの一部としてこのメモリシステムを組み込んでもよい。あるいはホストシステムのメーティング・ソケット（mating socket)の中へ取り外し可能で挿入可能なメモリ・カードの中にこのメモリシステムを含めてもよい。このようなカードは、メモリシステム全体を含むものであってもよいし、あるいは、関連する周辺機器回路と共に、コントローラとメモリアレイとを別個のカード内に設けてもよい。
【００１９】
図２ａと２ｂとを参照して、メモリセルアレイ１の構造の一例について説明する。一例としてＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明する。メモリセル（Ｍ）は、ある特定例では、複数のブロック（１０２４ブロック）に分割される。各ブロックに記憶されたデータは同時に消去される。したがって、１ブロックは同時消去可能な複数のセルの最小単位である。各ブロックにはＮ個の列（本例ではＮ＝８５１２）があり、これらの列は左列と右列とに分割される。ビットラインも左ビットライン（ＢＬＬ）と右ビットライン（ＢＬＲ）とに分割される。各ゲート電極でワードライン（ＷＬ０〜ＷＬ１５）と接続された１６個のメモリセルが直列に接続され、ＮＡＮＤセルユニットが形成される。ＮＡＮＤセルユニットの１つの端子は、第１の（ドレイン）選択ゲートライン（ＳＧＤ）と結合されたゲート電極を備えた第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）と接続され、別の端子は、第２の選択ゲートライン（ＳＧＳ）と結合されたゲート電極を備えた第２の（Ｓｏｕｒｃｅ）選択トランジスタ（Ｓ）を介してｃ−ｓｏｕｒｃｅと接続される。図を簡略にするため、各セルユニット内に含まれる形で１６個のフローティングゲート・トランジスタが示されているが、４、８または３２個のような別の個数のトランジスタも使用される。
【００２０】
図２ｂの構造は、本願明細書に参考文献として取り入れられている２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載されているようなアレイとは、ブロックが奇数と偶数の交互のビットラインではなく、左右の片側部分の中へ細分化されたその列を有するという点で異なっている。さらに一般的に述べれば、３以上のこのような部分が存在してもよいが、２つの片側部分へのパーティションは本発明の主要な態様をさらに容易に示すものである。これら左右の列は、別個のセットの第１の選択ゲートライン（それぞれＳＧＤＬとＳＧＳＲ）と第２の選択ゲートライン（それぞれＳＧＳＬとＳＧＳＲ）とを有する。左右の選択ゲートのレベルは、図１の行制御回路３により独立に制御可能である。左側と右側にも、図１のＣ−ｓｏｕｒｃｅ制御回路４により独立に制御可能な別個のソースライン（それぞれＣ−ｓｏｕｒｃｅＬとＣ−ｓｏｕｒｃｅＲ）が備えられている。
【００２１】
別のセットの実施形態では、左側と右側は、独立したウェル構造をさらに有するものであってもよい。図２ｂに、このような別個のウェル構造に各々形成されたアレイの右側と左側も示されている。この別個のウェル構造によって図１のｃ−ｐウェル制御回路５により電圧レベルを独立に設定することが可能となる。さらなる変更例では、上記によりブロックの全パーティション数よりも少ないパーティションからなるサブブロックの消去も可能となる。
【００２２】
ブロックの左部分と右部分のうちの一方の選択部分内にデータの読み出しまたは書き込みを行うとき、各部分に対して独立に制御可能なセットの選択ゲートラインとソースライン（および可能であれば独立に制御可能なウェル）とを導入することにより、以下さらに詳細に説明するように、非選択部における妨害数の減少が可能となる。さらに一般的に述べれば、ソースラインと選択ゲートのセットを各々が備えた３以上のセクションからなるブロック構成が可能となり、それによって、上記非選択セクションにおける妨害の減少を意図してワードラインを共有する選択されたセクションとは別様に、読み出し処理時または書き込み処理時の非選択セクションに対してバイアスをかけることが可能となる。１セクションのサイズ（すなわち、列数あるいはＮ値）は一般的には、ホストとメモリシステム間でのデータ転送用として都合のよい或いは標準化された“ページ”サイズを選択するユーザの選好に基づくものとなる。ワードラインを共有するセクション数の選択を許すことにより、行制御回路の共有が可能となり、その結果、メモリ回路におけるスペースの節減結果が得られる。
【００２３】
図２ｂのアレイの左右の片側部分への分割により、片側部分のビットライン間の容量結合は、米国特許出願第０９／８９３，２７７号に記載の、インタリーブされた奇数ページ／偶数ページ構成と比較すると減少する。上記特許に記載されているように、偶数ページがプログラムされた後、奇数ページがプログラムされる。各偶数のビットラインを容量結合した一対の奇数のビットライン間に、各偶数のビットラインが配置されているので、奇数ページのプログラミングは偶数ページのビットラインのセルのしきい電圧に著しく影響を与える可能性がある。本発明の様々な態様により別個のセクションで与えられる改善された制御に加えて、左右の片側部分へのブロックの分割の結果生じる物理的分離により同じワードラインの隣接ページ間での容量結合が大幅に減少する。
【００２４】
これらの実施形態の好適例では、ページサイズは５１２バイトであり、このサイズは同じワードラインのセル数よりも小さい。このページサイズはユーザの選好と設定とに基づくものである。データの異なるページ値が復号器を共有できるため、ワードラインのサイズが２以上のページ値のセルに対応できることにより、Ｘ−復号器（行制御回路３）のスペースが節減される。
【００２５】
ユーザデータの読み出しおよびプログラミング処理中、本例ではＮ＝４２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、同じワードライン（ＷＬ）（例えば、ＷＬ２）と、同じ種類のビットライン（ＢＬ）（例えば、左ビットライン（ＢＬＬ０〜ＢＬＬ４２５５））とを備えている。したがって、５３２バイトのデータの同時読み出しや同時プログラミングの実行が可能となる。同時読み出しまたは同時プログラムされたこの５３２バイトのデータは論理的に“ページ”形成が行われる。したがって、１ブロックで少なくとも８ページの記憶が可能となる。各メモリセル（Ｍ）が２ビットデータ（すなわち、マルチレベルセル）を記憶する場合、１セル記憶当たり２ビットの場合、１ブロックに１６ページが記憶されることになる。本実施形態では、メモリセルの各々の記憶エレメント（この場合メモリセルの各々のフローティングゲート）は２ビットのユーザデータを記憶する。
【００２６】
図３は、図２ｂに概略的に示すタイプのＮＡＮＤセルユニットの、ビットライン（ＢＬ）方向の横断面を示す。Ｐ型半導体基板９の表面にｐ型領域ｃ−ｐウェル１１が形成され、左右のｃ−ｐウェルの各々はＮ型領域１０により取り囲まれて、ｃ−ｐウェルのＰ型基板からの電気的絶縁が図られる。Ｎ型領域１０は、第１の接続孔（ＣＢ）とＮ型拡散層１２とを介して第１の金属Ｍ０からつくられたｃ−ｐウェルラインと接続される。第１の接続孔（ＣＢ）とＰ型拡散層１３とを介してｐ型領域ｃ−ｐウェル１１もｃ−ｐウェルラインと接続される。ｃ−ｐウェルラインはｃ−ｐウェル制御回路５（図１）と接続される。
【００２７】
上記実施形態の好適例ではフラッシュＥＥＰＲＯＭ記憶装置が用いられ、該装置では、各メモリセルは、セルに記憶されたデータに対応する電荷量が記憶されたフローティングゲート（ＦＧ）と、ゲート電極を形成するワードライン（ＷＬ）と、Ｐ型拡散層１２から作られるドレイン電極とソース電極とを備えている。フローティングゲート（ＦＧ）はトンネル酸化膜（１４）を介してｃ−ｐウェルの表面に形成される。ワードライン（ＷＬ）は絶縁フィルム（１５）を介してフローティングゲート（ＦＧ）にスタックされる。ソース電極は、第２の選択トランジスタ（Ｓ）と第１の接続孔（ＣＢ）とを介して、第１の金属（Ｍ０）からつくられた共通ソースライン（ｃ−ｓｏｕｒｃｅ）と接続される。この共通ソースラインはｃ−ｓｏｕｒｃｅ制御回路（４）と接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）と、第１の接続孔（ＣＢ）と、第１の金属（Ｍ０）の中間配線および第２の接続孔（Ｖ１）とを介して、第２の金属（Ｍ１）からつくられたビットライン（ＢＬ）と接続される。ビットラインは列制御回路（２）と接続される。
【００２８】
図４と図５は、メモリセル（図３の断面４−４）と、選択トランジスタ（図３の断面５−５）との、ワードライン（ＷＬ２）方向の断面図をそれぞれ示す。各列は、基板内に形成されたトレンチによって隣接する列から絶縁され、浅いトレンチ絶縁（ＳＴＩ）として知られている絶縁材料で満たされている。フローティングゲート（ＦＧ）は、ＳＴＩと絶縁フィルム１５とワードライン（ＷＬ）とにより互いに絶縁される。現在、フローティングゲート（ＦＧ）間のスペースは０.１μｍよりも小さく、フローティングゲート間の容量結合は増加している。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）が、フローティングゲート（ＦＧ）とワードライン（ＷＬ）と同じ製造工程ステップで製造されるため、ゲート電極（ＳＧ）はスタックされたゲート構造を示す。上記２つの選択ゲートライン（ＳＧ）はラインの終端で短絡される。
【００２９】
図６と図７は、メモリセルアレイ１を動作するために印加される電圧の概要を示すものである。プログラム処理時および読み出し／検証処理時に、選択されたワードラインに用いられる特定の電圧値については、米国特許出願第０９／８９３，２７７号（２００１年６月２７日出願）にさらに十分に記載されている。上記発明は上掲参考文献として取り入れられている。以下の解説では、“ＷＬ８”のワードラインと左側のセクションに対応する“ＢＬＬ”のビットラインを読み出し用およびプログラミング用として選択するケースを用いる。一般に、読み出しおよびプログラミングの際、ＷＬ０から始まりＷＬ１５へ続く順序が用いられる。
【００３０】
実施形態の好適例では、ブロック内の左右のセットのメモリセルは同じ処理時にまとめて消去される。選択ライン（ＳＧＤＬ、ＳＧＤＲ、ＳＧＳＬ、ＳＧＳＲ）およびソースライン（Ｃ−ｓｏｕｒｃｅＬ、Ｃ−ｓｏｕｒｃｅＲ）をフロート状態にして、ビットライン（ＢＬ）の間のｃ−ｐウェルを消去用電圧ＶERASE（例えば、２０Ｖなど）まで上げることにより、さらに、選択されたブロックのワードライン（ＷＬ）を接地することにより、選択されたブロックのデータが消去される。非選択ブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧＤＬ、ＳＧＤＲ、ＳＧＳＬ、ＳＧＳＲ）およびｃ−ｓｏｕｒｃｅはフロート状態に置かれ、これらのラインはまたｃ−ｐウェルとの容量結合の結果ほとんど２０Ｖまで昇圧される。したがって、強い電場が、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４と図５）にだけ印加され、次いで、選択されたメモリセルのデータは、トンネル電流がトンネル酸化膜１４の両端にわたって流れると消去される。消去されたセルは生じ得るプログラム状態のうちの１つの状態と考えることができる。
【００３１】
プログラミング処理中フローティングゲート（ＦＧ）の中に電子を記憶するために、選択されたワードラインＷＬ８はプログラム・パルスＶpgmと接続され、選択されたビットラインＢＬＬは接地される。一方、プログラミングを行わないメモリセル（Ｍ）でのプログラムを抑制するために、対応するビットラインＢＬＬは電源のＶdd（例えば、３Ｖなど）と接続される。以下に説明するように、非選択の右側のビットラインＢＬＲも昇圧される。隣接しない非選択ワードラインＷＬ０−ＷＬ６およびＷＬ１０−ＷＬ１５は、パス電圧Ｖpass（例えば、１０Ｖなど）と接続される。第１の選択ゲート（ＳＧＤＬ）は、外部電源または内部調整電圧源からのハイ論理レベルであるＶddと接続され、第２の選択ゲート（ＳＧＳＬ）は接地される。１つの実施形態では、隣接ワードラインもＶpassに設定される。別の実施形態では、消去された領域の自己昇圧を行うためにドレイン側の隣接ワードラインＷＬ９をＶpassに設定するか、ローカルな自己昇圧を行うために隣接ワードラインＷＬ９とＷＬ７の双方を接地電位に設定するかのいずれかが行われる。この結果、プログラムされるメモリセル（Ｍ）のチャネル電位は０Ｖに設定される。ワードライン（ＷＬ）との容量結合によりチャネル電位が引き上げられた結果、プログラム抑制時のチャネル電位が６Ｖ周辺まで上げられる。以上説明したように、プログラミング中強い電場がメモリセル（Ｍ）のトンネル酸化膜１４にだけ印加され、消去と比較して逆方向にトンネル酸化膜１４の両端にわたってトンネル電流が流れて、記憶された電荷レベルが上げられる。Ｃ−ｓｏｕｒｃｅＬをＶddに設定して昇圧前のチャネル内の初期電圧の設定に役立てることができる。
【００３２】
別個のセットの選択ゲートと別個の１本のソースラインとの導入により非選択セクションに対して独立にバイアスをかけて妨害を減らすようにすることが可能となる。この妨害は、関係するより高い電圧に起因して、読み出し処理時よりも書き込み処理時に生じる可能性が大きい。したがって、一例として、左側のプログラミング中、チャネル昇圧を行うために好適な方法で右側に対してバイアスをかけることが可能である。この方式の特徴は、セグメンテーション制御ＳＧＤとＳＧＳを左右のセット（ＳＧＤＬ、ＳＧＤＲ、ＳＤＳＬ、ＳＤＳＲ）に分離することである。ソースラインも左右部分（Ｃ−ｓｏｕｒｃｅＬとＣ−ｓｏｕｒｃｅＲ）に分離される。
【００３３】
非選択の右側（ＢＬＲとＣ−ｓｏｕｒｃｅＲ）のビットラインとソースラインはＶddにあるいはその近辺に設定される。右側のソースおよびドレイン選択トランジスタもＶddにあるいはその近辺に設定される。この結果生じるバイアスにより左側のトンネル酸化膜の両端にわたって電場が縮小される。左側のプログラミングの際、Ｖddレベル周辺でＳＧＤＲとＳＧＳＲとに対してバイアスがかけられると、右側ビットラインとソースラインとに対してもＶddでバイアスがかけられ、非選択の右側に好適な昇圧が生じ、プログラム妨害の減少という結果が得られる。エネルギの節減のために、プログラム抑制側（左側）のソースラインとビットラインとをフロート状態にしておいてもよい。
【００３４】
図６ｂは、さらに詳細にプログラミング処理を示す。図６ａは、図２ｂのアレイの単純化した参照用バージョンを示すものである。アレイの左右部分の独立性はチャネルを昇圧するための３ステップ処理時に利用される。第１段で初期電圧がチャネルへ供給される。次いで、選択トランジスタＳＧＤとＳＧＳが漏洩経路を切断してチャネルをフロートさせる。第３に、制御ゲート電圧を増加し、その結果、後続処理のための基板チャネルの昇圧が行われる。
【００３５】
プログラム処理時に、選択されたワードライン（ｓｅｌ ＷＬ）に対して高いプログラム電圧（ＶPGM ) でバイアスがかけられ、次いで、非選択ワードライン（ｕｎｓｅｌ ＷＬ）に対してパス電圧（Ｖpass）でバイアスがかけられる。米国特許出願第０９／８９３，２７７号（２００１年６月２７日出願）に具体的な値についてのさらに完全な記載がある。上記発明は上掲参考文献として取り入れられている。変更例では、プログラミング用として選択されたワードラインに直接つながる非選択ワードラインの一方または双方は上述のように接地電位に設定される。
【００３６】
プログラミング用のページを左片側部分のアレイへ書き込むと仮定すると、左側アレイが最初ビットライン（ＢＬ）によりドレイン側で昇圧される。セルをプログラムするために、ビットラインは接地電位に設定され、チャネル電圧は０Ｖになり、セルのプログラミングを抑制するために、ビットライン電圧がＶddにプリチャージされる。これは図６ｂの最上部の一対のライン（ＢＬ（左側））に示されている。フラットな０ラインが選択されたケースに対応し、Ｖddラインが非選択のケースに対応する。したがって、昇圧はプログラム抑制ＮＡＮＤチェーンに対してしか行われない。ソース側はＳＧＳ＝０以来フロートしている。アレイの左側の中へプログラムすべき“０”と“１”からなる混合したデータパターンがある場合、ハイ（この場合“０”）状態へプログラムする必要があるセルを持つＮＡＮＤチェーンは０のチャネル電圧を持つことになる。逆に、プログラミングを必要としないセル（本願ではローすなわち“１”データ）を持つＮＡＮＤチェーンは昇圧されたチャネルを持つことになる。最初、このチャネルをＶdd−Ｖthの値に荷電することにより昇圧が行われる。但し、Ｖthはトランジスタしきい値である。非選択ワードラインの制御ゲート電圧を増加して、Ｖpass＝１０Ｖで制御ゲートとチャネル間の結合比が７０％となった場合、チャネルは最終的に０．７×Ｖpass７Ｖまで昇圧される。抑制されたＮＡＮＤチェーンのドレイン側も、ＢＬ＝ＶddとＳＧＤＬ＝Ｖddでやはりフロートしていることを指摘しておく。この結果、基板が７Ｖに昇圧したストリップのチャネルを持つことになるのに対して、隣接ストリップの方はチャネル電圧０Ｖを持つことが可能となる。異なるストリップ内で昇圧された電圧は表面反転層に存在し、浅いトレンチ絶縁（ＳＴＩ）領域により絶縁される。或いは、エネルギー使用量を減らすために、選択された左片側部分のアレイのソースラインとビットラインに若干の電圧を最初に供給して昇圧の開始を可能にし、次いで、ノードをフロート状態に放置する。
【００３７】
アレイの非選択部（この場合、右片側部分のアレイ）では、ＮＡＮＤチェーンのすべてが昇圧される。右片側部分で別個のＳＧＤとＳＧＳを利用する柔軟性によりさらに効率的な昇圧シーケンスが可能となる。チャネルの初期電圧はソースライン（Ｃ−ｓｏｕｒｃｅ）によりソース側からＶddまで荷電される。ＳＧＳは最初、最大電圧Ｖddの通過を可能とするようにＶSGの高い電圧（本例では４Ｖ）まで上げられ、次いで、ソース側をフロートさせるためにＳＧＳはＶddまで下げられる。チャネルがＶddまで昇圧された後、ワードライン電圧が上げられ、ＶpassとＶpgmとはこれらの高い電圧でチャネルをさらに昇圧する。ドレイン側では、Ｖddよりも低い値（例えば、１．４ボルト）までしかビットラインを上げることができない場合もある。なぜなら、対応する高いキャパシタンスに起因して高い電圧まで荷電を行うことが難しくなるからである。また、ドレイン側もフロートさせるためにも、ＢＬ電圧と同じ電圧レベルでＳＧＤＲに対してバイアスがかけられる。
【００３８】
別の実施形態では、チャネル内の初期電圧は、ビットラインのドレイン側から設定可能である。この場合、タイミング・シーケンスは、ＶddまでＢＬ（右側）を荷電し、次いで、４ＶまでＶSGDRを上げてＢＬ電圧をチャネルへ通過させることになる。次いで、ＳＧＤＲ電圧はＶddまで下げられ、ビットライン側はフロート状態に放置される。したがって、ＢＬ（右側）とＳＧＤＬの役割は、Ｃ−ｓｏｕｒｃｅＬとＳＧＳＲとを用いてそれぞれ切り替えられる。プログラミング用としてＶpgmとＶpassの高い電圧がワードラインに印加された後、チャネル表面電圧が６〜８ボルト周辺まで自己昇圧される。ソース側から荷電するか、ドレイン側から荷電するかの決定は、ビットラインとソースラインの寄生容量の評価に基づいて行うことができる。昇圧を行うためには少ない容量を持つ側を荷電することが一般に望ましい。ブロックの非選択部におけるドレイン側とソース側の役割のこの極性反転は、以下に説明するように、読み出し処理時に利用することも可能である。
【００３９】
左側と右側とが別個のウェル構造を備えているとき、書き込み処理の開始時に、ｃ−ｐウェルの制御によりＶddのような定電圧の、非選択側のウェル（例図の右側）への印加が可能となる。同時に、非選択部のＮＡＮＤチェーンのドレイン側とソース側の双方がフロートしていることが望ましい。次いで、非選択ウェルが昇圧のために結合される。同様のシーケンスがプログラム処理と読み出し処理の双方に印加される。
【００４０】
プログラミング用電圧ＶPGM の値は大きさが増加する一連のパルス出力であってもよい。その場合、一旦セルがこの値の検証を行うと、対応するビットラインに対して電圧を上げることによりセル自体が抑制される。例示のプログラミング用電圧とプログラミング・シーケンスに関するさらなる詳細については、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載がある。上記発明は上掲参考文献として取り入れられている。上記特許に記載の実施形態の好適例では、各記憶装置すなわちメモリセルは２ビットデータの記憶が可能であり、ビットラインは奇数と偶数のセットに分割される。このようにして、所定のワードラインのセルについて、偶数と奇数のビットラインの双方が２ページ（“上”と“下”のページ）のデータを各々記憶することが可能となる。ゲートの容量結合の影響（Ｙｕｐｉｎ効果(Yupin effect)）を減らすために、プログラミング・シーケンスが上記特許に記載されており、該特許では、偶数列または奇数列のいずれかがダブルパス・プログラミング、例えば、順序（ロー偶数、ロー偶数、ハイ偶数、ハイ偶数、ロー奇数、ハイ奇数）または（ロー偶数、ハイ偶数、ロー奇数、ハイ奇数、ロー偶数、ハイ偶数）を受け取って、セルの母集団内のしきい電圧の分布の改善が図られる。本発明の１つの態様では、ブロックの右側部分と左側部分とが分離されるため、ゲートの容量結合（Ｙｕｐｉｎ効果）は減少する。別個に制御可能なウェル構造と、左右の片側部分内のソースラインと選択ゲートラインとを備えるという上述の別の利点に加えて、第２のプログラミングパスなしで、２つの片側部分の分離によりしきい値のより良好な分布が可能となる。例えば、ワードラインに沿って４ページのデータをプログラムする場合、シーケンス（左ロー、左ハイ、右ロー、右ハイ）を用いて、第２のパス、すなわち、左ローと左ハイとが不要となることにより、プログラム速度の向上を図ることが可能となる。
【００４１】
読み出し処理時と検証処理時に、本発明のアーキテクチャにより読み出し妨害の減少も可能になる。例示の２つのサブブロックの実施形態では、左側が再び選択され、検知（読み出し）が行われる。ＮＡＮＤチェーンが絶縁され、チャネルがあるパーセントのＶREAD電圧と結合されるのでチャネルの右側が自己昇圧される。上記方式では、ＳＧＤＬ、ＳＧＤＲ、ＳＤＳＬおよびＳＤＳＲ用として別個のセットの選択ゲート制御信号が再び利用される。
【００４２】
選択された左側では、選択ゲート（ＳＧＤＬとＳＧＳＬ）と非選択ワードライン（ＷＬ０−７とＷＬ９−１５）とをそれぞれ昇圧して、ＶSGとＶREADのパス電圧（例えば、４．５Ｖ）を読み出し、対応するトランジスタのスイッチを完全にオンにして該トランジスタをパスゲートとして機能させる。関係するメモリセルのしきい電圧がこのようなレベルに達したかどうかを判定するために、選択されたワードライン（ＷＬ８）は、各読み出し処理と検証処理のために指定されたレベルＶCGRの電圧と接続される。本実施形態では、ＶCGRの値はデータに依存し、読み出し精度を保証するために、読み出し処理時の場合よりもわずかに高い値が検証処理時に用いられる。
【００４３】
選択されたビットライン（ＢＬＬ）は高いレベル（例えば、０．７Ｖ）にプリチャージされる。しきい電圧の方が読み出しレベルまたは検証レベルＶCGRよりも高い場合、関係するビットライン（ＢＬＬ）の電位レベルは非導電性メモリセル（Ｍ）に起因して高いレベルを維持する。他方で、しきい電圧の方が読み出しレベルまたは検証レベルよりも低い場合、関係するビットライン（ＢＬＬ）の電位レベルは、導電性メモリセル（Ｍ）に起因して、低レベル（例えば、０．１Ｖよりも低い）まで放電される。読み出し処理と検証処理についてのさらなる詳細が、ＶCGRと別の電圧用の例示の値と共に米国特許出願第０９／８９３，２７７号に記載されている。上記発明は上掲参考文献として取り入れられている。
【００４４】
非選択の右側で、ビットライン（ＢＬＲ）、選択ゲート（ＳＧＳＲ、ＳＧＤＲ）およびソースライン（Ｃ−ｓｏｕｒｃｅＲ）を接地電位に設定することができる。図７ａと７ｂとの関連で説明したように、効果的な昇圧を目的として、好ましい実施形態ではＳＧＳＲとソースラインとに対してＶdd電圧でバイアスがかけられる。ソースラインが分割されない場合、ｃ−ｓｏｕｒｃｅが左右両側で同一で、０ボルトに保持されている間、読み出し処理時にＳＧＳＲがＶSGになるので、非選択部のすべてのＮＡＮＤチェーンにおけるチャネル電圧は０ボルトに保持される。その結果、ソースラインが別個のものである場合と比べて多量の妨害が生じる。
【００４５】
図７ｂは、さらに詳細に検知処理を示す。この場合、図７ａは、図２ｂのアレイの単純化した参照用バージョンを示す。プログラム処理時の場合のように、アレイの左右部分の独立性は、チャネル昇圧用３ステップ処理時に再び利用される。第１段で初期電圧がチャネルへ供給される。次いで、選択トランジスタＳＧＤとＳＧＳが漏洩経路を切断してチャネルをフロートさせる。第３に、制御ゲート電圧を増加し、その結果、後続処理のために基板チャネルの昇圧が行われる。
【００４６】
読み出し処理時に、この場合０Ｖ〜３Ｖまでの範囲で、選択したワードライン（ｓｅｌ ＷＬ）に対して読み出し用電圧レベルＶCGR でバイアスがかけられる。選択された記憶装置内の抵抗は別にして、多くの抵抗を受けずにＮＡＮＤチェーンに沿って検知用電流を通過させるために、例えば４〜５ＶなどのＶREADで非選択ＷＬに対してバイアスがかけられる。
【００４７】
セルを検知した左片側部分のアレイでは、読み出し用電圧ＶREAD（この場合、４〜５ボルト）で選択ゲートＳＧＤＬとＳＧＳＬに対してバイアスがかけられ、それによって完全にスイッチがオンになる。ビットラインＢＬ（左側）は、例えば、０．５〜０．７ボルトにプリチャージされる。プリチャージされたＢＬ電圧がＮＡＮＤチェーンを介して放電されたとき、上記検知は行われる。図７ｂの最上部ラインは選択したトランジスタが完全にオフになり、放電が生じたときのケースを示す。左側のソースラインは接地しており、Ｃ−ｓｏｕｒｃｅＬ＝０である。ワードラインと同時に上昇する実線に加えて、ＳＧＳＬの波形を点線で示すが、この場合、ビットラインがプリチャージされると同時に電圧が上昇する。実線は、ＢＬ（左側）をプリチャージしている間ＮＡＮＤチェーンがオンであるオプションを表すものであり、これに対して、点線は、ＢＬ（左側）をプリチャージしている間ＮＡＮＤチェーンがオフであるオプションを表す。
【００４８】
右側のアレイではセルは検知されない。ソースライン（Ｃ−ｓｏｕｒｃｅＲ＝Ｖdd）からチャネルへＶddを通過させるために、ＳＧＳＲ電圧をＶSGまで上げることによりチャネルは再び最初Ｖddに昇圧される。ＳＧＤＲ電圧がＶddまで下げられ、チャネルをフロート状態に放置させる。ドレイン側では、ＳＧＤＲ＝０ＶかつＢＬ＝０Ｖであり、この側部もフロートしている。このバイアス方式では、左側チャネルは接地し、右側チャネルは２〜３Ｖまで昇圧され、読み出し妨害が低減される。
【００４９】
図８は、各メモリセルが２ビットデータを記憶する実施形態を表し、記憶レジスタが左右のビットラインの間で各々共有される図１の列制御回路２の一部分を示す。各一対のビットライン（ＢＬＬとＢＬＲ）はデータ記憶部１６と結合され、該データ記憶部１６は２つのデータ記憶（ＤＳ１とＤＳ２）レジスタを備え、各レジスタは１ビットデータを記憶する能力を有する。データ記憶部１６は、読み出し処理中または検証処理中、選択されたビットライン（ＢＬ）の電位レベルを検知し、次いで、２進形式でデータを記憶し、さらに、プログラム処理時にビットライン電圧を制御する。データ記憶部１６は、“ＬＥＦＴＢＬ”と“ＲＩＧＨＴＢＬ”の信号のうちの一方を選択することにより選択されたビットライン（ＢＬ）と選択的に接続される。データ記憶部１６はＩ／Ｏラインとも結合され、読み出しデータを出力し、プログラムデータを記憶する。Ｉ／Ｏラインは、図１との関連で上述したように、データ入力／出力バッファ６と接続される。
【００５０】
一対のビットラインにより１セットのレジスタを共有する図８の構成では、これらのレジスタの数、したがってメモリ素子上に必要なスペースが減少するが、各ビットラインに該ビットライン自身のセットのレジスタを供給することが望ましい場合が多い。それによって、ユーザが２ページのデータを持っている場合、双方の側を一緒にプログラムすることが可能となる。この方式により、ユーザがプログラムすべき多量のデータを持っている場合のパフォーマンスの向上が図られる。
【００５１】
上述したように、これまでの説明は、主として、メモリ素子用のフローティングゲートＥＥＰＲＯＭやフラッシュセルのような電荷蓄積装置を用いる実施形態について述べたものであったが、ＤＲＡＭおよびＳＲＡＭを含む別の実施形態にも本発明は適用できる。個々の記憶エレメントがデータを読み出し、書き込み、記憶する方法ついての詳細は本発明の主要な態様には入らないので、本発明の様々な態様は、０．１μｍ以下のトランジスタ、単一電子トランジスタ、有機／炭素ベースのナノトランジスタおよび分子トランジスタを含む別のメモリタイプに適用することも可能である。但し、この適用は上記トランジスタに限定されるものではない。例えば、Ｅｉｔａｎの米国特許第５，７６８，１９２号およびＳａｔｏらの米国特許第４，６３０，０８６号にそれぞれ記載されているようなＮＲＯＭとＭＮＯＳセル、あるいは、Ｇａｌｌａｇｈｅｒらの米国特許第５，９９１，１９３号とＳｈｉｍｉｚｕらの米国特許第５，８９２，７０６号にそれぞれ記載されているような磁気ＲＡＭとＦＲＡＭセルの使用も可能である。上記特許のすべては本願明細書に参考文献として取り入れられている。
【００５２】
具体的な実施形態との関連で本発明の様々な態様について説明したが、本発明は添付の請求項の最大範囲の保護を受けるものである。
【図面の簡単な説明】
【図１】本発明の様々な態様を実現する不揮発性メモリシステムのブロック図である。
【図２ａ】ＮＡＮＤ型の場合の図１のメモリアレイの回路と編成における本発明の態様を示す。
【図２ｂ】ＮＡＮＤ型の場合の図１のメモリアレイの回路と編成における本発明の態様を示す。
【図３】半導体基板上に形成されるＮＡＮＤ型のメモリアレイの列に沿った断面図を示す。
【図４】図３のメモリアレイの断面図の断面４−４で切り取った図である。
【図５】図３のメモリアレイの断面図の断面５−５で切り取った図である。
【図６ａ】プログラミング処理のための単純化したアレイとタイミング図を示す。
【図６ｂ】プログラミング処理のための単純化したアレイとタイミング図を示す。
【図７ａ】読み出し処理のための単純化したアレイとタイミング図を示す。
【図７ｂ】読み出し処理のための単純化したアレイとタイミング図を示す。
【図８】図２〜５のＮＡＮＤメモリセルアレイの別の特徴を示す。
【符号の説明】
１ メモリセルアレイ
２ 列制御回路
３ 行制御回路
４ Ｃ−Ｓｏｕｒｃｅ制御
５ Ｃ−ｐウェル制御
６ データ入力／出力回路
７ コマンド回路
８ 状態マシン
２０ コントローラ
２２ 集積回路チップ
To/From Host ホストへ／ホストから
Control Lines 制御ライン
WL ＷＬ（ワードライン）
BL ＢＬ（ビットライン）
Address Lines アドレスライン
I/O Data Lines Ｉ／Ｏデータライン
【発明の属する技術分野】
本発明は、一般に、不揮発性メモリおよびその処理に関し、さらに詳しく言えば、プログラミング処理および読み出し処理中の妨害を減らす技法に関する。
【０００２】
【従来の技術】
本発明の原理は、様々なタイプの不揮発性メモリ（既存の不揮発性メモリおよび開発中の新しい技術の利用を意図する不揮発性メモリ）に応用される。しかし、フラッシュ型の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）と関連して本発明の実施構成について説明する。この場合、記憶エレメントとはフローティングゲートである。
【０００３】
不揮発性メモリの処理中、１つの記憶装置におけるデータの読み出しおよび書き込みにより、上記メモリの別の記憶装置に記憶されたデータが妨害を受けることが頻繁に生じる。これらの妨害の１つの原因として、Ｊｉａｎ ＣｈｅｎとＹｕｐｉｎ Ｆｏｎｇの米国特許第５，８６７，４２９号に記載のような隣接するフローティングゲート間での電界効果結合がある。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。集積回路製造技法の改善の結果、メモリセルのアレイのサイズが小型化するにつれ、上記電界効果結合の度合は必然的に大きくなりつつある。異なる時期にプログラムされた２つのセットの隣接セル間で最も顕著に問題が生じる。１セットのデータに対応する電荷レベルをセルのフローティングゲートに追加できるように１セットのセルがプログラムされる。第２のセットのデータを用いて第２のセットのセルがプログラムされた後、第１のセットのセルのフローティングゲートから読み出された電荷レベルは、第１のセットのセルと結合された第２のセットのフローティングゲートに対する荷電効果に起因して、プログラムされたものとは異なったものにしばしば見える。これはＹｕｐｉｎ効果として知られている。前述の米国特許第５，８６７，４２９号は、２セットのフローティングゲートの相互の物理的絶縁か、第１のセットのフローティングゲートを読み出す際、第２のセットのフローティングゲートに対する荷電効果についての考慮するかのいずれかを提案するものである。このような妨害を減らすための追加的技法が、Ｊｉａｎ Ｃｈｅｎ、Ｔｏｍｏｈａｒｙ Ｔａｎａｋａ、Ｙｕｐｉｎ ＦｏｎｇおよびＫｈａｎｄｋｅｒ Ｎ．Ｑｕａｄｅｒによる、“複数データ状態における不揮発性メモリの記憶エレメント間での結合の影響を減らすための処理技法”という２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載されている。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００４】
上記電界効果並びに読み出し妨害および書き込み妨害の別の原因が各種タイプのフラッシュＥＥＰＲＯＭセルアレイ内に存在する。１つの設計のＮＯＲアレイは、隣接するビットライン（列）と、ワードライン（行）と接続された制御ゲート間で接続されているそのメモリセルを備えている。個々のセルには、直列に形成された選択トランジスタを備えた、または、該選択トランジスタを備えていない１つのフローティングゲート・トランジスタか、単一の選択トランジスタにより分離された２つのフローティングゲート・トランジスタかのいずれかが含まれる。このようなアレイおよび記憶システムにおける該アレイの利用例については、以下の米国特許およびサンディスク コーポレイションの係属中の出願に記載がある。それは、特許第５，０９５，３４４号、第５，１７２，３３８号、第５，６０２，９８７号、第５，６６３，９０１号、第５，４３０，８５９号、第５，６５７，３３２号、第５，７１２，１８０号、第５，８９０，１９２号、および、第６，１５１，２４８号、並びに、特許出願第０９／５０５，５５５号（２０００年２月１７日出願）と米国特許出願第０９／６６７，３４４号（２０００年９月２２日出願）である。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００５】
１つの設計のＮＡＮＤアレイは、両端部の選択トランジスタを介してビットラインと基準電位との間で連続して接続された８、１６または３２などの複数のメモリセルを備えている。ワードラインは様々な連続する列状のセルからなる制御ゲートと接続されている。このようなアレイおよびそれらの動作の関連例については、以下の米国特許と東芝の係属中の出願に記載がある。それは、米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号および米国特許出願第０９／６６７，６１０号である。上記特許はその全体が上掲参考文献として本願明細書に取り入れられている。
【０００６】
ＥＥＰＲＯＭメモリセルをプログラムするための使用可能な様々なメカニズムが存在する。上掲参考文献として取り入れられている文献では、ＮＯＲメモリセルが、トンネル酸化膜の中をフローティングゲートまで貫通する熱い電子を用いて一般にプログラムされる。これに対してＮＡＮＤセルは通常ＦＮコールド・トンネル処理（Nordheim-Fowler cold tunneling process）でプログラムされる。ＦＮトンネル（Nordheim-Fowler tunneling)の利点として一般に、セルのプログラミングに使用する電力が少なくてすむという利点があるが、米国特許出願第０９／８９３，２７７号に記載されているように、制御ゲートに対して高い電圧でバイアスをかけるとき、特に、選択ビットラインと非選択ビットラインによりワードラインが共有されている場合、非選択セルで妨害が生じ易くなる傾向がある。上記特許は上掲参考文献として取り入れられている。妨害の量は、制御ゲートと基板間の電圧差によって決められる。プログラムを行う場合、制御ゲートはＶpgm ＝１５〜２４ボルトのプログラミング用電圧に設定される。読み出し処理時に非選択ゲートの電圧に対して低い方のレベル（通常４〜５ボルト）でバイアスがかけられる。読み出し妨害の影響は１回の読み出し当たりずっと少なくなるが、セルはプログラム回数よりも多くの読み出し回数を経験する。そのため累積する影響はさらに無視できないものとなる。ＮＡＮＤアーキテクチャでは、読み出し処理時およびプログラミング処理時の双方で、非選択ワードラインに対してバイアスがかけられ、ＮＡＮＤチェーン内の選択されたセルへ電圧が通される。非選択セルは、高いパス電圧でバイアスをかけた非選択ワードラインと接続されるため妨害を受けることになる。
【０００７】
２進モード動作より各フローティングゲートが単一ビットデータを記憶することが現在の市販製品で現在でも最も一般的であり、この２進モードではフローティングゲート・トランジスタのしきい値レベルの２つの範囲だけが記憶レベルとして定められている。フローティングゲート・トランジスタのしきい値レベルはそれらのフローティングゲートに記憶された電荷レベルの範囲に対応する。メモリアレイのサイズの縮小に加えて、各フローティングゲート・トランジスタの中に１ビット以上のデータを記憶することによりこのようなメモリアレイのデータ記憶密度をさらに増加させるトレンドがある。このデータ記憶密度のさらなる増加は、各フローティングゲート・トランジスタの記憶状態として３以上のしきい値レベルを定めることにより達成され、現在、市販製品には４つのこのような状態（フローティングゲート当たり２データビット）が含まれている。１記憶エレメント当たり１６の状態のようなさらに多くの記憶状態が意図されている。各フローティングゲート・トランジスタはしきい電圧の或る一定の合計範囲（窓）を各々有し、その範囲内で各フローティングゲート・トランジスタは実際に動作することができる。当該範囲は、トランジスタに対して定められた状態数プラス上記状態が互いに別個の状態としてはっきり区別できるための状態間のマージンに分割される。単一ビットメモリと比較すると、マルチ状態不揮発性メモリでは、マルチ状態のすべてとそのマージンとの収容を目的としてしきい電圧範囲を大きくすることが頻繁に行われる。これに対応して、読み出し中およびプログラミング中、制御ゲートに印加される電圧も相応に増加し、その結果、さらに多くのプログラム妨害と読み出し妨害が生じることになる。
【０００８】
これらのタイプの不揮発性メモリの一般的な処理として、再プログラミングに先行するメモリセルのブロック消去が行われる。次いで、ブロック内のセルは、消去から、記憶されている着信データにより表される状態に個々にプログラムされる。プログラミングには一般に、多数のメモリセルに対する、電圧パルスのプログラミングの交互の同時印加、および、個々のセルがその意図したレベルに達したかどうかを判定するためのそれらセルの個々の状態の読み出しが含まれる。当該セルのすべてのプログラミングが完了するまで、並行してプログラムしている別のセルのプログラミングが継続している間、その意図したしきい値レベルに達したどうかの検証を行ういずれの対象セルに対してもプログラミングは停止される。１記憶エレメント当たりの記憶状態数が増加した場合、個々の状態に対するさらに狭められた電圧範囲により一層高いプログラミング精度が要求されるため、プログラミングの実行時間は通常増加する。これによりメモリシステムのパフォーマンスに対する著しく有害なインパクトが与えられる可能性がある。
【０００９】
マルチ状態処理からの結果として生じる規定されたフローティングゲートの記憶レベルの狭められた範囲により、第１のグループの記憶エレメントの感度レベルは、後でプログラムされる第２のグループの隣接記憶エレメントに格納された電荷量まで上昇する。例えば、第１のグループを読み出したとき、第２のグループに対する電荷により第１のグループの状態の読み出し時にエラーが生じることがある。隣接記憶エレメントから結合した電磁界は、１グループの記憶データのうちの少なくとも数ビットのエラーを含む読み出しを引き起こすのに十分な量だけ読み出された見かけの状態をシフトする場合がある。エラーを含むビットの数が誤り訂正符号（ＥＣＣ）の能力の範囲内に維持されていればエラーは訂正されるが、エラーの数は一般にＥＣＣの能力の範囲を越えるほど多いため何らかの別の構造的および／または機能的技法を採用する必要がある。前述の米国特許第５，８６７，４２９号に記載されている技法は多くのアレイに適したものであるが、不揮発性メモリにおける読み出し妨害および書き込み妨害を補正する追加の技法の提供が望まれている。
【００１０】
【発明が解決しようとする課題】
本発明は、行復号領域を節減するために各ブロックが同じワードラインを共有する、複数部分に分割した複数の消去単位すなわちブロックを備えた不揮発性メモリを提示するものである。実施形態の１つの好適例では、左右の片側部分から構成されるブロックが設けられ、この左右の片側部分により、各部分が５１２バイトのデータからなる１以上の標準的ページ（データ転送単位）サイズが収容される。上記実施形態の好適例では、１ブロックの左右部分は各々が別個のソースラインと別個のセットのソースおよびドレイン選択ラインとを備える。一例として、左側のプログラミング中または読み出し中、右側に対してバイアスをかけて昇圧用チャネルを形成し、データ妨害を減らすようにすることができる。別のセットの実施形態では、上記部分が別個のウェル構造を備えるものであってもよい。
【００１１】
読み出し処理と書き込み処理の双方における妨害量を減らすために、本発明では非選択部におけるチャネル表面の昇圧が行われる。実施形態の好適例では、初期電圧がチャネルへ供給され、その後、選択ゲートトランジスタにより漏洩経路が切断され、次いで、チャネルがフロートされ、制御ゲート電圧の増加と後続操作の基板チャネルの昇圧が後続する。アレイのブロックの選択部分と非選択部分に対して独立にバイアスをかけることを可能にするために、各部分は制御可能な選択ゲートトランジスタとソースラインとを独立に備えている。
【００１２】
本発明の追加の態様、特徴および利点は実施形態の好適例についての以下の説明の中に含まれる。この説明は添付図面と関連させて考慮することが望ましい。
【００１３】
【発明の実施の形態】
図１〜８を参照して、本発明の様々な態様を実現する或る特定の不揮発性メモリシステムについて以下説明するが、これは特定例の提供を意図するものである。読み出し処理と書き込み処理の双方における妨害の量を減らすために、本発明ではチャネル表面の昇圧が行われる。実施形態の好適例では、初期電圧がチャネルへ供給され、その後、選択ゲートトランジスタにより漏洩経路が切断され、次いで、チャネルがフロートされ、制御ゲート電圧の増加と後続処理における基板チャネルの昇圧が後続する。アレイのブロックの選択部分と非選択部分に対して独立にバイアスをかけることを可能にするために、各部分は制御可能な選択ゲートトランジスタとソースラインとを独立して備えている。１つの変更例では、別個の部分がそれ自身のウェル構造を備えていてもよい。但し、これにはスペース要件の増加が伴うことになる。
【００１４】
任意の数のパーティションにアレイの細分化を行って、ブロックサイズ（消去単位）よりも小さい１ページサイズ（データ転送単位）を収納できるようにすることが可能である。上記ページサイズは、一般に、ホストシステムにより定められ、便宜上比較的小さなものである。スペース利用を改善するために、ブロックサイズの増加へ向かうトレンドがあるが、これは部品数およびそれに対応するスペース要件を節減できるからである。例えば、複数ページ用の同一のワードラインを用いることにより行復号器に必要なスペースの節減が可能となる。行はページサイズに基づいて部分に分割され、各部分は制御可能なドレインおよびソース選択ゲートと、ソースラインとを別個に備えることになる。ウェルはレイアウト用スペースの節減のために分離してはならないが、スペースによって小さな消去ブロックを得ることが可能であれば、小さなパーティションにウェルを分割することは可能である。
【００１５】
図１は、フラッシュ型メモリシステムのブロック図である。行列で構成される複数の記憶装置Ｍを備えるメモリセルアレイ１は、列制御回路２、行制御回路３、ｃ−ｓｏｕｒｃｅ制御回路４およびｃ−ｐウェル制御回路５により制御される。列制御回路２は、メモリセルアレイ１のビットライン（ＢＬ）と接続されるが、このビットラインは、メモリセル（Ｍ）に記憶されたデータの読み出し、プログラム処理中のメモリセル（Ｍ）の状態の判定、ビットライン（ＢＬ）の電位レベルを制御してプログラミングの促進またはプログラミングの抑制を行うためのラインである。行制御回路３は、ワードライン（ＷＬ）と接続され、これらのワードライン（ＷＬ）のうちの１本を選択し、読み出し用電圧を印加し、列制御回路２が制御するビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ型領域（図３に“ｃ−ｐウェル”１１とラベルされた領域）の電圧と結合された消去用電圧を印加する。ｃ−ｓｏｕｒｃｅ制御回路４は、メモリセル（Ｍ）と接続された共通ソースライン（図２ｂの“ｃ−ｓｏｕｒｃｅ”とラベルされた）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェルの電圧制御を行う。
【００１６】
メモリセル（Ｍ）に記憶されたデータは、列制御回路２により読み出され、Ｉ／Ｏラインとデータ入力／出力バッファ６を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されたプログラムデータは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ６へ入力され、次いで、列制御回路２へ転送される。外部Ｉ／Ｏラインは、コントローラ２０と接続される。データ入力／出力回路６で使用可能な検知用の様々な実施構成が、Ｎｉｍａ Ｍｏｋｈｌｅｓｉ，Ｄａｎｉｅｌ Ｃ．Ｇｕｔｅｒｍａｎ，およびＧｅｏｆｆ Ｇｏｎｇｗｅｒによる“時折の攪拌（episodic agitation）を利用するトランジスタおよび小型素子用雑音低減技法”という２００２年１月１８日出願の米国特許出願に記載されている。上記発明は本願明細書に参考文献として取り入れられている。
【００１７】
フラッシュメモリ素子を制御するコマンドデータが、コントローラ２０と接続された外部制御ラインと接続されたコマンド・インタフェースへ入力される。このコマンドデータは、どのような処理が要求されたかについての情報をフラッシュメモリに与える。入力コマンドは、列制御回路２、行制御回路３、ｃ−ｓｏｕｒｃｅ制御回路４、ｃ−ｐウェル制御回路５、データ入力／出力バッファ６を制御する状態マシン８へ転送される。状態マシン８はＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの状態データを出力することができる。
【００１８】
コントローラ２０は、パーソナル・コンピュータ、デジタル・カメラまたは個人用情報機器などのようなホストシステムと接続され、あるいは、接続可能である。メモリアレイ１への、または、メモリアレイ１からのデータの格納または読み出しのようなコマンドを開始し、このようなデータをそれぞれ出力したり受け取ったりするのはこのホストである。コマンド回路７が解釈し、実行できるこのようなコマンドはコントローラによりコマンド信号に変換される。コントローラは、一般に、メモリアレイへ書き込まれたり、メモリアレイから読み出されたりするユーザデータ用バッファメモリを備える。一般的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリアレイおよび関連する制御回路、入力／出力回路および状態マシン回路を各々が含む１以上の集積回路チップ２２とを備える。言うまでもなく、１以上の集積回路チップにシステムのメモリアレイとコントローラ回路とを一体に集積化しようというトレンドがある。ホストシステムの一部としてこのメモリシステムを組み込んでもよい。あるいはホストシステムのメーティング・ソケット（mating socket)の中へ取り外し可能で挿入可能なメモリ・カードの中にこのメモリシステムを含めてもよい。このようなカードは、メモリシステム全体を含むものであってもよいし、あるいは、関連する周辺機器回路と共に、コントローラとメモリアレイとを別個のカード内に設けてもよい。
【００１９】
図２ａと２ｂとを参照して、メモリセルアレイ１の構造の一例について説明する。一例としてＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明する。メモリセル（Ｍ）は、ある特定例では、複数のブロック（１０２４ブロック）に分割される。各ブロックに記憶されたデータは同時に消去される。したがって、１ブロックは同時消去可能な複数のセルの最小単位である。各ブロックにはＮ個の列（本例ではＮ＝８５１２）があり、これらの列は左列と右列とに分割される。ビットラインも左ビットライン（ＢＬＬ）と右ビットライン（ＢＬＲ）とに分割される。各ゲート電極でワードライン（ＷＬ０〜ＷＬ１５）と接続された１６個のメモリセルが直列に接続され、ＮＡＮＤセルユニットが形成される。ＮＡＮＤセルユニットの１つの端子は、第１の（ドレイン）選択ゲートライン（ＳＧＤ）と結合されたゲート電極を備えた第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）と接続され、別の端子は、第２の選択ゲートライン（ＳＧＳ）と結合されたゲート電極を備えた第２の（Ｓｏｕｒｃｅ）選択トランジスタ（Ｓ）を介してｃ−ｓｏｕｒｃｅと接続される。図を簡略にするため、各セルユニット内に含まれる形で１６個のフローティングゲート・トランジスタが示されているが、４、８または３２個のような別の個数のトランジスタも使用される。
【００２０】
図２ｂの構造は、本願明細書に参考文献として取り入れられている２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載されているようなアレイとは、ブロックが奇数と偶数の交互のビットラインではなく、左右の片側部分の中へ細分化されたその列を有するという点で異なっている。さらに一般的に述べれば、３以上のこのような部分が存在してもよいが、２つの片側部分へのパーティションは本発明の主要な態様をさらに容易に示すものである。これら左右の列は、別個のセットの第１の選択ゲートライン（それぞれＳＧＤＬとＳＧＳＲ）と第２の選択ゲートライン（それぞれＳＧＳＬとＳＧＳＲ）とを有する。左右の選択ゲートのレベルは、図１の行制御回路３により独立に制御可能である。左側と右側にも、図１のＣ−ｓｏｕｒｃｅ制御回路４により独立に制御可能な別個のソースライン（それぞれＣ−ｓｏｕｒｃｅＬとＣ−ｓｏｕｒｃｅＲ）が備えられている。
【００２１】
別のセットの実施形態では、左側と右側は、独立したウェル構造をさらに有するものであってもよい。図２ｂに、このような別個のウェル構造に各々形成されたアレイの右側と左側も示されている。この別個のウェル構造によって図１のｃ−ｐウェル制御回路５により電圧レベルを独立に設定することが可能となる。さらなる変更例では、上記によりブロックの全パーティション数よりも少ないパーティションからなるサブブロックの消去も可能となる。
【００２２】
ブロックの左部分と右部分のうちの一方の選択部分内にデータの読み出しまたは書き込みを行うとき、各部分に対して独立に制御可能なセットの選択ゲートラインとソースライン（および可能であれば独立に制御可能なウェル）とを導入することにより、以下さらに詳細に説明するように、非選択部における妨害数の減少が可能となる。さらに一般的に述べれば、ソースラインと選択ゲートのセットを各々が備えた３以上のセクションからなるブロック構成が可能となり、それによって、上記非選択セクションにおける妨害の減少を意図してワードラインを共有する選択されたセクションとは別様に、読み出し処理時または書き込み処理時の非選択セクションに対してバイアスをかけることが可能となる。１セクションのサイズ（すなわち、列数あるいはＮ値）は一般的には、ホストとメモリシステム間でのデータ転送用として都合のよい或いは標準化された“ページ”サイズを選択するユーザの選好に基づくものとなる。ワードラインを共有するセクション数の選択を許すことにより、行制御回路の共有が可能となり、その結果、メモリ回路におけるスペースの節減結果が得られる。
【００２３】
図２ｂのアレイの左右の片側部分への分割により、片側部分のビットライン間の容量結合は、米国特許出願第０９／８９３，２７７号に記載の、インタリーブされた奇数ページ／偶数ページ構成と比較すると減少する。上記特許に記載されているように、偶数ページがプログラムされた後、奇数ページがプログラムされる。各偶数のビットラインを容量結合した一対の奇数のビットライン間に、各偶数のビットラインが配置されているので、奇数ページのプログラミングは偶数ページのビットラインのセルのしきい電圧に著しく影響を与える可能性がある。本発明の様々な態様により別個のセクションで与えられる改善された制御に加えて、左右の片側部分へのブロックの分割の結果生じる物理的分離により同じワードラインの隣接ページ間での容量結合が大幅に減少する。
【００２４】
これらの実施形態の好適例では、ページサイズは５１２バイトであり、このサイズは同じワードラインのセル数よりも小さい。このページサイズはユーザの選好と設定とに基づくものである。データの異なるページ値が復号器を共有できるため、ワードラインのサイズが２以上のページ値のセルに対応できることにより、Ｘ−復号器（行制御回路３）のスペースが節減される。
【００２５】
ユーザデータの読み出しおよびプログラミング処理中、本例ではＮ＝４２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、同じワードライン（ＷＬ）（例えば、ＷＬ２）と、同じ種類のビットライン（ＢＬ）（例えば、左ビットライン（ＢＬＬ０〜ＢＬＬ４２５５））とを備えている。したがって、５３２バイトのデータの同時読み出しや同時プログラミングの実行が可能となる。同時読み出しまたは同時プログラムされたこの５３２バイトのデータは論理的に“ページ”形成が行われる。したがって、１ブロックで少なくとも８ページの記憶が可能となる。各メモリセル（Ｍ）が２ビットデータ（すなわち、マルチレベルセル）を記憶する場合、１セル記憶当たり２ビットの場合、１ブロックに１６ページが記憶されることになる。本実施形態では、メモリセルの各々の記憶エレメント（この場合メモリセルの各々のフローティングゲート）は２ビットのユーザデータを記憶する。
【００２６】
図３は、図２ｂに概略的に示すタイプのＮＡＮＤセルユニットの、ビットライン（ＢＬ）方向の横断面を示す。Ｐ型半導体基板９の表面にｐ型領域ｃ−ｐウェル１１が形成され、左右のｃ−ｐウェルの各々はＮ型領域１０により取り囲まれて、ｃ−ｐウェルのＰ型基板からの電気的絶縁が図られる。Ｎ型領域１０は、第１の接続孔（ＣＢ）とＮ型拡散層１２とを介して第１の金属Ｍ０からつくられたｃ−ｐウェルラインと接続される。第１の接続孔（ＣＢ）とＰ型拡散層１３とを介してｐ型領域ｃ−ｐウェル１１もｃ−ｐウェルラインと接続される。ｃ−ｐウェルラインはｃ−ｐウェル制御回路５（図１）と接続される。
【００２７】
上記実施形態の好適例ではフラッシュＥＥＰＲＯＭ記憶装置が用いられ、該装置では、各メモリセルは、セルに記憶されたデータに対応する電荷量が記憶されたフローティングゲート（ＦＧ）と、ゲート電極を形成するワードライン（ＷＬ）と、Ｐ型拡散層１２から作られるドレイン電極とソース電極とを備えている。フローティングゲート（ＦＧ）はトンネル酸化膜（１４）を介してｃ−ｐウェルの表面に形成される。ワードライン（ＷＬ）は絶縁フィルム（１５）を介してフローティングゲート（ＦＧ）にスタックされる。ソース電極は、第２の選択トランジスタ（Ｓ）と第１の接続孔（ＣＢ）とを介して、第１の金属（Ｍ０）からつくられた共通ソースライン（ｃ−ｓｏｕｒｃｅ）と接続される。この共通ソースラインはｃ−ｓｏｕｒｃｅ制御回路（４）と接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）と、第１の接続孔（ＣＢ）と、第１の金属（Ｍ０）の中間配線および第２の接続孔（Ｖ１）とを介して、第２の金属（Ｍ１）からつくられたビットライン（ＢＬ）と接続される。ビットラインは列制御回路（２）と接続される。
【００２８】
図４と図５は、メモリセル（図３の断面４−４）と、選択トランジスタ（図３の断面５−５）との、ワードライン（ＷＬ２）方向の断面図をそれぞれ示す。各列は、基板内に形成されたトレンチによって隣接する列から絶縁され、浅いトレンチ絶縁（ＳＴＩ）として知られている絶縁材料で満たされている。フローティングゲート（ＦＧ）は、ＳＴＩと絶縁フィルム１５とワードライン（ＷＬ）とにより互いに絶縁される。現在、フローティングゲート（ＦＧ）間のスペースは０.１μｍよりも小さく、フローティングゲート間の容量結合は増加している。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）が、フローティングゲート（ＦＧ）とワードライン（ＷＬ）と同じ製造工程ステップで製造されるため、ゲート電極（ＳＧ）はスタックされたゲート構造を示す。上記２つの選択ゲートライン（ＳＧ）はラインの終端で短絡される。
【００２９】
図６と図７は、メモリセルアレイ１を動作するために印加される電圧の概要を示すものである。プログラム処理時および読み出し／検証処理時に、選択されたワードラインに用いられる特定の電圧値については、米国特許出願第０９／８９３，２７７号（２００１年６月２７日出願）にさらに十分に記載されている。上記発明は上掲参考文献として取り入れられている。以下の解説では、“ＷＬ８”のワードラインと左側のセクションに対応する“ＢＬＬ”のビットラインを読み出し用およびプログラミング用として選択するケースを用いる。一般に、読み出しおよびプログラミングの際、ＷＬ０から始まりＷＬ１５へ続く順序が用いられる。
【００３０】
実施形態の好適例では、ブロック内の左右のセットのメモリセルは同じ処理時にまとめて消去される。選択ライン（ＳＧＤＬ、ＳＧＤＲ、ＳＧＳＬ、ＳＧＳＲ）およびソースライン（Ｃ−ｓｏｕｒｃｅＬ、Ｃ−ｓｏｕｒｃｅＲ）をフロート状態にして、ビットライン（ＢＬ）の間のｃ−ｐウェルを消去用電圧ＶERASE（例えば、２０Ｖなど）まで上げることにより、さらに、選択されたブロックのワードライン（ＷＬ）を接地することにより、選択されたブロックのデータが消去される。非選択ブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧＤＬ、ＳＧＤＲ、ＳＧＳＬ、ＳＧＳＲ）およびｃ−ｓｏｕｒｃｅはフロート状態に置かれ、これらのラインはまたｃ−ｐウェルとの容量結合の結果ほとんど２０Ｖまで昇圧される。したがって、強い電場が、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４と図５）にだけ印加され、次いで、選択されたメモリセルのデータは、トンネル電流がトンネル酸化膜１４の両端にわたって流れると消去される。消去されたセルは生じ得るプログラム状態のうちの１つの状態と考えることができる。
【００３１】
プログラミング処理中フローティングゲート（ＦＧ）の中に電子を記憶するために、選択されたワードラインＷＬ８はプログラム・パルスＶpgmと接続され、選択されたビットラインＢＬＬは接地される。一方、プログラミングを行わないメモリセル（Ｍ）でのプログラムを抑制するために、対応するビットラインＢＬＬは電源のＶdd（例えば、３Ｖなど）と接続される。以下に説明するように、非選択の右側のビットラインＢＬＲも昇圧される。隣接しない非選択ワードラインＷＬ０−ＷＬ６およびＷＬ１０−ＷＬ１５は、パス電圧Ｖpass（例えば、１０Ｖなど）と接続される。第１の選択ゲート（ＳＧＤＬ）は、外部電源または内部調整電圧源からのハイ論理レベルであるＶddと接続され、第２の選択ゲート（ＳＧＳＬ）は接地される。１つの実施形態では、隣接ワードラインもＶpassに設定される。別の実施形態では、消去された領域の自己昇圧を行うためにドレイン側の隣接ワードラインＷＬ９をＶpassに設定するか、ローカルな自己昇圧を行うために隣接ワードラインＷＬ９とＷＬ７の双方を接地電位に設定するかのいずれかが行われる。この結果、プログラムされるメモリセル（Ｍ）のチャネル電位は０Ｖに設定される。ワードライン（ＷＬ）との容量結合によりチャネル電位が引き上げられた結果、プログラム抑制時のチャネル電位が６Ｖ周辺まで上げられる。以上説明したように、プログラミング中強い電場がメモリセル（Ｍ）のトンネル酸化膜１４にだけ印加され、消去と比較して逆方向にトンネル酸化膜１４の両端にわたってトンネル電流が流れて、記憶された電荷レベルが上げられる。Ｃ−ｓｏｕｒｃｅＬをＶddに設定して昇圧前のチャネル内の初期電圧の設定に役立てることができる。
【００３２】
別個のセットの選択ゲートと別個の１本のソースラインとの導入により非選択セクションに対して独立にバイアスをかけて妨害を減らすようにすることが可能となる。この妨害は、関係するより高い電圧に起因して、読み出し処理時よりも書き込み処理時に生じる可能性が大きい。したがって、一例として、左側のプログラミング中、チャネル昇圧を行うために好適な方法で右側に対してバイアスをかけることが可能である。この方式の特徴は、セグメンテーション制御ＳＧＤとＳＧＳを左右のセット（ＳＧＤＬ、ＳＧＤＲ、ＳＤＳＬ、ＳＤＳＲ）に分離することである。ソースラインも左右部分（Ｃ−ｓｏｕｒｃｅＬとＣ−ｓｏｕｒｃｅＲ）に分離される。
【００３３】
非選択の右側（ＢＬＲとＣ−ｓｏｕｒｃｅＲ）のビットラインとソースラインはＶddにあるいはその近辺に設定される。右側のソースおよびドレイン選択トランジスタもＶddにあるいはその近辺に設定される。この結果生じるバイアスにより左側のトンネル酸化膜の両端にわたって電場が縮小される。左側のプログラミングの際、Ｖddレベル周辺でＳＧＤＲとＳＧＳＲとに対してバイアスがかけられると、右側ビットラインとソースラインとに対してもＶddでバイアスがかけられ、非選択の右側に好適な昇圧が生じ、プログラム妨害の減少という結果が得られる。エネルギの節減のために、プログラム抑制側（左側）のソースラインとビットラインとをフロート状態にしておいてもよい。
【００３４】
図６ｂは、さらに詳細にプログラミング処理を示す。図６ａは、図２ｂのアレイの単純化した参照用バージョンを示すものである。アレイの左右部分の独立性はチャネルを昇圧するための３ステップ処理時に利用される。第１段で初期電圧がチャネルへ供給される。次いで、選択トランジスタＳＧＤとＳＧＳが漏洩経路を切断してチャネルをフロートさせる。第３に、制御ゲート電圧を増加し、その結果、後続処理のための基板チャネルの昇圧が行われる。
【００３５】
プログラム処理時に、選択されたワードライン（ｓｅｌ ＷＬ）に対して高いプログラム電圧（ＶPGM ) でバイアスがかけられ、次いで、非選択ワードライン（ｕｎｓｅｌ ＷＬ）に対してパス電圧（Ｖpass）でバイアスがかけられる。米国特許出願第０９／８９３，２７７号（２００１年６月２７日出願）に具体的な値についてのさらに完全な記載がある。上記発明は上掲参考文献として取り入れられている。変更例では、プログラミング用として選択されたワードラインに直接つながる非選択ワードラインの一方または双方は上述のように接地電位に設定される。
【００３６】
プログラミング用のページを左片側部分のアレイへ書き込むと仮定すると、左側アレイが最初ビットライン（ＢＬ）によりドレイン側で昇圧される。セルをプログラムするために、ビットラインは接地電位に設定され、チャネル電圧は０Ｖになり、セルのプログラミングを抑制するために、ビットライン電圧がＶddにプリチャージされる。これは図６ｂの最上部の一対のライン（ＢＬ（左側））に示されている。フラットな０ラインが選択されたケースに対応し、Ｖddラインが非選択のケースに対応する。したがって、昇圧はプログラム抑制ＮＡＮＤチェーンに対してしか行われない。ソース側はＳＧＳ＝０以来フロートしている。アレイの左側の中へプログラムすべき“０”と“１”からなる混合したデータパターンがある場合、ハイ（この場合“０”）状態へプログラムする必要があるセルを持つＮＡＮＤチェーンは０のチャネル電圧を持つことになる。逆に、プログラミングを必要としないセル（本願ではローすなわち“１”データ）を持つＮＡＮＤチェーンは昇圧されたチャネルを持つことになる。最初、このチャネルをＶdd−Ｖthの値に荷電することにより昇圧が行われる。但し、Ｖthはトランジスタしきい値である。非選択ワードラインの制御ゲート電圧を増加して、Ｖpass＝１０Ｖで制御ゲートとチャネル間の結合比が７０％となった場合、チャネルは最終的に０．７×Ｖpass７Ｖまで昇圧される。抑制されたＮＡＮＤチェーンのドレイン側も、ＢＬ＝ＶddとＳＧＤＬ＝Ｖddでやはりフロートしていることを指摘しておく。この結果、基板が７Ｖに昇圧したストリップのチャネルを持つことになるのに対して、隣接ストリップの方はチャネル電圧０Ｖを持つことが可能となる。異なるストリップ内で昇圧された電圧は表面反転層に存在し、浅いトレンチ絶縁（ＳＴＩ）領域により絶縁される。或いは、エネルギー使用量を減らすために、選択された左片側部分のアレイのソースラインとビットラインに若干の電圧を最初に供給して昇圧の開始を可能にし、次いで、ノードをフロート状態に放置する。
【００３７】
アレイの非選択部（この場合、右片側部分のアレイ）では、ＮＡＮＤチェーンのすべてが昇圧される。右片側部分で別個のＳＧＤとＳＧＳを利用する柔軟性によりさらに効率的な昇圧シーケンスが可能となる。チャネルの初期電圧はソースライン（Ｃ−ｓｏｕｒｃｅ）によりソース側からＶddまで荷電される。ＳＧＳは最初、最大電圧Ｖddの通過を可能とするようにＶSGの高い電圧（本例では４Ｖ）まで上げられ、次いで、ソース側をフロートさせるためにＳＧＳはＶddまで下げられる。チャネルがＶddまで昇圧された後、ワードライン電圧が上げられ、ＶpassとＶpgmとはこれらの高い電圧でチャネルをさらに昇圧する。ドレイン側では、Ｖddよりも低い値（例えば、１．４ボルト）までしかビットラインを上げることができない場合もある。なぜなら、対応する高いキャパシタンスに起因して高い電圧まで荷電を行うことが難しくなるからである。また、ドレイン側もフロートさせるためにも、ＢＬ電圧と同じ電圧レベルでＳＧＤＲに対してバイアスがかけられる。
【００３８】
別の実施形態では、チャネル内の初期電圧は、ビットラインのドレイン側から設定可能である。この場合、タイミング・シーケンスは、ＶddまでＢＬ（右側）を荷電し、次いで、４ＶまでＶSGDRを上げてＢＬ電圧をチャネルへ通過させることになる。次いで、ＳＧＤＲ電圧はＶddまで下げられ、ビットライン側はフロート状態に放置される。したがって、ＢＬ（右側）とＳＧＤＬの役割は、Ｃ−ｓｏｕｒｃｅＬとＳＧＳＲとを用いてそれぞれ切り替えられる。プログラミング用としてＶpgmとＶpassの高い電圧がワードラインに印加された後、チャネル表面電圧が６〜８ボルト周辺まで自己昇圧される。ソース側から荷電するか、ドレイン側から荷電するかの決定は、ビットラインとソースラインの寄生容量の評価に基づいて行うことができる。昇圧を行うためには少ない容量を持つ側を荷電することが一般に望ましい。ブロックの非選択部におけるドレイン側とソース側の役割のこの極性反転は、以下に説明するように、読み出し処理時に利用することも可能である。
【００３９】
左側と右側とが別個のウェル構造を備えているとき、書き込み処理の開始時に、ｃ−ｐウェルの制御によりＶddのような定電圧の、非選択側のウェル（例図の右側）への印加が可能となる。同時に、非選択部のＮＡＮＤチェーンのドレイン側とソース側の双方がフロートしていることが望ましい。次いで、非選択ウェルが昇圧のために結合される。同様のシーケンスがプログラム処理と読み出し処理の双方に印加される。
【００４０】
プログラミング用電圧ＶPGM の値は大きさが増加する一連のパルス出力であってもよい。その場合、一旦セルがこの値の検証を行うと、対応するビットラインに対して電圧を上げることによりセル自体が抑制される。例示のプログラミング用電圧とプログラミング・シーケンスに関するさらなる詳細については、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号に記載がある。上記発明は上掲参考文献として取り入れられている。上記特許に記載の実施形態の好適例では、各記憶装置すなわちメモリセルは２ビットデータの記憶が可能であり、ビットラインは奇数と偶数のセットに分割される。このようにして、所定のワードラインのセルについて、偶数と奇数のビットラインの双方が２ページ（“上”と“下”のページ）のデータを各々記憶することが可能となる。ゲートの容量結合の影響（Ｙｕｐｉｎ効果(Yupin effect)）を減らすために、プログラミング・シーケンスが上記特許に記載されており、該特許では、偶数列または奇数列のいずれかがダブルパス・プログラミング、例えば、順序（ロー偶数、ロー偶数、ハイ偶数、ハイ偶数、ロー奇数、ハイ奇数）または（ロー偶数、ハイ偶数、ロー奇数、ハイ奇数、ロー偶数、ハイ偶数）を受け取って、セルの母集団内のしきい電圧の分布の改善が図られる。本発明の１つの態様では、ブロックの右側部分と左側部分とが分離されるため、ゲートの容量結合（Ｙｕｐｉｎ効果）は減少する。別個に制御可能なウェル構造と、左右の片側部分内のソースラインと選択ゲートラインとを備えるという上述の別の利点に加えて、第２のプログラミングパスなしで、２つの片側部分の分離によりしきい値のより良好な分布が可能となる。例えば、ワードラインに沿って４ページのデータをプログラムする場合、シーケンス（左ロー、左ハイ、右ロー、右ハイ）を用いて、第２のパス、すなわち、左ローと左ハイとが不要となることにより、プログラム速度の向上を図ることが可能となる。
【００４１】
読み出し処理時と検証処理時に、本発明のアーキテクチャにより読み出し妨害の減少も可能になる。例示の２つのサブブロックの実施形態では、左側が再び選択され、検知（読み出し）が行われる。ＮＡＮＤチェーンが絶縁され、チャネルがあるパーセントのＶREAD電圧と結合されるのでチャネルの右側が自己昇圧される。上記方式では、ＳＧＤＬ、ＳＧＤＲ、ＳＤＳＬおよびＳＤＳＲ用として別個のセットの選択ゲート制御信号が再び利用される。
【００４２】
選択された左側では、選択ゲート（ＳＧＤＬとＳＧＳＬ）と非選択ワードライン（ＷＬ０−７とＷＬ９−１５）とをそれぞれ昇圧して、ＶSGとＶREADのパス電圧（例えば、４．５Ｖ）を読み出し、対応するトランジスタのスイッチを完全にオンにして該トランジスタをパスゲートとして機能させる。関係するメモリセルのしきい電圧がこのようなレベルに達したかどうかを判定するために、選択されたワードライン（ＷＬ８）は、各読み出し処理と検証処理のために指定されたレベルＶCGRの電圧と接続される。本実施形態では、ＶCGRの値はデータに依存し、読み出し精度を保証するために、読み出し処理時の場合よりもわずかに高い値が検証処理時に用いられる。
【００４３】
選択されたビットライン（ＢＬＬ）は高いレベル（例えば、０．７Ｖ）にプリチャージされる。しきい電圧の方が読み出しレベルまたは検証レベルＶCGRよりも高い場合、関係するビットライン（ＢＬＬ）の電位レベルは非導電性メモリセル（Ｍ）に起因して高いレベルを維持する。他方で、しきい電圧の方が読み出しレベルまたは検証レベルよりも低い場合、関係するビットライン（ＢＬＬ）の電位レベルは、導電性メモリセル（Ｍ）に起因して、低レベル（例えば、０．１Ｖよりも低い）まで放電される。読み出し処理と検証処理についてのさらなる詳細が、ＶCGRと別の電圧用の例示の値と共に米国特許出願第０９／８９３，２７７号に記載されている。上記発明は上掲参考文献として取り入れられている。
【００４４】
非選択の右側で、ビットライン（ＢＬＲ）、選択ゲート（ＳＧＳＲ、ＳＧＤＲ）およびソースライン（Ｃ−ｓｏｕｒｃｅＲ）を接地電位に設定することができる。図７ａと７ｂとの関連で説明したように、効果的な昇圧を目的として、好ましい実施形態ではＳＧＳＲとソースラインとに対してＶdd電圧でバイアスがかけられる。ソースラインが分割されない場合、ｃ−ｓｏｕｒｃｅが左右両側で同一で、０ボルトに保持されている間、読み出し処理時にＳＧＳＲがＶSGになるので、非選択部のすべてのＮＡＮＤチェーンにおけるチャネル電圧は０ボルトに保持される。その結果、ソースラインが別個のものである場合と比べて多量の妨害が生じる。
【００４５】
図７ｂは、さらに詳細に検知処理を示す。この場合、図７ａは、図２ｂのアレイの単純化した参照用バージョンを示す。プログラム処理時の場合のように、アレイの左右部分の独立性は、チャネル昇圧用３ステップ処理時に再び利用される。第１段で初期電圧がチャネルへ供給される。次いで、選択トランジスタＳＧＤとＳＧＳが漏洩経路を切断してチャネルをフロートさせる。第３に、制御ゲート電圧を増加し、その結果、後続処理のために基板チャネルの昇圧が行われる。
【００４６】
読み出し処理時に、この場合０Ｖ〜３Ｖまでの範囲で、選択したワードライン（ｓｅｌ ＷＬ）に対して読み出し用電圧レベルＶCGR でバイアスがかけられる。選択された記憶装置内の抵抗は別にして、多くの抵抗を受けずにＮＡＮＤチェーンに沿って検知用電流を通過させるために、例えば４〜５ＶなどのＶREADで非選択ＷＬに対してバイアスがかけられる。
【００４７】
セルを検知した左片側部分のアレイでは、読み出し用電圧ＶREAD（この場合、４〜５ボルト）で選択ゲートＳＧＤＬとＳＧＳＬに対してバイアスがかけられ、それによって完全にスイッチがオンになる。ビットラインＢＬ（左側）は、例えば、０．５〜０．７ボルトにプリチャージされる。プリチャージされたＢＬ電圧がＮＡＮＤチェーンを介して放電されたとき、上記検知は行われる。図７ｂの最上部ラインは選択したトランジスタが完全にオフになり、放電が生じたときのケースを示す。左側のソースラインは接地しており、Ｃ−ｓｏｕｒｃｅＬ＝０である。ワードラインと同時に上昇する実線に加えて、ＳＧＳＬの波形を点線で示すが、この場合、ビットラインがプリチャージされると同時に電圧が上昇する。実線は、ＢＬ（左側）をプリチャージしている間ＮＡＮＤチェーンがオンであるオプションを表すものであり、これに対して、点線は、ＢＬ（左側）をプリチャージしている間ＮＡＮＤチェーンがオフであるオプションを表す。
【００４８】
右側のアレイではセルは検知されない。ソースライン（Ｃ−ｓｏｕｒｃｅＲ＝Ｖdd）からチャネルへＶddを通過させるために、ＳＧＳＲ電圧をＶSGまで上げることによりチャネルは再び最初Ｖddに昇圧される。ＳＧＤＲ電圧がＶddまで下げられ、チャネルをフロート状態に放置させる。ドレイン側では、ＳＧＤＲ＝０ＶかつＢＬ＝０Ｖであり、この側部もフロートしている。このバイアス方式では、左側チャネルは接地し、右側チャネルは２〜３Ｖまで昇圧され、読み出し妨害が低減される。
【００４９】
図８は、各メモリセルが２ビットデータを記憶する実施形態を表し、記憶レジスタが左右のビットラインの間で各々共有される図１の列制御回路２の一部分を示す。各一対のビットライン（ＢＬＬとＢＬＲ）はデータ記憶部１６と結合され、該データ記憶部１６は２つのデータ記憶（ＤＳ１とＤＳ２）レジスタを備え、各レジスタは１ビットデータを記憶する能力を有する。データ記憶部１６は、読み出し処理中または検証処理中、選択されたビットライン（ＢＬ）の電位レベルを検知し、次いで、２進形式でデータを記憶し、さらに、プログラム処理時にビットライン電圧を制御する。データ記憶部１６は、“ＬＥＦＴＢＬ”と“ＲＩＧＨＴＢＬ”の信号のうちの一方を選択することにより選択されたビットライン（ＢＬ）と選択的に接続される。データ記憶部１６はＩ／Ｏラインとも結合され、読み出しデータを出力し、プログラムデータを記憶する。Ｉ／Ｏラインは、図１との関連で上述したように、データ入力／出力バッファ６と接続される。
【００５０】
一対のビットラインにより１セットのレジスタを共有する図８の構成では、これらのレジスタの数、したがってメモリ素子上に必要なスペースが減少するが、各ビットラインに該ビットライン自身のセットのレジスタを供給することが望ましい場合が多い。それによって、ユーザが２ページのデータを持っている場合、双方の側を一緒にプログラムすることが可能となる。この方式により、ユーザがプログラムすべき多量のデータを持っている場合のパフォーマンスの向上が図られる。
【００５１】
上述したように、これまでの説明は、主として、メモリ素子用のフローティングゲートＥＥＰＲＯＭやフラッシュセルのような電荷蓄積装置を用いる実施形態について述べたものであったが、ＤＲＡＭおよびＳＲＡＭを含む別の実施形態にも本発明は適用できる。個々の記憶エレメントがデータを読み出し、書き込み、記憶する方法ついての詳細は本発明の主要な態様には入らないので、本発明の様々な態様は、０．１μｍ以下のトランジスタ、単一電子トランジスタ、有機／炭素ベースのナノトランジスタおよび分子トランジスタを含む別のメモリタイプに適用することも可能である。但し、この適用は上記トランジスタに限定されるものではない。例えば、Ｅｉｔａｎの米国特許第５，７６８，１９２号およびＳａｔｏらの米国特許第４，６３０，０８６号にそれぞれ記載されているようなＮＲＯＭとＭＮＯＳセル、あるいは、Ｇａｌｌａｇｈｅｒらの米国特許第５，９９１，１９３号とＳｈｉｍｉｚｕらの米国特許第５，８９２，７０６号にそれぞれ記載されているような磁気ＲＡＭとＦＲＡＭセルの使用も可能である。上記特許のすべては本願明細書に参考文献として取り入れられている。
【００５２】
具体的な実施形態との関連で本発明の様々な態様について説明したが、本発明は添付の請求項の最大範囲の保護を受けるものである。
【図面の簡単な説明】
【図１】本発明の様々な態様を実現する不揮発性メモリシステムのブロック図である。
【図２ａ】ＮＡＮＤ型の場合の図１のメモリアレイの回路と編成における本発明の態様を示す。
【図２ｂ】ＮＡＮＤ型の場合の図１のメモリアレイの回路と編成における本発明の態様を示す。
【図３】半導体基板上に形成されるＮＡＮＤ型のメモリアレイの列に沿った断面図を示す。
【図４】図３のメモリアレイの断面図の断面４−４で切り取った図である。
【図５】図３のメモリアレイの断面図の断面５−５で切り取った図である。
【図６ａ】プログラミング処理のための単純化したアレイとタイミング図を示す。
【図６ｂ】プログラミング処理のための単純化したアレイとタイミング図を示す。
【図７ａ】読み出し処理のための単純化したアレイとタイミング図を示す。
【図７ｂ】読み出し処理のための単純化したアレイとタイミング図を示す。
【図８】図２〜５のＮＡＮＤメモリセルアレイの別の特徴を示す。
【符号の説明】
１ メモリセルアレイ
２ 列制御回路
３ 行制御回路
４ Ｃ−Ｓｏｕｒｃｅ制御
５ Ｃ−ｐウェル制御
６ データ入力／出力回路
７ コマンド回路
８ 状態マシン
２０ コントローラ
２２ 集積回路チップ
To/From Host ホストへ／ホストから
Control Lines 制御ライン
WL ＷＬ（ワードライン）
BL ＢＬ（ビットライン）
Address Lines アドレスライン
I/O Data Lines Ｉ／Ｏデータライン
Claims (32)
- 不揮発性メモリであって、
基板上に形成され、それぞれのビットラインに沿って接続される複数の列の中へ配列される複数の記憶装置であって、各列がドレイン側選択トランジスタとソース側選択トランジスタとの間で直列に接続される前記記憶装置のうちのいくつかの記憶装置を備え、それにより前記記憶装置が対応する数の行を形成し、所定の行に沿った記憶装置の前記列を複数の別個のサブセットに細分化し、複数の別個のサブセットは、別個のセットのドレイン側選択トランジスタゲートラインとソース側選択トランジスタゲートラインとを有し、同じワードラインを共有する記憶装置と、
複数のワードラインであって、その各々が対応する行の前記記憶装置を接続するワードラインと、
前記選択トランジスタと接続され、それにより前記ドレイン側選択トランジスタおよびソース側選択トランジスタの制御ゲートに対する電圧レベルを設定可能とし、１つのサブセット内の前記ドレイン側選択トランジスタまたはソース側選択トランジスタのうちの少なくともいずれか一方の制御ゲートに対する電圧レベルをその他のサブセット内の前記ドレイン側選択トランジスタまたはソース側選択トランジスタのうちの前記少なくともいずれか一方の制御ゲートに対する電圧レベルとはそれぞれ独立に設定可能とするバイアス用回路と、
を有する不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
前記サブセットの列の各々を前記基板の別個の隣接領域に形成する不揮発性メモリ。 - 請求項２記載の不揮発性メモリにおいて、
前記バイアス用回路と接続される対応するウェル構造上に前記領域を各々形成し、１つの領域内のウェル構造における電圧レベルをその他の領域内のウェル構造の電圧レベルとは独立に設定することができる不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
各サブセットのビットラインのソース側を前記バイアス用回路と接続される対応する共通ソースラインと接続し、１つのサブセット内の共通ソースラインに対する電圧レベルをその他のサブセット内の共通ソースラインに対する電圧レベルとは独立に設定することができる不揮発性メモリ。 - 請求項４記載の不揮発性メモリにおいて、
前記記憶装置がフローティングゲート・メモリセルを備え、前記ワードラインをそれぞれの行の前記メモリセルの制御ゲートと接続する不揮発性メモリ。 - 請求項４記載の不揮発性メモリにおいて、
前記記憶装置は、多状態記憶装置である不揮発性メモリ。 - 請求項４記載の不揮発性メモリにおいて、
前記複数の記憶装置に結合される消去回路であって、前記複数の記憶装置内の記憶装置の数が前記不揮発性メモリの消去単位の大きさに対応する消去回路をさらに有する不揮発性メモリ。 - 請求項７記載の不揮発性メモリにおいて、
前記サブセットの各々における列の数は、前記不揮発性メモリと前記メモリと接続可能なホストとの間のデータ転送単位のサイズに基づく不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
読み出し処理時に電圧レベルを設定するように前記ワードラインと接続される読み出し回路と、
読み出し処理中読み出しレジスタのセットのうちの１つが接続される１つの列内の記憶装置からデータ内容を記憶するための前記列と接続可能な複数のセットの１つ以上の読み出しレジスタと、
をさらに有する不揮発性メモリ。 - 請求項９記載の不揮発性メモリにおいて、
各列は、それぞれのセットの１つ以上の読み出しレジスタを備える不揮発性メモリ。 - 請求項９記載の不揮発性メモリにおいて、
各セットの１つ以上の読み出しレジスタは、複数の列と接続可能である不揮発性メモリ。 - 請求項９記載の不揮発性メモリにおいて、
書き込み処理時に電圧レベルを設定するように前記ワードラインと接続されるプログラム回路と、
書き込み処理中書き込みレジスタのセットのうちの１つが接続される１つの列内の記憶装置に書き込まれるデータ内容を記憶するための前記列と接続可能な複数のセットの１つ以上の書き込みレジスタと、
をさらに有する不揮発性メモリ。 - 請求項１２記載の不揮発性メモリにおいて、
前記読み出しレジスタは、前記書き込みレジスタと同じである不揮発性メモリ。 - 不揮発性メモリを動作する方法であって、前記メモリは基板上に形成され、それぞれのビットラインに沿って接続される複数の列の中へ配列される複数の記憶装置を備え、各列がドレイン側選択トランジスタとソース側選択トランジスタとの間で直列に接続される前記記憶装置のうちのいくつかの記憶装置を備え、それにより前記記憶装置が各行の記憶装置を接続するそれぞれのワードラインとともに対応する数の行を形成し、所定の行に沿った記憶装置の前記列を第１および第２のサブセットを含む複数の別個のサブセットに細分化し、複数の別個のサブセットは、別個のセットのドレイン側選択トランジスタゲートラインとソース側選択トランジスタゲートラインとを有し、同じワードラインを共有する不揮発性メモリを動作する方法において、
前記第１のサブセット内の第１のビットラインのドレイン側に対する電圧レベルを設定するステップと、
前記ワードラインに対して電圧レベルを設定するステップと、
前記サブセットのうちの前記第１および第２のサブセット内のドレイン側選択トランジスタおよびソース側選択トランジスタのゲートに対して同時に電圧レベルを設定するステップであって、前記第２のサブセット内の前記ドレイン側選択トランジスタおよびソース側選択トランジスタのうちのいずれか１つの選択トランジスタのゲートに対する電圧レベルが前記第１のサブセット内の前記ドレイン側選択トランジスタおよびソース側選択トランジスタのうちの前記いずれか１つの選択トランジスタのゲートに対する電圧レベルとは異なるものである選択トランジスタのゲートに対して電圧レベルを設定するステップと、
を有する方法。 - 請求項１４記載の方法において、
前記第１のビットラインのドレイン側に対する電圧レベルを設定するステップと、前記選択トランジスタのゲートに対して電圧レベルを設定するステップとを、前記ワードラインに対して電圧レベルを設定するステップに先行して実行する方法。 - 請求項１５記載の方法において、
前記方法は、読み出し処理の一部である方法。 - 請求項１６記載の方法において、
前記第１のビットラインのドレイン側に対する電圧レベルが０. ５〜０. ７ボルトの範囲内の値であり、前記ワードラインのうちの第１のワードラインに対する電圧レベルがデータに依存し、その他のワードラインに対する電圧レベルが４〜５ボルトの範囲内の値である方法。 - 請求項１７記載の方法において、
前記第１のサブセットの列のソース側を接地電位に設定し、前記第２のサブセットの列のソース側をハイ論理レベルに設定する方法。 - 請求項１８記載の方法において、
前記第１のサブセットのドレイン側選択トランジスタのゲートに対する電圧レベルを４〜５ボルトの範囲内の値に設定し、前記第２のサブセットのドレイン側選択トランジスタのゲートに対する電圧レベルを接地電位に設定し、前記第１のサブセットのソース側選択トランジスタのゲートに対する電圧レベルをハイ論理レベルに設定し、前記第２のサブセットのソース側選択トランジスタのゲートに対する電圧レベルをハイ論理レベルに対する値よりも高い値に最初に設定し、次いで電圧レベルを前記ワードラインに対する電圧レベルの前記設定と同時にハイ論理レベルまで下げる方法。 - 請求項１９記載の方法において、
前記第２のサブセット内のビットラインのドレイン側に対する電圧レベルを接地電位に設定する方法。 - 請求項１６記載の方法において、
前記読み出し処理は、検証処理の一部である方法。 - 請求項１５記載の方法において、
前記方法は、書き込み処理の一部である方法。 - 請求項２２記載の方法において、
前記第１のビットラインのドレイン側に対する電圧レベルを接地電位に設定し、前記ワードラインのうちの第１のワードラインに対して設定する電圧レベルがプログラミング用電圧である方法。 - 請求項２３記載の方法において、
前記第１のワードラインに隣接しない行内のワードラインに対する電圧レベルを８〜１２ボルトの範囲内の値に設定する方法。 - 請求項２４記載の方法において、
前記第１のワードラインに隣接する行内のワードラインに対する電圧レベルを８〜１２ボルトの範囲内の値に設定する方法。 - 請求項２４記載の方法において、
前記第１のワードラインに隣接する第１の行内のワードラインに対する電圧レベルを８〜１２ボルトの範囲内の値に設定し、前記第１のワードラインに隣接する第２の行内のワードラインに対する電圧レベルを接地電位に設定する方法。 - 請求項２４記載の方法において、
前記第１のワードラインに隣接する行内のワードラインに対する電圧レベルを接地電位に設定する方法。 - 請求項２３記載の方法において、
前記第１および第２のサブセットの列のソース側をハイ論理レベルに設定する方法。 - 請求項２８記載の方法において、
前記第１のサブセットのドレイン側選択トランジスタのゲートに対する電圧レベルをハイ論理レベルに設定し、前記第２のサブセットのドレイン側選択トランジスタのゲートに対する電圧レベルをハイ論理レベル以下の値に設定し、前記第１のサブセットのソース側選択トランジスタのゲートに対する電圧レベルを接地電位に設定し、前記第２のサブセットのソース側選択トランジスタのゲートに対する電圧レベルをハイ論理レベルに対する値よりも高い値に最初に設定し、次いで電圧レベルを前記ワードラインに対する電圧レベルの前記設定と同時にハイ論理レベルまで下げる方法。 - 請求項２９記載の方法において、
前記第２のサブセット内のビットラインのドレイン側に対する電圧レベルを前記第２のサブセットのドレイン側選択トランジスタのゲートと同じ値に設定する方法。 - 請求項２３記載の方法において、
前記第１のサブセット内の第２のビットラインのドレイン側に対する電圧レベルをハイ論理レベルに設定する方法。 - 請求項２２記載の方法において、
前記第１のビットラインのドレイン側に対する電圧レベルを設定するステップと、前記選択トランジスタのゲートに対して電圧レベルを設定するステップとに先行して、前記第１および第２のサブセットを同時に消去するステップをさらに有する方法。
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