JP2001319487A - メモリセルの改善されたプログラミング方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルのアレイをコンパクトにし、セル
を密に圧縮するメモリセルの動作方法を提供する。 【解決手段】 本発明の方法は、第１および第２の群の
メモリセルを含むメモリを動作させる方法であり、第１
の半導体領域に形成される該第１の群のセルは、ワード
線および個々のビット線に効果的に接続され、第２の半
導体領域に形成される該第２の群のセルは、該ワード線
および個々のビット線に効果的に接続され、該方法は、
第１の電圧を該ワード線に印加する工程と、第２の電圧
を該第１の半導体領域に印加する工程と、選択された電
圧を該第１の群のセルの該ビット線に印加する工程と、
第４の電圧を該第２の半導体領域に印加する工程と、第
５の電圧を該第２の群のセルの該ビット線に印加する工
程と、を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能なメモリにおける情報の消去および書込みを行うた
めの改善された方法に関し、さらに詳細には、電気的に
消去可能なプログラム可能読み出し専用メモリ（ＥＥＰ
ＲＯＭ）における情報の消去および書込みを行うための
方法に関する。

【０００２】

【従来の技術】現在のＰチャネルＥＥＰＲＯＭ構造のメ
モリセル等で、「プログラム妨害（ｐｒｏｇｒａｍ ｄ
ｉｓｔｕｒｂ）」に対するユニークな解決法を発見し
た。プログラム妨害は、アレイ内の選択されたセルの群
への書込みまたは消去が行われるときに発生し、変更さ
れないはずの他の選択されていないセルの状態または内
容が、意図せずに変更される。このような他の選択され
ていないセルのプログラム妨害は、１つのプログラミン
グサイクルの結果として発生するものではない。この好
ましくない変化は、何回もの（数百万回にも上る）プロ
グラミングサイクルにより、漸増的且つ段階的に発生し
得る。プログラム妨害の問題は、非常に微妙であり、監
視することが難しいが、セルの用途によっては大いに制
限し得る。

【０００３】

【発明が解決しようとする課題】通常よりも少し異なっ
た方法で、メモリセルのアレイで実行される電気的な動
作に対して、特別な名称を用いる。本明細書中におい
て、「書込み」なる用語は、浮動ゲート上に電子を置く
動作を指す。「消去」なる用語は、浮動ゲートから電子
を除去する動作を指す。「プログラム」なる用語は、本
明細書中においては、書込み動作および消去動作を含
み、セルプログラミングの１サイクルを指す。

【０００４】また、メモリセルを密に圧縮する必要があ
るため、消去される１バイトのセル内で、隣接するセル
のカラム間の電気的絶縁が問題となる。セルのカラム
は、許容できるレベルの電気的絶縁を維持するように間
隔を置かなければならない。

【０００５】本発明は、米国特許第５，７９０，４５５
号の「Ｌｏｗ Ｖｏｌｔａｇｅ Ｓｉｎｇｌｅ Ｓｕｐ
ｐｌｙ ＣＭＯＳ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ」、米
国特許第５，９８６，９３１号の「Ｌｏｗ Ｖｏｌｔａ
ｇｅ Ｓｉｎｇｌｅ ＣＭＯＳ Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍ
ｏｒｙ」、および「Ｉｎｄｅｐｅｎｄｅｎｔｌｙ Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｍｅｍｏｒｙ Ｓｅｇｍｅｎｔ
ｓ ｗｉｔｈｉｎ ａ ＰＭＯＳ Ｅｌｅｌｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ ＭｅｍｏｒｙＡｒｒａｙ Ａ
ｃｈｉｅｖｅｄ ｂｙ Ｎ−ｗｅｌｌ Ｓｅｐａｒａｔ
ｉｏｎａｎｄ Ｍｅｔｈｏｄ Ｔｈｅｒｅｆｏｒ」と題
された、１９９９年３月１９日に出願され、本願と同一
譲受人に譲渡されたシリアル番号０９／２６２，６７５
号の米国特許出願に記載されている、構造および動作を
改善したものである。これら２つの特許、および出願に
基づいて、ＥＥＰＲＯＭメモリアレイの全体構造、なら
びに書込みおよび消去動作中に、ＥＥＰＲＯＭメモリア
レイに印加される電圧を以下で概説する。

【０００６】プログラム妨害の問題は、セル群が、ビッ
ト線、ワード線、ソース線、およびＮウェルを含む、多
数の共通の接続を共有するために発生する。しかしなが
ら、セルは、メモリアレイをコンパクトにし、且つメモ
リアレイ内に配線される信号線の数を減少させるため
に、これらの接続を共有する必要がある。アレイをコン
パクトにするために、隣接するセルを相互にできる限り
近接して配置する必要があるので、隣接するメモリセル
間の電気的絶縁が問題となる。そのため、現在のメモリ
アレイの構造および動作を理解することが、この妨害の
問題および電気的絶縁の問題がいかにして明らかになる
か、そして、本発明がこれら２つの問題にいかにして取
り組むかを理解するために重要である。

【０００７】図１は、ｐチャネルメモリセル(以降、Ｐ
ＥＥＣセル（ｐチャネルＥＥＰＲＯＭセル）)の概略回
路図である。図２は、図１のデバイスのチャネルに沿っ
た、ビット線と平行な方向でのＰＥＥＣセルの概略断面
図である。図１と図２を比較すると、図１のセルの素子
の各種の記号的な表現と、図２の断面の物理的な形態と
が対応していることが理解できる。例えば、セルのドレ
インおよびソースは、図１のワード線の両側で単純化し
た線で表わされているが、これらは、実際には、図２に
描くような多くのメモリセルが共有するＮウェルのｐ型
拡散である。事実、ソースおよびドレイン拡散のそれぞ
れは、２つの隣接するセルにより共有される。図の中央
のセルのポリ２ワード線の左側および右側のポリ２の
「断片」がこのことを示す。図１において、セルに４つ
の端末、つまり、（１）セルのローが共有するポリ２ワ
ード線、（２）金属ソース線に接続されるソース、
（３）金属ビット線に接続されるドレイン、および
（４）数個のセルのカラムが共有するｎ型シリコンの領
域であるＮウェル体があることが分かる。物理的には、
金属ビット線および金属ソース線は、アレイの各カラム
に相互に平行に延びる１対の線である。セルの各カラム
は、１本のビット線、および１本のソース線を有する。

【０００８】図２において、断面は、ビット線に沿っ
て、且つそのビット線を通っているので、断面内にビッ
ト線が見える。金属ソース線、およびその金属線のソー
スｐ＋領域とのコンタクトは、金属線がビット線と平行
且つ紙面外に位置するので、図２では見られない。図１
はまた、セル情報をプログラムまたは読み出すために、
ＰＥＥＣセルに印加される電圧を示す。その電圧は、Ｖ
_BL（ビット線上の電圧）、Ｖ_NW（共有されるＮウェル領
域上の電圧）、Ｖ_SRC（ソース線上の電圧）、およびＶ
_WL（ワード線上の電圧）で表示される。

【０００９】図３は、大規模メモリアレイの一部の概略
図である。Ｎウェル領域は、大規模なメモリセル群を囲
む破線の囲みで示される。図３において、Ｎウェル＃０
およびＮウェル＃１と表示された２つのＮウェルが示さ
れる。Ｎウェル＃０は、８個の完全なセルのカラムを含
む。Ｎウェル＃１も、通常は、８個のセルのカラムを含
むが、図面のスペースに制限があるため、４個のカラム
のみを示す。８個のカラムが、１つのＮウェルに含まれ
ているものとして示すが、これが、「１バイト」または
「１ワード」の情報の典型的なサイズである。「１バイ
ト」または「１ワード」は、実際には、１本のワード線
と、１つのＮウェル内の全てのカラムとの交差部に沿っ
たセルの数である。よって、１つのＮウェルは、Ｎウェ
ルを通る多数のワード線に対応して、数バイトまたは数
ワードを含む。しかしながら、任意の数のカラムが単一
のＮウェルに含まれ得る（すなわち、「バイト」または
「ワード」のサイズは、１４、１６、３２またはその製
品に望まれる任意の数であり得る）。また、大規模アレ
イ内には、任意の数のＮウェルセグメントが存在し得
る。２つのセグメントのみを示すが、この説明において
はこれで十分である。

【００１０】図３において、スペースの制限上、セルの
ロー（ワード線）は、最初の４本および最後の２本のみ
を示す。図３では、０〜ｎまでの番号が付けられたｎ＋
１本のワード線が存在すると仮定している。ｎで示す番
号は、ほんの少数であり得るし、もしくは数百または数
千でもあり得る。図１に見られる１つのＰＥＥＣセルの
概略図が、図３に示すアレイ内では何度も繰り返し見ら
れる。同じカラム内のセルは、ビット線、ソース線、お
よびＮウェルを共有する（各カラムには３本の平行する
線が通っていることに留意されたい）。同じロー内のセ
ルは、１本のワード線を共有する（各ローに沿って単一
の水平方向の線が通っている）。アレイ内の全てのセル
は、Ｍ_x,yの表記法により個別に定義されており、ここ
でｘはローの番号であり、ｙはカラムの番号である。

【００１１】各カラムの下部では、最後のトランジスタ
はＰＥＥＣセルではなく、Ｑ_z,yの表記法で示される、
ソース選択トランジスタであり、ここで、ｚはＮウェル
の番号であり、ｙはカラムの番号である。ソース選択ト
ランジスタは、従来技術の特許により教示されるよう
に、各カラムの下部で用いられ、消去動作中にカラムソ
ース線を区別する。そうでなければ、プログラミング高
電圧信号がショートするという、望ましくない状態が発
生し得る。ソース選択トランジスタは、セルを読み出す
ためにオンされ、プログラミングサイクルの消去時にオ
フされなければならない。これは、ソース選択トランジ
スタゲートの全てを接続し、終端でＶ_selと表示される
電圧を有する、左から右に延びる線により達成される。
ソース選択トランジスタがオンされるときに、全てのソ
ース選択トランジスタに接続される電圧Ｖ_srcをソース
線と接続する。Ｎウェルに印加される電圧は、Ｖ_NW0お
よびＶ _NW1と表示される。ワード線に印加される電圧
は、Ｖ_WL0、Ｖ_WL1、．．．、Ｖ_WLnと表示される。ビッ
ト線に印加される電圧は、Ｖ_BL0、Ｖ_BL1等である。「バ
イト選択可能（ｂｙｔｅ−ｓｅｌｅｃｔａｂｌｅ）」ま
たは「フル機能（ｆｕｌｌ−ｆｅａｔｕｒｅｄ）」のＥ
ＥＰＲＯＭメモリ等の市販品は、アレイ内の他の全ての
バイトは変更せずに、一度に１バイトのセルのみ選択お
よびプログラムする。下記においては、この特徴を前提
として論じる。

【００１２】上記の米国特許出願は、各ワード線に沿っ
たセルを個々にプログラム可能なバイトに分けるため
に、Ｎウェルのセグメント化を開示している。上記の特
許は、プログラムされるバイトを含むＮウェル内のセル
に印加される電圧を特定するが、非選択（すなわち、選
択されていない）Ｎウェル内のメモリセルに印加される
電圧は特定しない。非選択Ｎウェルおよび関連するビッ
ト線に印加された電圧は、上記の米国特許出願において
特定される。

【００１３】上述のメモリセルにおいて、書込み動作
は、書込みが行われているメモリセルの浮動ゲートに電
子を配置する。これにより、メモリトランジスタの閾値
電圧が、低い負の値、または場合によっては、正の値に
シフトする。しかしながら、セル内で結合した選択トラ
ンジスタは、全体的なセルの閾値が正の値になることを
妨げる。書込み動作の結果、セルは、その後の読出し動
作中に導電性になる。

【００１４】図４は、図３の概略図に対応する概略図で
あるが、電圧を印可して、「書込み」動作を実行するた
めのセルの対象バイト（ｔａｒｇｅｔ ｂｙｔｅ）が、
太線の矩形で囲まれている「書込み」を実行した後、対
象バイト内のセルは、後の読出し動作中に、導電状態に
される。アレイ内のセルの他の全てのバイトは、「非選
択」バイトと呼び、変更されないようになっており、セ
ルの浮動ゲートに蓄積された電子の電荷は変化しない。
書き込まれるバイトのＮウェル、すなわち、図４に示す
例のＮウェル＃０は、０Ｖに設定され、非選択（選択さ
れず、変化しない）である他の全てのバイトのＮウェル
は、プログラミング電圧Ｖｐｐに設定される。Ｖｐｐ
は、プログラミング動作で用いられる「高電圧」であ
り、通常は、１２から２０Ｖの範囲にある。書き込まれ
るバイトのワード線は、Ｖｐｐに設定され、全ての選択
されていないバイトは、０Ｖに設定されたワード線を有
する。全てのビット線は、０Ｖに設定される。ソース選
択線は、Ｖ_sel＞＝０Ｖを有し、ソース線は、Ｖ_src＝０
Ｖを有する。ソース選択トランジスタは、全てのｐチャ
ネルエンハンスメントデバイスであり、これは、チャネ
ルをオンにする、すなわち、導電性にするために、デバ
イスの閾値電圧Ｖ_tpよりもさらに負である、ゲートソー
ス電圧Ｖ_gsを有しなければならないことを意味する。書
込み動作時に印加される電圧の状態により、選択された
バイト（Ｑ_0,0〜Ｑ_0,7）のソース選択トランジスタが非
導電性またはオフになる。よって、選択されたＮウェル
（＃０）内の全てのソース線は浮動である。選択されて
いないＮウェル内のソース選択トランジスタは、Ｖ_sel
の正確な値に応じて、オンまたはオフであり得る。いず
れの場合においても、これらのソース選択トランジスタ
がオンまたはオフであるかどうか、ならびにソース線が
浮動であるか、または０Ｖに接続されているかどうか
は、重要ではない。書込み動作の結果は同じである。

【００１５】非選択Ｎウェル内のメモリセルおよびソー
ス選択トランジスタは、選択されたＮウェル（図４のＮ
ウェル＃０）内のセルを含むアレイ内を水平方向に延び
る信号線（例えば、ワード線）を共有するので、電圧
は、非選択または選択されていないメモリセルに蓄積さ
れた電荷に変化を起こさないように設定されなければら
ない。書込みが行われているバイトのワード線電圧はＶ
ｐｐであり、Ｎウェルと浮動ゲート間の薄い絶縁層を電
子が通り抜けるようにするために、選択されたＮウェル
は０Ｖである。これには、全ての非選択Ｎウェルが、同
じワード線に沿ったセル（例えば、図４のセルＭ_0,8〜
Ｍ_0,11）に書込みを行わないようにするために印加され
たＶｐｐを有する必要がある。非選択ワード線は、非選
択セルへの書込みを防ぐために、選択されたＮウェル上
では、非選択ワード線に０Ｖを印加する。Ｖｐｐを受け
取る非選択Ｎウェル内のセルについても、これらの同じ
ワード線は０Ｖである。よって、非選択Ｎウェル内のセ
ルのビット線は、浮動ゲート上の電荷の変化を防ぐため
に、そのビット線に０Ｖを印加しなければならない。そ
のようなセルとしては、例えば、Ｍ_1,8がある。そのＮ
ウェルはＶｐｐで、そのワード線は０Ｖであるので、セ
ルチャネルの反転が起こる。このセルのビット線は０Ｖ
に設定されているが、ドレインｐ型拡散領域を介するビ
ット線に電気的に接続されるので、浮動ゲートの下のセ
ルチャネルにある電荷の反転層もまた、０Ｖに設定され
る。浮動ゲートの下のワード線と反転層の間に印加され
る電位差は０Ｖであり、意図しないプログラミングは発
生しない。

【００１６】消去動作により、消去されているセルの浮
動ゲートから電子が除去され、高い負の閾値電圧が与え
られ、読み出されるときには、非導電性状態となる。図
５は、図３に対応する概略図であるが、電圧が消去動作
のために印加される。図４では、対象バイトが太線の矩
形で囲まれている。対象バイト内の全てのセルが同じ所
定の状態に設定される書込み動作とは異なり、消去動作
は、非導電性状態であることが望ましい対象バイト内の
セルを消去するだけである。消去動作は、対象バイト内
の他のセルを導電性状態のままにする。これにより、バ
イナリ「０」状態およびバイナリ「１」状態のものを備
えるように、セルのバイトに「ビットパターン」を設定
することを可能にする。上記のとおり、プログラミング
サイクルは書き込みを行い、全てのセルを所定の状態
（例えば、導電性状態）にする。次いで、セルのいくつ
かを消去して、非導電性状態にし、その他を変更しな
い。消去動作でＶｐｐに設定されたビット線を設けたセ
ルのみが消去され、０Ｖに設定されたビット線を含むセ
ルは、書込み状態のままである。図５に示す例におい
て、セルＭ０，０およびＭ０，２のみが対象バイト内で
消去される。対象バイトは、Ｖｐｐに設定されたＮウェ
ルおよび０Ｖに設定されたワード線を有する。非選択ワ
ード線は、ＶｐｐおよびＶ_sel＝Ｖｐｐに設定されるの
で、全てのソース選択トランジスタはオフであり、全て
のソース線は、Ｖ_srcから切断される。図４と図５を比
較すると、非選択Ｎウェル（Ｎウェル＃１）および関連
するビット線が消去動作時に、同じ電圧が印加される書
込み動作時と同じ電圧を印加されることが分かる。これ
らの非選択セルにおける主用な相違は、Ｖｐｐの代わり
に０Ｖに設定される対象バイトのワード線と、０Ｖの代
わりにＶｐｐに設定される非選択ワード線のワード線電
圧の逆転である。これらの非選択Ｎウェル内のセルの好
ましくない消去を防ぐために、書込み動作と同様のアプ
ローチが、消去動作にも同様に適用される。上記の全て
が、米国特許第５，９８６，９３１号（特に、その特許
の図２１、表８、およびテキストコラム（ｔｅｘｔ ｃ
ｏｌｕｍｎ）２２）で論じられていることに留意された
い。この特許は、非選択Ｎウェルに印加される電圧（例
えば、図４のＮウェル＃１）およびそれに含まれるビッ
ト線を開示していない。

【００１７】読出し動作は、どのメモリセルが導電性で
あり、どのメモリセルが非導電性であるかを検知するた
めに、低電圧のみをアレイに印加する工程を伴う。セル
を読み出す工程の詳細は周知であり、本発明の理解には
重要ではない。

【００１８】

【課題を解決するための手段】本発明の第１および第２
の群のメモリセルを含むメモリを動作させる方法は、第
１および第２の群のメモリセルを含むメモリを動作させ
る方法であって、第１の半導体領域に形成される該第１
の群のセルは、ワード線および個々のビット線に効果的
に接続され、第２の半導体領域に形成される該第２の群
のセルは、該ワード線および個々のビット線に効果的に
接続され、該方法は、第１の電圧を該ワード線に印加す
る工程と、第２の電圧を該第１の半導体領域に印加する
工程と、選択された電圧を該第１の群のセルの該ビット
線に印加する工程と、第４の電圧を該第２の半導体領域
に印加する工程と、第５の電圧を該第２の群のセルの該
ビット線に印加する工程と、を含み、第１の時間の間
に、該第１および該第４の電圧が実質的に同じであり、
該第２および該選択された電圧が実質的に同じであり、
該第５の電圧が該第１の電圧から該第２の電圧の範囲で
選択され、第２の時間の間に、該第２および該第４の電
圧が実質的に同じであり、且つ該第１の電圧とは異な
り、該第５の電圧が該第１の電圧から該第２の電圧の範
囲で選択され、該選択された電圧が該第５の電圧および
該第２の電圧から選択される。

【００１９】本発明の第１および第２の群のメモリセル
を含むメモリを動作させる方法は、前記第１の時間の間
に、前記第１の電圧が前記第２の電圧よりも大きくても
よい。

【００２０】本発明の第１および第２の群のメモリセル
を含むメモリを動作させる方法は、前記第２の時間の間
に、前記第１の電圧が前記第２の電圧よりも小さくても
よい。

【００２１】本発明の第１および第２の群のメモリセル
を含むメモリを動作させる方法は、前記第１および前記
第２の時間が、前記メモリのプログラミング中に発生し
てもよい。

【００２２】本発明メモリ内の第１の群のメモリセルを
消去する方法は、メモリ内の第１の群のメモリセルを消
去する方法であって、該方法は、少なくとも第１および
第２の群のセルを含み、第１の半導体領域に形成される
該第１の群のセルは、ワード線に効果的に接続され、第
２の半導体領域に形成される該第２の群のセルは、該ワ
ード線に効果的に接続され、該方法は、第１の電圧を該
ワード線に印加する工程と、第２の電圧を該第１の半導
体領域に印加する工程と、選択された電圧を該第１の群
のセルの該ビット線に印加する工程と、第４の電圧を該
第２の半導体領域に印加する工程と、第５の電圧を該第
２の群のセルの該ビット線に印加する工程と、を含み、
該第２および該第４の電圧が実質的に同じであり、且つ
該第１の電圧とは異なり、該第５の電圧が該第１の電圧
から該第２の電圧の範囲で選択され、該選択された電圧
が該第５および該第２の電圧から選択される。

【００２３】本発明のメモリ内の第１の群のメモリセル
を消去する方法は、前記第１の電圧が前記第２の電圧よ
り小さくてもよい。

【００２４】本発明のメモリ内の第１の群のメモリセル
を消去する方法は、前記第２の電圧が正であってもよ
い。

【００２５】本発明のメモリ内の第１の群のメモリセル
に書込みをする方法は、メモリ内の第１の群のメモリセ
ルに書込みをする方法であって、該方法は、少なくとも
第１および第２の群のセルを含み、第１の半導体領域に
形成される該第１の群のセルは、ワード線に効果的に接
続され、第２の半導体領域に形成される該第２の群のセ
ルは、該ワード線に効果的に接続される、該方法は、第
１の電圧を該ワード線に印加する工程と、第２の電圧を
該第１の半導体領域に印加する工程と、第３の電圧を該
第１の群のセルの該ビット線に印加する工程と、第４の
電圧を該第２の半導体領域に印加する工程と、第５の電
圧を該第２の群のセルの該ビット線に印加する工程と、
を含み、該第１および該第４の電圧が実質的に同じであ
り、該第２および該第３の電圧が実質的に同じであり、
該第５の電圧が該第１の電圧から該第２の電圧の範囲で
選択される。

【００２６】本発明のメモリ内の第１の群のメモリセル
に書込みをする方法は、前記第１の電圧が前記第２の電
圧よりも大きくてもよい。

【００２７】本発明のメモリ内の第１の群のメモリセル
に書込みをする方法は、前記第１の電圧が正であっても
よい。

【００２８】本発明の半導体領域に形成されるメモリセ
ルを消去する方法は、半導体領域に形成されるメモリセ
ルを消去する方法であって、該セルの第１の群は、ワー
ド線に効果的に接続され、該セルの第２の群は、該ワー
ド線に効果的に接続され、該方法は、第１の電圧を該ワ
ード線に印加する工程と、第２の電圧を該半導体領域に
印加する工程と、選択された電圧を該第１の群のセルの
該ビット線に印加する工程と、第４の電圧を該第２の群
のセルの該ビット線に印加する工程と、を含み、該第１
および該第２の電圧が異なり、該第４の電圧が該第１の
電圧から該第２の電圧の範囲で選択され、該選択された
電圧が該第２および該第４の電圧から選択される。

【００２９】本発明の半導体領域に形成されるメモリセ
ルを消去する方法は、前記第１の電圧が前記第２の電圧
よりも小さくてもよい。

【００３０】本発明の半導体領域に形成されるメモリセ
ルを消去する方法は、前記第２の電圧が正であってもよ
い。

【００３１】プログラム妨害の問題の発生を低減するよ
うに、メモリセルを動作させる方法を提供することは、
本発明の１つの目的である。

【００３２】メモリセルのサイズ変更に依存しない、プ
ログラム妨害の問題の発生を低減するように、メモリセ
ルを動作させる方法を提供することは、本発明の別の目
的である。

【００３３】セルのカラム間の電気的絶縁を犠牲にする
ことなく、メモリセルを非常に密に圧縮することを可能
にするようにメモリセルを動作させる方法を提供するこ
とが本発明のさらなる目的である。

【００３４】セルのカラム間の距離を広げることなく、
メモリセルのカラム間の十分な電気的絶縁を提供する、
メモリセルを動作させる方法を提供することが本発明の
また別の目的である。

【００３５】メモリセルのカラム間のセルの密度または
電気的絶縁を犠牲にすることなく、製造プロセスをより
柔軟にする、メモリセルを動作させる方法を提供するこ
とが本発明のまたさらなる目的である。

【００３６】本発明の上記および他の目的を達成するこ
とにより、例えば、第１の群のセルが第１の半導体領域
で形成され、効果的にワード線に接続される、メモリセ
ルのプログラミング方法を提供する。第２の群のセル
は、第２の半導体領域で形成され、効果的に上記ワード
線に接続される。本発明の１つの局面に従って、上記方
法は、第１の電圧を上記ワード線に印加する工程、およ
び第２の電圧を上記第１の半導体領域に印加する工程を
包含する。第１の群のセルのビット線は、選択された電
圧を受け取り、および上記第２の半導体領域は、第４の
電圧を受け取る。第５の電圧が上記第２の群のセルの上
記ビット線に印加される。上記メモリを動作させる第１
の時間の間、上記第１および第４の電圧は実質的には同
じであり、上記第２および選択された電圧は実質的に同
じであり、上記第５の電圧は、上記第１の電圧から上記
第２の電圧の範囲で選択される。上記メモリを動作させ
る第２の時間の間、上記第２および第４の電圧は実質的
に同じであり、上記第１の電圧とは異なり、上記第５の
電圧は、上記第１の電圧から上記第２の電圧の範囲で選
択される。上記選択された電圧は、上記第２および第５
の電圧から選択される。

【００３７】本発明の上記および他の目的を達成するこ
とにより、半導体領域で形成されるメモリセルを消去す
る方法、効果的にワード線に接続される第１の群のセ
ル、および効果的にワード線に接続される第２の群のセ
ルをさらに提供する。上記方法は、第１の電圧を上記ワ
ード線に印加する工程、第２の電圧を上記半導体領域に
印加する工程、選択された電圧を上記第１の群のセルの
ビット線に印加する工程、および第４の電圧を上記第２
の群のセルの上記ビット線に印加する工程を包含する。
上記第１の電圧および第２の電圧は異なり、上記第４の
電圧は、上記第１の電圧から上記第２の電圧の範囲で選
択される。上記選択された電圧は、上記第２および第４
の電圧から選択される。

【００３８】本発明は、多くのタイプのメモリ、特に、
セルトランジスタ内に電荷を蓄積することにより情報を
格納するメモリに適用され得る。本発明の実施形態の１
例として、下記において、ＥＥＰＲＯＭの例示的な構造
の観点から、本発明を論じる。

【００３９】

【発明の実施の形態】プログラム妨害は、プログラミン
グサイクル時に、プログラムされている対象バイト内に
は存在していないセルの浮動ゲートの電荷を意図せずに
変化させることである。プログラム妨害は、書込みまた
は消去動作中に、発生することがあり、漸増的に発生
し、セルの閾値電圧が、当初にプログラムされていた状
態とは異なるバイナリ状態を読み出す程度まで変化する
までに、幾度ものプログラミングサイクルを要する。本
発明の分野において経験を有する当業者にとってさえ明
白ではないが、プログラム妨害は、それぞれ、図４およ
び５で適用される書込みおよび消去の条件で発生し得
る。実際には、異なる群のセルが消去動作よりも、書込
み動作で影響されることが多い。

【００４０】書込み動作のために印加される電圧を示す
図４を参照して、書き込まれているバイトと同じワード
線に沿った非選択Ｎウェル内のセルに印加される電圧が
検査され得る。そのようなセルは、図４において、Ｍ
_0,8、Ｍ_0,9、Ｍ_0,10、およびＭ _0,11で示される。これら
のセルは、ともにＶｐｐに設定されたＮウェルおよびワ
ード線、ならびに０Ｖに設定されたビット線を有する。
Ｖ_sel＝０Ｖである場合には、これらのセルのＮウェル
およびソース線が、Ｖ_src＝０Ｖに接続されるので、ソ
ース選択トランジスタは、全てオンである。たとえ、Ｖ
_sel＝Ｖｐｐで、ソース選択トランジスタがオフであっ
ても、０Ｖのワード線およびＶｐｐのＮウェルを含むカ
ラム上の他のセルが導電性になり、共通のソース線をビ
ット線電圧に接続するので、Ｍ_0,8、Ｍ_0,9、Ｍ_0,10、お
よびＭ_0,11のソースはなおも、ビット線に印加される０
Ｖに接続される。

【００４１】図６は、図４のセルＭ_0,8、Ｍ_0,9、
Ｍ_0,10、またはＭ_0,11のうちの１つの断面図であり、上
記印加電圧のセットを含む。図６において、金属接合の
境界（実線）が、Ｐ＋側の接合、およびＮウェル側の接
合の両方に延びる空乏領域の境界（破線）として示され
る。半導体デバイス物理学の当業者であれば、ドレイン
およびソースを形成する、Ｎウェル対Ｐ＋領域におい
て、空乏領域は、通常は、極めて低いドーピング濃度に
より、Ｐ＋側よりも、ｐ−ｎ接合のＮウェル側にさらに
延びていくことを理解できる。図６において、検査中の
セルが、本実施形態の浮動ゲートの正の実効電荷を含む
消去電荷状態にあると仮定する。これは、浮動ゲート上
の「＋」の印の列により表わされる。浮動ゲートの実際
の電位は、浮動ゲートの実効電荷、ならびに電位を容量
的に結合するＮウェルおよびワード線の電位の関数であ
る。浮動ゲート上にゼロの実効電荷が存在し、Ｎウェル
およびワード線がともに、図６に示すようにＶｐｐであ
る場合、浮動ゲートの電位もまた、およそＶｐｐであ
る。浮動ゲート上に正の実効電荷が存在すると仮定する
が、浮動ゲート電位は、Ｖｐｐよりも大きな値である。
消去されるセルに関して、浮動ゲート上の電荷による電
位は、通常、＋２Ｖ〜＋６Ｖの範囲にある。よって、図
６に示す印加電圧を有する浮動ゲートの実際の電位は、
Ｖｐｐ＋２Ｖ〜Ｖｐｐ＋６Ｖの範囲にある。同じ電圧
が、浮動ゲートの下のＮウェル、およびそれを囲むワー
ド線の両方に与えられるが、浮動ゲートとＮウェル間の
トンネル絶縁体を渡って電界が存在する。電界の方向
は、浮動ゲートの下のＮウェル表面に電子を引き付ける
ような方向である。しかしながら、電界は、書込み動作
で用いられるような、トンネル絶縁体を渡り、浮動ゲー
トへと向かう電子の通常のファウラー−ノルトハイムト
ンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）を引き
起こすほど大きくはない。Ｎウェルの伝導電子が、Ｎウ
ェルの導電エネルギーバンド付近のエネルギーを有する
限り、このようなトンネル効果はない。導電バンド電子
の集合（ｐｏｐｕｌａｔｉｏｎ）の一部に、導電バンド
エネルギーレベルよりも高い十分なエネルギーが与えら
れる場合でも、シリコンＮウェルおよびトンネル絶縁体
との導電バンド間のエネルギー障壁を越えるほどのエネ
ルギーを有する電子も存在し得る。トンネル絶縁体がＳ
ｉＯ₂である場合、この障壁の高さは、およそ３．２ｅ
Ｖである。エネルギー障壁を越えると、この高エネルギ
ーまたは「熱い」電子は、トンネル絶縁体を通り、浮動
ゲートへと進むことが可能になる。次いで、元から浮動
ゲートにある正の電荷を補償し始める。十分な電子が、
エネルギー障壁を越え、時間とともに浮動ゲート上に蓄
積する場合、後の読出し動作中に、メモリセルの電荷の
状態が、非導電性消去状態から導電性書込み状態へと変
化し、格納されたデータの損失または損傷が起こる。

【００４２】上記のとおり、シリコン導電バンドエネル
ギーよりも十分に大きなエネルギーを備えた電子が、浮
動ゲート付近のＮウェルに存在する場合には、その電子
は、トンネル絶縁体障壁を越えて、浮動ゲートの電荷を
変化させ得る。次に、この高エネルギー電子が、Ｎウェ
ル内でどのようにして生成され得るかに焦点を当てる。
半導体物理学の当業者は、電子正孔対（ｅｈｐ）を、逆
バイアスされた（ｒｅｖｅｒｓｅ ｂｉａｓｅｄ）Ｐ−
Ｎ接合空乏領域で生成し得るメカニズムが多数存在する
ことを理解する。最も重要なメカニズムとしては、
（１）熱生成、（２）衝突イオン化、（３）バンドから
バンドへのトンネル効果、および（４）光励起がある。
光励起をここで検討する重要なメカニズムから除外する
ことは妥当である。なぜなら、本発明に関係するＥＥＰ
ＲＯＭ製品において、チップを実装するために用いるパ
ッケージング材料が、通常は、光を遮断するからであ
る。

【００４３】図６は、それぞれ、「−」および「＋」の
符号を含む円によって表わされる電子および正孔を含
む、ドレイン接合空乏領域の電子正孔対の生成を示す。
電子正孔対は、上述の３つのメカニズムのいずれかによ
り生成され得る。一度生成されると、空乏領域の電界に
よって、正孔が、接合のｐ側に向かって、電子は、ｎ側
に向かって押し出される。正孔は、Ｐ＋ドレイン接合の
中性領域に入り、ドレインコンタクトを流れ出る（１で
示す矢印）。非常に多くの電子がＮウェルの中性領域に
入り、Ｎウェルコンタクトを流れ出る（２で示す矢
印）。中性のＮウェル領域に入る電子の中には、正に帯
電した浮動ゲートにより、表面に向かって引きつけられ
るもの、もしくは格子サイトとの弾性衝突またはイオン
化ドーパント原子とのクーロン散乱現象により、表面方
向の運動量を有するものもある（３で示す矢印）。シリ
コン−トンネル絶縁体の界面に到達する電子の集合は、
全てが同様のエネルギーを有するわけではない。空乏領
域で生成された電子は、電界により加速されてエネルギ
ーを獲得する際に、散乱現象のため、その獲得したエネ
ルギーの幾らかを失う。統計学的に、電子の中には、他
のものよりもさらにエネルギーを失うものがある。よっ
て、空乏領域から中性Ｎウェルに入る電子の中には、エ
ネルギーの分布があり、界面の障壁を超えるために十分
なエネルギーを有さないものが多いことが分かる。しか
しながら、障壁を越えて、浮動ゲートに電荷を加えるた
めに十分なエネルギーを有するものもある（４で示す矢
印）。

【００４４】図４、５、９および１０を参照して、プロ
グラム妨害の問題が、全てのメモリセルが単一のＮウェ
ル領域等の単一の半導体領域に配置される場合にも発生
することを、当業者ははっきりと理解する。図４および
５に示すように、メモリの全てのセルを含むＮウェル＃
０等の半導体領域が１つだけ存在する。１例として、セ
ルＭ_0,8．．．Ｍ_0,11は、全て共通のＮウェル等の同一
の半導体領域にある。しかしながら、そのような場合、
プログラム妨害は、消去動作中にのみ発生し、書込み動
作中には発生しない。これは、書込み動作中には、書き
こまれているローのワード線のみがＶｐｐに設定されて
いるからである。消去動作中には、全ての非選択（すな
わち、選択されていない）ローのワード線がＶｐｐに設
定される。本発明を用いなければ、プログラム妨害がそ
れらのローで発生し得る。本発明をそれらのローに適用
することにより、消去動作中のプログラム妨害の発生を
最少化する。

【００４５】図７および８は、電子が空乏領域でエネル
ギーを獲得するプロセスおよびエネルギー障壁を越える
プロセスを示すエネルギーバンド図である。図７は、シ
リコン−トンネル絶縁体界面に到達する高エネルギー電
子に至るまでの一連の現象を示す。まず、ｅｈｐが空乏
領域で生成される。電子は、空乏領域にある電界により
右側に押し出され、エネルギーを得る。空乏領域を移動
しながら、散乱現象を経て、エネルギーを幾分放出す
る。その後、空乏領域の縁部に到達し、中性のＮウェル
に入る。ここでは、まだ、導電バンドより上のエネルギ
ーを有する。図８は、シリコン−トンネル絶縁体界面に
到達する、エネルギー分布とともに、電子の集合の概念
を概略的に示すバンド図である。電子密度対Ｎウェル導
電バンドを備えるレベルのエネルギーの小さな挿入グラ
フが、障壁を越えるほどの大きなエネルギーを含む分布
に小さな「テール」が存在する概念を示す。消去される
セル内の浮動ゲートには正の電荷が存在するので、図上
で、ポテンシャル井戸を表わし、正の電荷はまた、その
頂点でトンネル絶縁体の障壁を下げ、電子を少しだけ助
ける。障壁を越える電子が２つ示されており、１つは、
障壁の頂点を完全に越えて行くだけのエネルギーを有
し、もう１つは、頂点の近くにあり、正の電荷からの電
界により助けられて、障壁を通り抜けるだけのエネルギ
ーを有するものである。

【００４６】浮動ゲート付近の高エネルギーの電子の集
合を発生するための上記のメカニズムがある場合、本発
明は、（１）１秒ごとに発生する電子の数の低減、
（２）浮動ゲートをＮウェルと分離するトンネル絶縁体
障壁を超えるために十分なエネルギーを有するように発
生する集合の割合の低減の２つのことを行う。これは、
ソースおよびドレインのＰ−Ｎ接合を渡る逆バイアスを
減少する電圧を、書込みおよび消去動作中にビット線に
印加することにより達成される。

【００４７】図９および１０は、図３に対応する概略図
であるが、それぞれ、書込みおよび消去動作中に、ビッ
ト線電圧Ｖ_BLdを印加する。Ｖ_BLdは、接地（０Ｖ）に対
して正（＞０）である電圧である。図９において、Ｖ
_BLdは、全ての非選択Ｎウェル（例えば、Ｎウェル＃
１）内の全てのセルのビット線に印加される。図１０に
おいて、Ｖ_BLdは、全ての非選択Ｎウェル（例えば、Ｎ
ウェル＃１）内の全てのセルのビット線と、Ｖｐｐに設
定されていない選択されたＮウェル内のビット線にも印
加される。上述のとおり、１バイトが最初に書きこま
れ、全てのセルを所定の状態にし、次いで、セルが選択
的に消去されて、１および０の所望のパターンを対象バ
イトのセルに与える。例として、図１０は、Ｖｐｐおよ
びＶ_BLdが印加された対象バイトのビット線の唯一可能
な組み合わせを示す。

【００４８】ビット線電圧を印加した結果、図６に示す
ような、プログラム妨害を起こす印加電圧のセットを有
する全てのセルが、ここでは、Ｖ_BL＝Ｖ_BLd（Ｖ_BLの代
わり＝０Ｖ）を有する。これは、セルのソースおよびド
レインを形成するＰ−Ｎ接合が、Ｖｐｐ−Ｖ_BLd（Ｖｐ
ｐの代わり−０Ｖ）の逆バイアスを有する。逆バイアス
の減少は、いくつかの有益な効果を有する。最初に、空
乏領域の幅が、空乏層により囲まれるシリコンの総体積
が減少するように低減される。これにより、電子の熱生
成が低減される。熱生成の速度Ｇは、等式Ｇ＝２ｎ_i／
τ_gにより概算される。ここでｎ_iは、シリコン内の固有
の担体濃度であり、τ_gは効果的な担体生成寿命であ
る。この固有密度ｎ_iは、シリコンの基本的な材料特性
であり、温度に高く依存し、温度が上昇するとともに増
加する。それゆえ、Ｇの単位は、毎秒１ｃｍ³で生成さ
れるｅｈｐである。空乏領域で毎秒生成されるｅｈｐの
総数の見積りを得るには、Ｇに空乏領域の体積を掛け
る。

【００４９】２番目に、空乏領域の電界が低減され、こ
れによって、空乏領域で毎秒発生するイオン化衝突が低
減され、次に、衝撃イオン化により毎秒発生する高エネ
ルギーの電子の総数を減少する。３番目に、空乏領域の
縁部からＮウェルに現われる電子の全体のエネルギー分
布が減少し、エネルギーの値を低減する。空乏領域の電
界が低減すると、トンネル絶縁体障壁を超えるために必
要な高エネルギーを備えるほど多くの電子を生成するこ
とが、統計学的により困難になる。これらの有益な効果
の結果、従来技術のセルのビット線に０Ｖが印加される
場合よりも、プログラム妨害を起こすまでに、より多く
の書込み／消去サイクルを要する。よって、メモリセル
がこのタイプのプログラム妨害の現象を起こす可能性
が、実質的に低くなる。

【００５０】半導体デバイス物理学の分野の当業者に
は、Ｖ_BLdの値が大きくなればなるほど、プログラム妨
害が改善されることは明白である。しかしながら、Ｖ
_BLdには上限があり、それを越えると他のプログラム妨
害が起こる。この一例としては、図１０に示すＭ_0,8と
表示されたセルについて見出すことができる。このセル
は、消去されないセルの１つである。このセルは、Ｖｐ
ｐであるＮウェル、および０Ｖのワード線を有するの
で、Ｎウェルの表面は反転され、浮動ゲートの下にチャ
ネルが形成される。このチャネルは、Ｐ＋ドレインを介
してビット線電圧に接続され、よって、ワード線とチャ
ネルの間には電位差があり、ここでは、Ｖ_BLdに接続さ
れる。浮動ゲートは、結合比の最も実効的な値（通常、
０．６〜０．８の範囲）で、ワード線に近接して結合さ
れ、接地にも近接する。チャネル上の正の電圧は、トン
ネル絶縁体に渡って電界を生じる。この電界は、結合比
およびＶ _BLdに依存するだけでなく、浮動ゲートに蓄積
された電荷Ｑｆｇにも依存する。最大の電界が、浮動ゲ
ートに蓄積された負の電荷を有する、書込み状態のセル
に対して発生する。電界が十分に大きなものであれば、
電子は、ファウラー−ノルトハイムトンネル効果によ
り、浮動ゲートを通りぬけて、チャネルの正の電位の方
向に向かう。有意なファウラー−ノルトハイムトンネル
効果に必要とされる１０ＭＶ／ｃｍよりも十分に低い電
界であっても、浮動ゲートからの電荷の損失が、書込み
／消去動作により繰り返し応力を加えられたトンネル絶
縁体を渡ってなおも発生する。応力を加えられた絶縁体
内の低い電界の漏れ現象は、「応力誘導漏れ電流（ｓｔ
ｒｅｓｓ−ｉｎｄｕｃｅｄ ｌｅａｋａｇｅ ｃｕｒｒ
ｅｎｔ）」（ＳＩＬＣ）と呼ばれ、当業者には周知であ
る。この効果は、Ｖ_BLdに上限を設定し、この限度は、
トンネル絶縁体の性質（厚さ、成長条件）、および結合
比に大きく依存する。Ｖ_BLdの実効的な上限は、約８Ｖ
であるが、ある技術では、２Ｖ程度に低いこともあり得
る。

【００５１】プログラム妨害に陥る可能性を改善するこ
とに加えて、本発明に従って、ビット線バイアスを印加
することは、消去されるバイト内のセルの隣接するカラ
ム間の絶縁を改善する（図５および１０を参照）。図５
において、Ｎウェル＃０では、隣接するビット線が異な
る電位にあり得ることが分かる。例えば、最も左にある
ビット線は、Ｖｐｐを印加されており、左から２番目の
ビット線は、ＮウェルがＶｐｐで、ポリシリコンワード
線が０Ｖであるところで、０Ｖを印加される。これは、
セルのカラム間で寄生電界トランジスタをオンにする最
悪の条件でもある。

【００５２】図１１は、セルカラム間で形成される寄生
電界トランジスタの概略断面図である。これは、カラム
と垂直方向で、ワード線に沿った断面である。この寄生
電界トランジスタの「ゲート酸化物」は、カラム間の厚
い電界酸化物であり、そのゲートはポリシリコンワード
線である。寄生電界トランジスタのソースおよびドレイ
ンは、隣接するカラム内のセルのＰ＋ドレインである。
メモリの製造プロセスは、この寄生電界トランジスタの
閾値電圧がＶｐｐよりも確実に大きくなるように設計さ
れるべきである。しかしながら、これに加えて、セルの
カラムは、ドレインからソースへの突き抜け現象も、確
実に起こらなくなるように、十分に離して間隔を置かな
ければならない。突き抜け現象が起こるのは、隣接する
カラムの空乏領域が接触するほど近接し、ドレイン電位
により、ソースからの電流注入（ｃｕｒｒｅｎｔ ｉｎ
ｊｅｃｔｉｏｎ）に対する障壁を下げることが可能にな
るときである。これは、短チャネルＭＯＳＦＥＴにおい
て、周知のドレイン誘導障壁低下（ｄｒａｉｎ−ｉｎｄ
ｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）（ＤＩ
ＢＬ）効果である。この効果は、カラム間の間隔をある
最小の値に制限し、それを下回ると、カラム間で大きな
漏れ電流が発生する。

【００５３】図１１は、カラムが十分に離れて配置され
ており、ドレイン空乏領域がソース空乏領域に接触しな
い場合を示す。図１２は、カラム間の間隔が狭く、ドレ
イン空乏領域がソース空乏領域と結合している場合を示
す。太い矢印は、ソースとドレイン間のリーク電流の電
流フローの経路を示す。図１２において、Ｖｐｐが第１
のビット線（電界トランジスタのソース）に印加され、
０Ｖが第２のビット線（電界トランジスタのドレイン）
に印加される。これにより、ドレイン−ソース電圧が、
Ｖｄｓ＝０Ｖ−Ｖｐｐ＝−Ｖｐｐとなる。

【００５４】図１３は、図１２と同様に、カラムの間隔
が狭い場合を示すが、０Ｖの代わりに、Ｖ_BLdが第２の
カラムに印加されている。Ｐ＋領域とＮウェルの間に形
成されるＰ−Ｎ接合を渡る逆バイアスが、ここでは、低
減されており、ドレイン空乏領域は、Ｎウェルまでは延
びていない。図１３を参照して、第２のカラムに電圧Ｖ
_BLdが印加され、寄生電界トランジスタのドレイン電圧
が低減し、Ｖｄｓ＝Ｖ_{B Ld}−Ｖｐｐとなる。Ｖｐｐおよ
びＶ_BLdがともに正の電圧であるので、Ｖｄｓの絶対値
が、第２のビット線が０Ｖである場合よりも、第２のビ
ット線がＶ_BLdである場合のほうが、小さいことを意味
する。これにより、ソースおよびドレインの空乏領域が
分離されたままとなり、カラムの間隔が狭くても、突き
抜け現象が起こらない。他の全てのファクターが等しい
ので、０Ｖが用いられている場合を除き、ビット線電圧
がＶ_BLdの場合に、突き抜け現象が起こる前は、カラム
が互いに近接して配置され得ることを意味する。これに
より、メモリアレイがむしろより狭いシリコンの範囲を
占めることになり、この技術のコスト効率を改善する。

【００５５】選択された群のメモリセルとビットの書込
みおよび選択的な消去を行い、他の選択されていない群
のメモリセルに格納されたデータに妨害をもたらす可能
性を低減する方法が開示される。この方法は、選択され
ていないセル内のビット線に印加されるバイアス電圧
を、セルの選択または非選択状態に応じて変更する。こ
れにより、選択されていないセルへ印加される電圧差を
低減し、選択されていないセルの個々の浮動ゲート上に
蓄積された電荷の量の好ましくない変化を意図せずに引
き起こす可能性が低減される。本発明の方法は、セルの
カラム間の電気的絶縁を、セル間の距離を広げることな
く改善する。

【００５６】

【発明の効果】本発明の改善されたプログラミング方法
によって、メモリセルの圧縮、小型化が可能となる。隣
接するセルを互いに接近して配置することことによっ
て、隣接するメモリセル間の電気的絶縁が達成される。
従ってメモリセルのサイズ変更に依存せず、プログラム
妨害の発生を低減するようなメモリセルの動作方法を可
能にする。

【図面の簡単な説明】

【図１】図１は、ｐチャネルメモリセルの概略回路図で
ある。

【図２】図２は、図１のデバイスのチャネルに沿った、
ビット線と平行な方向でのＰＥＥＣセルの概略断面図で
ある。

【図３】図３は、大規模メモリアレイの一部の概略図で
ある。

【図４】図４は、図３に対応する概略図であるが、「書
込み」電圧が太線の矩形により囲まれた、選択されたセ
ルの群に印加されている。

【図５】図５は、図３に対応する概略図であるが、「消
去」電圧を含む。

【図６】図６は、図４のセルＭ_0,8、Ｍ_0,9、Ｍ_0,10、ま
たはＭ_0,11のうちの１つの断面図である。

【図７】図７は、シリコン−トンネル絶縁体界面に到達
する高エネルギー電子に到達するまでの一連の現象を示
す。

【図８】図８は、エネルギー分布があるシリコン−トン
ネル絶縁体界面に到達する電子の密度の概念を概略的に
示すバンド図である。

【図９】図９は、図３に対応する概略図であるが、書込
み動作中に、ビット線電圧Ｖ_{BL d}が印加される。

【図１０】図１０は、図３に対応する概略図であるが、
消去動作中に、ビット線電圧Ｖ_{BL d}が印加される。

【図１１】図１１は、セルのカラム間に形成された寄生
フィールドトランジスタの概略断面図である。

【図１２】図１２は、カラム間の間隔が狭いために、ド
レイン空乏領域がソース空乏領域と結合している場合を
示す。

【図１３】図１３は、図１２と同様にカラム間の間隔が
狭いが、本発明の実施形態に従って、ドレイン空乏領域
が改善されている。

【符号の説明】

Ｖ_BL ビット線上の電圧 Ｖ_SRC ソース線上の電圧 Ｖ_WL ワード線上の電圧

フロントページの続き (72)発明者 ドナルド エス． ガーバー アメリカ合衆国 アリゾナ 85233， ギ ルバート， ウエスト ウィンドヘイブン アベニュー 1122 (72)発明者 ケント ディー． ヒューイット アメリカ合衆国 アリゾナ 85224， チ ャンドラー， ウエスト ケント ドライ ブ 2731 (72)発明者 デイビッド エム． デイビーズ アメリカ合衆国 アリゾナ 85048， フ ェニックス， イースト ブライアーウッ ド テラス 357 (72)発明者 ジェフリー シールズ アメリカ合衆国 アリゾナ 85248， チ ャンドラー， ダブリュー． レイブン ドライブ 1820

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１および第２の群のメモリセルを含む
   メモリを動作させる方法であって、第１の半導体領域に
   形成される該第１の群のセルは、ワード線および個々の
   ビット線に効果的に接続され、第２の半導体領域に形成
   される該第２の群のセルは、該ワード線および個々のビ
   ット線に効果的に接続され、該方法は、 第１の電圧を該ワード線に印加する工程と、 第２の電圧を該第１の半導体領域に印加する工程と、 選択された電圧を該第１の群のセルの該ビット線に印加
   する工程と、 第４の電圧を該第２の半導体領域に印加する工程と、 第５の電圧を該第２の群のセルの該ビット線に印加する
   工程と、を含み、 第１の時間の間に、該第１および該第４の電圧が実質的
   に同じであり、該第２および該選択された電圧が実質的
   に同じであり、該第５の電圧が該第１の電圧から該第２
   の電圧の範囲で選択され、第２の時間の間に、該第２お
   よび該第４の電圧が実質的に同じであり、且つ該第１の
   電圧とは異なり、該第５の電圧が該第１の電圧から該第
   ２の電圧の範囲で選択され、該選択された電圧が該第５
   の電圧および該第２の電圧から選択される、方法。
2. 【請求項２】 前記第１の時間の間に、前記第１の電圧
   が前記第２の電圧よりも大きい、請求項１に記載のメモ
   リを動作させる方法。
3. 【請求項３】 前記第２の時間の間に、前記第１の電圧
   が前記第２の電圧よりも小さい、請求項１に記載のメモ
   リを動作させる方法。
4. 【請求項４】 前記第１および前記第２の時間が、前記
   メモリのプログラミング中に発生する、請求項１に記載
   のメモリを動作させる方法。
5. 【請求項５】 メモリ内の第１の群のメモリセルを消去
   する方法であって、該方法は、少なくとも第１および第
   ２の群のセルを含み、第１の半導体領域に形成される該
   第１の群のセルは、ワード線に効果的に接続され、第２
   の半導体領域に形成される該第２の群のセルは、該ワー
   ド線に効果的に接続され、該方法は、 第１の電圧を該ワード線に印加する工程と、 第２の電圧を該第１の半導体領域に印加する工程と、 選択された電圧を該第１の群のセルの該ビット線に印加
   する工程と、 第４の電圧を該第２の半導体領域に印加する工程と、 第５の電圧を該第２の群のセルの該ビット線に印加する
   工程と、を含み、 該第２および該第４の電圧が実質的に同じであり、且つ
   該第１の電圧とは異なり、該第５の電圧が該第１の電圧
   から該第２の電圧の範囲で選択され、該選択された電圧
   が該第５および該第２の電圧から選択される、方法。
6. 【請求項６】 前記第１の電圧が前記第２の電圧より小
   さい、請求項５に記載のメモリ内の第１の群のメモリセ
   ルを消去する方法。
7. 【請求項７】 前記第２の電圧が正である、請求項６に
   記載のメモリ内の第１の群のメモリセルを消去する方
   法。
8. 【請求項８】 メモリ内の第１の群のメモリセルに書込
   みをする方法であって、該方法は、少なくとも第１およ
   び第２の群のセルを含み、第１の半導体領域に形成され
   る該第１の群のセルは、ワード線に効果的に接続され、
   第２の半導体領域に形成される該第２の群のセルは、該
   ワード線に効果的に接続される、該方法は、 第１の電圧を該ワード線に印加する工程と、 第２の電圧を該第１の半導体領域に印加する工程と、 第３の電圧を該第１の群のセルの該ビット線に印加する
   工程と、 第４の電圧を該第２の半導体領域に印加する工程と、 第５の電圧を該第２の群のセルの該ビット線に印加する
   工程と、を含み、 該第１および該第４の電圧が実質的に同じであり、該第
   ２および該第３の電圧が実質的に同じであり、該第５の
   電圧が該第１の電圧から該第２の電圧の範囲で選択され
   る、方法。
9. 【請求項９】 前記第１の電圧が前記第２の電圧よりも
   大きい、請求項８に記載のメモリ内の第１の群のメモリ
   セルに書込みをする方法。
10. 【請求項１０】 前記第１の電圧が正である、請求項９
    に記載のメモリ内の第１の群のメモリセルに書込みをす
    る方法。
11. 【請求項１１】 半導体領域に形成されるメモリセルを
    消去する方法であって、該セルの第１の群は、ワード線
    に効果的に接続され、該セルの第２の群は、該ワード線
    に効果的に接続され、該方法は、 第１の電圧を該ワード線に印加する工程と、 第２の電圧を該半導体領域に印加する工程と、 選択された電圧を該第１の群のセルの該ビット線に印加
    する工程と、 第４の電圧を該第２の群のセルの該ビット線に印加する
    工程と、を含み、 該第１および該第２の電圧が異なり、該第４の電圧が該
    第１の電圧から該第２の電圧の範囲で選択され、該選択
    された電圧が該第２および該第４の電圧から選択され
    る、方法。
12. 【請求項１２】 前記第１の電圧が前記第２の電圧より
    も小さい、請求項１１に記載のメモリ内の第１の群のメ
    モリセルを消去する方法。
13. 【請求項１３】 前記第２の電圧が正である、請求項１
    ２に記載のメモリ内の第１の群のメモリセルを消去する
    方法。