DE60122412T2

DE60122412T2 - Verbessertes Programmierungsverfahren für eine Speicherzelle

Info

Publication number: DE60122412T2
Application number: DE60122412T
Authority: DE
Inventors: Donald S. Gilbert Gerber; Jeffrey Chandler Shields; Kent D. Chandler Hewitt; David M Phoenix Davies
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2000-03-22
Filing date: 2001-03-12
Publication date: 2007-05-03
Anticipated expiration: 2021-03-13
Also published as: DE60122412D1; ATE337602T1; KR100523529B1; EP1137012B1; TW507200B; EP1137012A2; KR20010100834A; CN1317800A; JP2001319487A; EP1137012A3

Description

Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich auf ein verbessertes Verfahren dafür, Information in einem elektrisch veränderbaren Datenspeicher zu löschen und zu schreiben, und im Besonderen auf ein Verfahren, Information in einem elektrisch löschbaren programmierbaren Lesespeicher („EEPROM") zu löschen und zu schreiben.
Wir haben eine einzigartige Lösung entdeckt für das Problem der „Programmierungsstörung" in Datenspeicherzellen, wie zum Beispiel jenen in aktuellen P-Kanal EEPROM Anordnungen. Eine Programmierungsstörung tritt auf, wenn ein Schreiben oder ein Löschen einer selektierten Gruppe von Speicherzellen in. einer Matrix vorliegt und der Zustand oder der Inhalt von anderen, nicht selektierten Speicherzellen, von denen vorausgesetzt wird, dass sie unverändert bleiben, unabsichtlich geändert wird. Es kann sein, dass die Programmierungsstörung von solchen anderen, nicht selektierten Speicherzellen nicht als Folge eines einzelnen Programmierzyklus auftritt. Die unerwünschte Änderung kann fortschreitend und allmählich über viele (sogar Millionen von) Programmierzyklen auftreten. Das Problem der Programmierungsstörung kann ziemlich subtil und schwierig zu bemerken sein, kann aber für einige Anwendungen der Speicherzelle schwerwiegend einschränkend sein.
Wir verwenden die Nomenklatur für elektrische Vorgänge die auf eine Matrix von Datenspeicherzellen ausgeführt werden auf eine leicht andere Art, als dies typischerweise auftritt. Wir verwenden hier den Ausdruck „Schreiben", um uns auf einen Vorgang zu beziehen, in dem Elektronen auf ein erdfreies Gate (floating gate) gestellt werden. Wir verwenden den Ausdruck „Löschen", um uns auf einen Vorgang zu beziehen, in dem Elektronen von einem erdfreien Gate (floating gate) entfernt werden. Der Ausdruck „programmieren", wie er hier gebraucht wird, bezieht sich auf einen Zyklus der Programmierung von Speicherzellen, der einen Schreibvorgang und einen Löschvorgang umfasst.
Außerdem ist wegen der Notwendigkeit, die Datenspeicherzellen dicht zu packen, die elektrische Isolierung zwischen benachbarten Spalten von Speicherzellen in einem Byte von Speicherzellen, die gelöscht werden, von Belang. Die Spalten von Speicherzellen müssen so verteilt werden, dass ein akzeptabler Grad an elektrischer Isolierung aufrechterhalten wird.
Diese Erfindung stellt eine Verbesserung der Anordnung und des Betriebs dar gegenüber denen, die beschrieben sind in dem US Patent 5,790,455, „Low Voltage Single Supply CMOS Electrically Erasable Read-Only Memory", in dem US Patent 5,986,931 „Low Voltage Single CMOS Electrically Erasable Read-Only Memory" und in der US Patentanmeldung mit der Seriennummer 09/272,675 die den Titel „ Independently Programmable Memory Segments within a PMOS Electrically Erasable Programmable Read Only Memory Array Achieved by N-well Separation and Method Therefor" aufweist, am 19. März 1999 eingereicht wurde und demselben Antragsteller zugeteilt wurde wie die vorliegende Anmeldung. Auf Grundlage von diesen zwei Patenten und dieser zwei Anmeldungen fasst das Nachfolgende die allgemeine Anordnung einer EEPROM Datenspeichermatrix und der elektrischen Spannungen zusammen, die während der Schreib- und Löschvorgänge darauf angewandt werden.
Das Problem der Programmierungsstörung tritt auf, weil Gruppen von Speicherzellen eine Anzahl von gemeinsamen Anschlüssen teilen, einschließlich: einer Bitleitung, einer Wortleitung, einer Sourceleitung und einer N-Wanne. Die Speicherzellen müssen diese Anschlüsse jedoch teilen, um die Datenspeichermatrix kompakt zu machen und die Anzahl der in diese hinein geführten Signalleitungen zu reduzieren. Die elektrische Isolierung zwischen den benachbarten Datenspeicherzellen ist ein Anliegen, weil es notwendig ist, benachbarte Speicherzellen so nahe bei einander zu platzieren wie möglich, um die Matrix kompakt auszuführen. Daher ist ein Verständnis der Anordnung und des Betriebs einer aktuellen Datenspeichermatrix wichtig, um zu verstehen, wie das Problem der Programmierungsstörung und das Problem der elektrischen Isolierung offensichtlich werden und wie die vorliegende Erfindung diese zwei Probleme anspricht.
Die 1 zeigt ein schematisches Schaltungsdiagramm einer P-Kanal Datenspeicherzelle, auf die als PEEC Speicherzelle Bezug genommen werden wird (P-Kanal EEPROM Speicherzelle). 2 zeigt eine schematisches Querschnittsdarstellung der PEEC Speicherzelle entlang des Kanals der Anordnung gemäß 1 und in einer zur Bitleitung parallelen Richtung. Durch Vergleichen der 1 und 2 kann eine Übereinstimmung zwischen den verschiedenen symbolischen Darstellungen der Speicherzellenkomponenten in 1 mit ihrer physischen Ausführungsform im Querschnitt der 2 ersehen werden. Zum Beispiel sind die Source und der Drain der Speicherzelle in 1 durch einfache Leitungen auf jeder Seite der Wortleitung dargestellt und diese sind tatsächlich Diffusionen vom p-Typ in einer n-Wanne, die, wie in 2 dargestellt, von vielen Datenspeicherzellen geteilt wird. In der Tat wird jede Source- und Draindiffusion tatsächlich von zwei benachbarten Speicherzellen geteilt. Die „Fragmente" von Poly 2 links und rechts von der Poly 2 Wortleitung der Speicherzelle in der Mitte des Diagramms weisen darauf hin. Aus der 1 kann ersehen werden, dass es vier Anschlusselemente zu der Speicherzelle gibt: (1) die Poly 2 Wortleitung, die von einer Reihe von Speicherzellen geteilt wird, (2) die Source, die mit der metallenen Sourceleitung verbunden ist, (3) den Drain, der mit der metallenen Bitleitung verbunden ist, und (4) der N-Wannenkörper, der eine Region aus Silizium vom n-Typ ist, die von mehreren Spalten von Speicherzellen geteilt wird. Physisch verlaufen die metallene Bitleitung und die Sourceleitung parallel zu einander in Paaren entlang jeder Spalte der Matrix nach unten. Jede Spalte von Speicherzellen weist eine Bitleitung und eine Sourceleitung auf.
In 2 verläuft der Querschnitt entlang und durch die Bitleitung, so dass die metallene Leitung im Querschnitt sichtbar ist. Die metallene Sourceleitung und ihr Anschluss zur p+ Sourceregion ist in 2 nicht sichtbar, weil sie parallel zur Bitleitung verläuft und sich außerhalb der Ebene des Papiers befindet. 1 zeigt auch an, wo elektrische Spannungen auf die PEEC Speicherzelle angewandt werden, um die Speicherzelleninformation zu programmieren oder zu lesen. Diese elektrischen Spannungen sind als V_BL (die elektrische Spannung auf der Bitleitung), V_NW (die elektrische Spannung auf der gemeinsamen N-Wannenregion), V_SRC (die elektrische Spannung auf der Sourceleitung), und V_WL (die elektrische Spannung auf der Wortleitung) gekennzeichnet.
3 zeigt ein schematisches Diagramm eines Teils eines großen Datenspeicherarrays. Eine N-Wannenregion ist als ein Kasten aus gestrichelten Linien dargestellt, der eine große Gruppe von Datenspeicherzellen umgibt. In der Figur sind zwei N-Wannen, bezeichnet als N-Wanne #0 und N-Wanne #1 dargestellt. Die N-Wanne #0 umfasst acht vollständige Spalten von Speicherzellen. Die N-Wanne #1 würden normalerweise auch acht Spalten von Speicherzellen umfassen, aber auf Grund von beschränktem Platz in der Figur werden nur 4 Spalten gezeigt. Es werden acht Spalten als in einer N-Wanne enthalten gezeigt, weil dies die typische Größe eines "Bytes" oder "Worts" von Information ist. Ein "Byte" oder "Wort" wäre tatsächlich die Anzahl von Speicherzellen entlang der Überschneidung einer Wortleitung mit der Anzahl von Spalten in einer N-Wanne. Daher umfasst eine N-Wanne viele Bytes oder Wörter, entsprechend den vielen Wortleitungen, die die N-Wanne queren. Es könnte jedoch jede beliebige Anzahl von Spalten von einer einzelnen N-Wanne umfasst werden (das heißt die Größe des "Bytes" oder des "Worts" könnte 14, 16, 32 oder irgendeine für das Produkt erwünschte Zahl sein). Auch könnte es jede Anzahl von N-Wannensegmenten in dem großen Ar ray geben. Nur zwei werden dargestellt, weil dies für die vorliegende Beschreibung ausreichend ist.
In 3 werden auf Grund von Platzbeschränkungen nur die obersten vier und die letzten zwei Reihen von Speicherzellen (Wortleitungen) dargestellt. Gemäß dieser Figur wird angenommen, dass es n +1 Wortleitungen gibt, die von 0 bis n nummeriert sind. Die Anzahl n kann nur einige betragen, oder es könnten Hunderte oder Tausende sein. Das schematische Diagramm für eine PEEC Speicherzelle, das in 1 dargestellt wird, kann aus dem in 3 beschriebenen Array vielfach wiederholt ersehen werden. Speicherzellen in der gleichen Spalte teilen sich eine Bitleitung, eine Sourceleitung und die N-Wanne (siehe die drei parallelen Leitungen, die in jeder Spalte hinunterlaufen). Speicherzellen in derselben Reihe teilen eine Wortleitung (siehe die einzelne waagerechte Leitung, die entlang jeder Reihe läuft). Alle Speicherzellen im Array werden individuell durch Schreibweise M_x,y identifiziert, wobei x = die Reihennummer und y = die Spaltennummer darstellt.
An dem unteren Ende jeder Spalte ist der letzte Transistor keine PEEC Speicherzelle, sondern ein Sourceauswahltransistor, gekennzeichnet durch die Schreibweise Q_z,y, wobei z = die Nummer der N-Wanne, und y = die Spaltennummer sind. Der Sourceauswahltransistor wird, wie in den Patenten gemäß dem Stand der Technik gelehrt, am unteren Ende jeder Spalte verwendet, um die Sourceleitungen der Spalten während des Löschvorgangs zu trennen. Ansonsten könnte der unerwünschte Zustand auftreten, dass die Hochspannung bei der Programmierung mit Masse kurzgeschlossen werden könnte. Der Sourceauswahltransistor muss eingeschaltet werden, um eine Speicherzelle zu lesen, und ausgeschaltet werden, während des Löschanteils eines Programmierzyklus. Dies wird erreicht durch die von links nach rechts verlaufende Leitung, die alle Gates der Sourceauswahltransistoren verbindet, und an ihrem Endpunkt das Spannungslabel V_sel aufweist. Wenn der Sourceauswahltran sistor eingeschaltet wird, verbindet er die elektrische Spannung V_src, welche mit allen Sourceleitungen aller Sourceauswahltransistor verbunden ist. Die auf die N-Wannen angewandten elektrischen Spannungen sind mit V_NW0 und V_NW1 bezeichnet. Die auf die Wortleitungen angewandten elektrischen Spannungen sind mit V_WL0, V_WL1 ..., V_WLn bezeichnet. Die auf die Bitleitungen angewandten elektrischen Spannungen sind mit V_BL0, V_BL1 usw. bezeichnet. Viele handelsübliche Produkte, wie zum Beispiel "byteweise anwählbare" oder "full-featured" EEPROM Datenspeicher, wählen und programmieren nur ein Byte von Speicherzellen auf einmal und lassen alle anderen Bytes in dem Array unverändert. Dieses Merkmal wird in der folgenden Beschreibung vorausgesetzt.
Die weiter oben genannt U.S. Patentanmeldung offenbart die Segmentierung von N-Wannen, um die Speicherzellen entlang jeder Wortleitung in individuell programmierbare Bytes zu trennen. Die weiter oben genannten Patente spezifizieren die auf Speicherzellen angewandten elektrischen Spannungen in der N-Wanne, die das zu programmierende Byte enthält, geben aber nicht die elektrischen Spannungen an, die auf Speicherzellen in deselektierten (das heißt nicht selektierten) N-Wannen anzuwenden sind. Die auf die deselektierten N-Wannen und ihre zugehörigen Bitleitungen angewandten elektrischen Spannungen sind in der weiter oben genannten U.S. Patentanmeldung spezifiziert.
Bei den weiter oben beschriebenen Datenspeicherzellen stellt die Schreiboperation Elektronen auf das erdfreie Gate der Datenspeicherzellen, in die geschrieben wird. Dies bewirkt eine Änderung in der Schwellenspannung des Datenspeichertransistors zu einem niedrigen negativen oder vielleicht einem positiven Wert. Der verflochtene Auswahltransistor in der Speicherzelle verhindert jedoch, dass die gesamte Speicherzellenschwelle einen positiven Wert einnimmt. Das Ergebnis der Schreiboperation ist, dass eine Speicherzelle während eines anschließenden Lesevorgangs leitend wird.
4 zeigt ein schematisches Diagramm, das dem von 3 entspricht, aber mit den elektrischen Spannungen, die angewandt würden, um eine "Schreib" Operation auf das Zielbyte von Speicherzellen auszuführen, die durch das fett gedruckte Rechteck umfasst sind. Nach dem Ausführen des "Schreibens" würden die Speicherzellen im Zielbyte während eines anschließenden Lesevorgangs in den leitenden Zustand versetzt. Für alle anderen Bytes von Speicherzellen in dem Array, als "deselektierte" Bytes bezeichnet, ist es beabsichtigt, dass diese unverändert bleiben, wobei die in ihren erdfreien Gates gespeicherte elektronische Ladung unverändert bleibt. Die N-Wanne des zu schreibenden Bytes, die N-Wanne #0 in dem in der Figur gezeigten Beispiel, wird auf 0V gesetzt und die N-Wannen von allen anderen Bytes, die deselektiert sind (nicht ausgewählt und nicht zu ändern) werden auf die elektrische Programmierspannung V_pp gesetzt. V_pp ist die "elektrische Spannung hohen Pegels", die bei Programmiervorgängen verwendet wird, und liegt typischerweise im Bereich von 12 bis 20V. Die Wortleitung des zu schreibenden Bytes wird auf V_pp gesetzt, und die Wortleitungen aller nicht selektierten Bytes werden auf 0V gesetzt. Alle Bitleitungen werden auf 0V gesetzt. Die Sourceauswahlleitung weist ein V_sel > = 0V auf und die Sourceleitung weist ein V_src = 0V auf. Die Sourceauswahltransistoren sind alle Anordnungen vom Typ p-Kanal Anreicherung, was bedeutet, dass sie eine elektrische Gate-Sourc-Spannung V_gs aufweisen müssen, die negativer ist als die elektrische Schwellenspannung V_tp der Anordnung, damit ihre Kanäle angeschaltet, das heißt leitend werden. Die in der Schreiboperation angewandten Beschaffenheiten der elektrischen Spannung bewirken, dass Sourceauswahltransistoren des selektierten Bytes (Q_0,0 bis Q_0,7) nicht leitend oder ausgeschaltet sind. Auf diese Weise sind alle Sourceleitungen in der selektierten N-Wanne (40) erdfrei. Die Sourceauswahltransistoren in den nicht selektierten N-Wannen können an oder aus sein, abhängig von dem genauen Wert von V_sel. In jedem Fall ist es nicht entscheidend, ob diese Sourceauswahltran sistoren ein oder aus sind, und ob die Sourceleitungen erdfrei oder mit 0V verbunden sind. Die Ergebnisse für die Schreiboperation werden die gleichen sein.
Da die Datenspeicherzellen und die Sourceauswahltransistoren in den deselektierten N-Wannen die horizontal im Array verlaufenden Signalleitungen (zum Beispiel die Wortleitungen) mit den Speicherzellen in der selektierten N-Wanne (in 4 N-Wanne #0) teilen, müssen ihre elektrischen Spannungen so gesetzt sein, dass keine Änderung in der gespeicherten Ladung in den deselektierten oder nicht ausgewählten Datenspeicherzellen bewirkt wird. Die elektrische Spannung der Wortleitung des Bytes, in das geschrieben wird, liegt bei V_pp mit der selektierten N-Wanne bei 0V, um zu bewirken, dass Elektronen durch die dünne dielektrische Schicht zwischen der N-Wanne und dem erdfreien Gate tunneln. Dies erfordert es, dass auf alle deselektierten N-Wannen v_pp angewandt wird, um zu vermeiden, auch die Speicherzellen entlang derselben Wortleitung zu beschreiben (zum Beispiel die Speicherzellen M_0,8 bei M_0,11 gemäß 4). Die deselektierten Wortleitungen weisen ein über die selektierte N-Wanne auf sie angewandtes 0V auf, um zu vermeiden, in die unselektierten Speicherzellen zu schreiben. Für Speicherzellen in den deselektierten N-Wannen, die V_pp empfangen, weisen diese gleichen Wortleitungen 0V auf. Daher müssen die Bitleitungen der Speicherzellen in den deselektierten N-Wannen 0V auf diese angewandt haben, um es zu vermeiden, die Ladung auf ihren erdfreien Gates zu ändern. Ein Beispiel für eine solche Speicherzelle ist M_1,8. Deren N-Wanne liegt an V_pp, und ihre Wortleitung liegt an 0V, wodurch bewirkt wird, dass sich der Speicherzellenkanal in Sperrrichtung befindet. Ist jedoch die Bitleitung dieser Speicherzelle auf 0V gesetzt, wird die Sperrschicht von im Speicherzellenkanal unter dem erdfreien Gate vorhandener Ladung auch auf 0V gestellt, da sie elektrisch über den p-Typ diffundierten Drain mit der Bitleitung verbunden ist. Auf diese Weise beträgt die Potentialdifferenz zwischen der Wortleitung und der Sperrschicht unter dem erdfreien Gate 0V, und es sollte keine unbeabsichtigte Programmierung auftreten.
Der Löschvorgang entfernt Elektronen aus den erdfreien Gates der Speicherzellen, die gelöscht werden, wodurch diesen eine hohe negative Schwellenspannung gegeben wird und wodurch bewirkt wird, dass sie nicht im leitenden Zustand befinden, wenn sie ausgelesen werden. 5 zeigt ein schematisches Diagramm, das 3 entspricht, aber mit elektrischen Spannungen, die für einen Löschvorgang angewandt werden. Wie bei 4 ist ein Zielbyte von einem Rechteck mit fett gedruckter Linie eingerahmt. Im Gegensatz zu der Schreiboperation, in der alle Speicherzellen im Zielbyte in einen vorbestimmten Zustand versetzt werden, löscht der Löschvorgang nur Speicherzellen im Zielbyte, die erwünschter Weise im nicht leitenden Zustand sind. Der Löschvorgang belässt die anderen Speicherzellen im Zielbyte im leitenden Zustand. Dies ermöglicht es, ein "Bitmuster" in das Byte von Speicherzellen einzuprägen, wobei sich einige davon im binären Zustand "0" und einige im binären Zustand "1" befinden. Wie weiter oben angemerkt, umfasst ein Programmierzyklus das Schreiben aller Speicherzellen auf einen vorherbestimmten Zustand (zum Beispiel einen leitenden Zustand) und dann selektiv einige der Speicherzellen in einen nicht leitenden Zustand zu löschen und die anderen unverändert zu lassen. Nur Speicherzellen mit ihren im Löschvorgang auf V_pp gestellten Bitleitungen werden gelöscht, jene mit auf 0V gestellten Bitleitungen werden im geschriebenen Zustand belassen. In dem in 5 gezeigten Beispiel werde nur die Speicherzellen M_0,0 und M_0,2 im Zielbyte gelöscht. Das Zielbyte hat seine N-Wanne auf V_pp und seine Wortleitung auf 0V gesetzt. Deselektierte Wortleitungen sind auf V_pp und V_sel = V_pp gesetzt, so dass alle Sourceauswahltransistoren aus sind und alle Sourceleitungen von V_src abgeklemmt sind. Vergleicht man die 4 und 5, kann es ersehen werden, dass die deselektierten N-Wannen (N-Wanne #1) und ihre zugehörigen Bitleitungen beim Löschvorgang die gleichen angewandten elektrischen Spannungen aufweisen wie beim Schreibvorgang. Die Hauptdifferenz, die diese deselektierten Speicherzellen sehen, ist eine Umkehrung der elektrischen Spannungen der Wortleitungen, mit der Wortleitung des Zielbytes auf 0V statt V_pp gesetzt und den deselektierten Wortleitungen auf V_pp gesetzt anstatt auf 0V. Der gleiche Ansatz, um das unerwünschte Löschen von den Speicherzellen in diesen deselektierten N-Wannen bei einem Schreibvorgang zu verhindern, trifft für den Löschvorgang ebenfalls zu. Es sollte angemerkt werden, das alles des Obigen in dem U.S. Patent Nr. 5,986,931 (im Besonderen 2l, Tabelle 8 und Textspalte 22 des Patents) erörtert wird. Dieses Patent offenbart die auf die deselektierte N-Wannen (zum Beispiel N-Wanne #1 in 4) angewandten elektrischen Spannungen und die darin enthaltenen Bitleitungen nicht.
Der Lesevorgang erfordert es nur niedrige elektrische Spannungen auf das Array anzuwenden, um zu bestimmen, welche Datenspeicherzellen leitend sind und welche nicht leitend sind. Die Details dazu, Speicherzellen zu lesen, sind gut bekannt und für ein Verständnis der vorliegenden Erfindung nicht wichtig.
Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren für den Betrieb einer Datenspeicherzelle zur Verfügung zu stellen, um den Fall des Problems der Programmierungsstörung zu reduzieren.
Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren für den Betrieb einer Datenspeicherzelle zur Verfügung zu stellen, um den Fall des Problems der Programmierungsstörung zu reduzieren, das nicht davon abhängig ist, die Größe einer Datenspeicherzelle zu ändern.
Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, um eine Datenspeicherzelle zu betreiben, das eine hohe Packungsdichte von Datenspeicher zellen erlaubt, ohne die elektrische Isolierung zwischen den Spalten der Speicherzelle zu opfern.
Es ist noch ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, um eine Datenspeicherzelle zu betreiben, das eine ausreichende elektrische Isolierung zwischen den Spalten von Datenspeicherzellen zur Verfügung stellt, ohne die Entfernung zwischen den Spalten von Speicherzellen zu steigern.
Es ist noch ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, um eine Datenspeicherzelle zu betreiben, das eine größere Flexibilität im Herstellungsprozess ermöglicht, ohne die Speicherzellendichte oder die elektrische Isolierung zwischen Spalten von Datenspeicherzellen zu opfern.
Dieses Ziel kann durch jedes der Verfahren entsprechend den unabhängigen Ansprüchen erreicht werden. Weitere Verbesserungen sind in die abhängigen Ansprüche einbezogen. Zum Beispiel ist eine erste Gruppe von Speicherzellen in einer ersten Halbleiterregion ausgeformt und funktionsfähig mit einer Wortleitung verbunden. Speicherzellen einer zweiten Gruppe sind in einer zweiten Halbleiterregion ausgeformt und funktionsfähig mit der Wortleitung verbunden. Entsprechend einem Aspekt der vorliegenden Erfindung umfasst das Verfahren, eine passende elektrische Spannung auf die Wortleitung anzuwenden und eine zweite elektrische Spannung auf die erste Halbleiterregion anzuwenden. Die Bitleitungen der ersten Gruppe von Speicherzellen empfangen ausgewählte elektrische Spannungen und der zweite Halbleiterbereich empfängt eine vierte elektrische Spannung, und eine fünfte elektrische Spannung wird auf die Bitleitungen der zweiten Gruppe von Speicherzellen angewandt. Während eines ersten Zeitabschnitts des Betriebs des Datenspeichers sind die ersten und vierten elektrischen Spannungen im Wesentlichen die Gleichen und die zweite und die ausgewählte elektrischen Spannungen sind im Wesentlichen die Gleichen und die fünfte elektrische Spannung ist eine positive elektrische Spannung in Bezug auf Masse und ausgewählt aus dem Bereich zwischen der ersten elektrischen Spannung und der zweiten elektrischen Spannung. Während eines zweiten Zeitabschnitts des Betriebs des Datenspeichers sind die zweiten und vierten elektrischen Spannungen im Wesentlichen die Gleichen und unterschiedlich zu der ersten elektrischen Spannung, die fünfte elektrische Spannung ist eine positive elektrische Spannung in Bezug auf Masse und ausgewählt aus dem Bereich zwischen der ersten elektrischen Spannung und der zweiten elektrischen Spannung und die ausgewählten elektrischen Spannungen werden aus den zweiten und fünften elektrischen Spannungen ausgewählt.
Ein Verfahren zum Löschen von Datenspeicherzellen in einer Halbleiterregion mit einer ersten Gruppe von Speicherzellen, funktionsfähig verbunden mit einer Wortleitung, und einer zweiten Gruppe von Speicherzellen, funktionsfähig verbunden mit der Wortleitung, kann die Schritte umfassen, eine erste elektrische Spannung an die Wortleitung anzulegen; eine zweite elektrische Spannung an die Halbleiterregion anzulegen; ausgewählte elektrische Spannungen an die Bitleitungen der ersten Gruppe von Speicherzellen anzulegen; und eine vierte elektrische Spannung an die Bitleitungen der zweiten Gruppe von Speicherzellen anzulegen. Die ersten und zweiten elektrischen Spannungen sind unterschiedlich, die vierte elektrische Spannung ist eine positive elektrische Spannung in Bezug auf Masse und ausgewählt aus dem Bereich zwischen der ersten elektrischen Spannung und der zweiten elektrischen Spannung, die ausgewählten elektrischen Spannungen werden aus den zweiten und vierten elektrischen Spannungen ausgewählt.
Die vorliegende Erfindung kann auf viele Arten von Datenspeichern angewandt werden und im Besonderen auf jene Datenspeicher, die Information durch Speichern von Ladungen in einem Speicherzellentransistor speichern. Als Beispiel für eine Ausführungsform der vorliegenden Erfindung erörtert das Nach folgende die vorliegende Erfindung in Anbetracht einer veranschaulichenden Anordnung eines EEPROMs.
1 zeigt ein schematisches Schaltbild einer p-Kanal Datenspeicherzelle.
2 zeigt eine schematische Abbildung des Querschnitts der PEEC Speicherzelle entlang des Kanals der Anordnung gemäß 1 und in einer zur Bitleitung parallelen Richtung.
3 zeigt schematisches Diagramm eines Teils eines großen Datenspeicherarrays.
4 zeigt ein schematisches Diagramm entsprechend 3, jedoch mit elektrischen "Schreib-" Spannungen, die an eine ausgewählte Gruppe von Speicherzellen angelegt werden, die durch das fett gedruckte Rechteck eingefasst sind.
5 zeigt ein schematisches Diagramm entsprechend 3, jedoch mit den elektrischen "Lösch-" Spannungen.
6 zeigt eine Sicht im Querschnitt auf eine der Speicherzellen M_0,8, M_0,9, M_0,10 oder M_0,11 gemäß 4.
7 veranschaulicht die Folge der Ereignisse, die bis zum Ankommen eines energetischen Elektrons an dem Siliziumtunnel der dielektrischen Schnittstelle führen.
8 zeigt ein Bänderdiagramm, das schematisch zusammen mit einer Verteilung der Energien das Konzept einer Gesamtheit von Elektronen veranschaulicht, die an dem Siliziumtunnel der dielektrischen Schnittstelle ankommen.
9 zeigt ein schematisches Diagramm entsprechend 4, jedoch mit der Anwendung einer elektrischen Bitleitungsspannung, V_BLd, während eines Schreibvorgangs.
10 zeigt ein schematisches Diagramm entsprechend 5, jedoch mit der Anwendung einer elektrischer. Bitleitungsspannung, V_BLd, während eines Löschvorgangs.
11 zeigt ein schematisches Querschnittsdiagramm des parasitären Feldtransistors, der zwischen den Speicherzellenspalten ausgebildet wird.
12 veranschaulicht den Fall, in dem der Abstand zwischen den Spalten so eng ist, dass die Drainverarmungsregion und die Sourceverarmungsregion ineinander übergehen.
13 veranschaulicht den Fall mit dem gleichen engen Spaltenabstand wie in 12, jedoch mit einer verbesserten Drainverarmungsregion entsprechend einer Ausführungsform der Erfindung.
Eine Programmierungsstörung ist die unabsichtliche Veränderung der Ladung auf dem erdfreien Gate einer Speicherzelle, die sich nicht in dem Zielbyte befindet, das während des Programmierzyklus programmiert wird. Eine Programmierungsstörung kann während der Schreib- oder Löschvorgänge auftreten und kann inkremental auftreten, wodurch viele Programmierzyklen erforderlich sind, bevor die elektrische Schwellenspannung der Speicherzelle ausreichend verschoben wird, um einen anderen binären Zustand sarzustellen als ursprünglich programmiert. Obwohl es sogar für jene, die auf dem Gebiet der Erfindung erfahren sind, nicht offensichtlich ist, kann eine Programmierungsstörung unter den in den 4 beziehungsweise 5 angewandten Schreib- und Löschbedingungen stattfinden. Dies ist so, obwohl bei der Schreiboperation sogar andere Gruppen von Speicherzellen betroffen sind als beim Löschvorgang.
Mit Bezug auf 4, können die bei einem Schreibvorgang auf die Speicherzellen in der deselektierten N-Wanne entlang derselben Wortleitung wie das zu schreibende Byte angewandten elektrischen Spannungen betrachtet werden. Dies sind die Speicherzellen, die in der Figur mit M_0,8, M_0,9, M_0,10 oder M_0,11 bezeichnet sind. Diese Speicherzellen haben ihre N-Wanne und Wortleitung beide auf V_pp gesetzt und ihre Bitleitungen auf 0V gesetzt. Wenn V_sel = 0V, dann sind die Sourceauswahltransistoren in dieser N-Wanne alle eingeschaltet und die Sourceleitungen dieser Speicherzellen sind mit V_src = 0V beschaltet. Selbst wenn V_sel = V_pp und die Sourceauswahltransistoren ausgeschaltet sind, sind die Sourcen von M_0,8, M_0,9, M_0,10 und M_0,11 immer noch mit den an den Bitleitungen angelegten 0V verbunden, weil die anderen Speicherzellen entlang der Spalte mit ihren Wortleitungen bei 0V und der N-Wanne bei V_pp leitend sein und die gemeinsame Sourceleitung mit der elektrischen Spannung der Bitleitung verbinden.
6 zeigt eine Sicht im Querschnitt auf eine der Speicherzellen M_0,8, M_0,9, M_0,10 oder M_0,11 gemäß 4 mit der Reihe von angelegten elektrischen Spannungen, die weiter oben aufgelistet ist. In der Figur wird die metallurgische Sperrschichtgrenze (durchgezogener Strich) gezeigt, wie auch die Grenzen der Verarmungsregion (gestrichelte Linien), die sich sowohl in die P+ Seite der Sperrschicht als auch die Seite der N-Wanne der Sperrschicht erstreckt. Wie jemand mit gewöhnlichen Kenntnissen in der Technik der Physik von Halbleiteranordnungen erkennen kann, erstreckt sich die Verarmungsregion viel weiter in die Seite der N-Wanne des p-n Übergangs als die P+ Seite, bedingt durch die typischerweise viel niedrigere Dotierungskonzentration in der N-Wanne gegenüber den P+ Regionen, die den Drain und die Source ausformen. In der Figur wird davon ausgegangen, dass sich die betrachtete Speicherzelle im gelöschten Ladungszustand befindet, mit einer positiven Nettoladung auf dem erdfreien Gate in diesem Beispiel. Dies ist mit der Reihe von "+" Zeichen auf dem erdfreien Gate symbolisiert. Das tatsächliche Potential des erdfreien Gates ist eine Funktion der Nettoladung auf diesem und der Potentiale der N-Wanne und der Wortleitung, die ihre Potentiale kapazitiv damit koppeln. Wenn es eine Nettoladung von Null auf dem erdfreien Gate gäbe und sowohl an der N-Wanne wie auch an der Wortleitung, wie in der Figur gezeigt, V_pp anliegt, dann würde das Potential des erdfreien Gate ebenfalls bei ungefähr V_pp liegen. Da jedoch eine positive Nettoladung auf dem erdfreien Gate vorausgesetzt wird, liegt das Potential des erdfreien Gates bei irgendeinem Wert größer als V_pp. Für eine gelöschte Speicherzelle würde das Potential auf Grund von Ladung auf dem erdfreien Gate typischerweise im Bereich von +2 V bis +6 V liegen. Daher würde das tatsächliche Potential des erdfreien Gates bei den in der Figur gezeigten, angelegten elektrischen Spannungen im Bereich von V_pp + 2 V bis V_pp + 6 V liegen. Obwohl dieselbe elektrische Spannung auf sowohl die N-Wanne unterhalb des erdfreien Gates als auch auf die dieses umgebende Wortleitung geleitet wird, ergibt sich ein elektrisches Feld über das Tunneldielektrikum zwischen dem erdfreien Gate und der N-Wanne. Die Richtung des elektrischen Felds ist so, dass es zum Beispiel bewirkt, dass Elektronen an die Oberfläche der N-Wanne unter dem erdfreien Gate angezogen werden. Das Feld ist jedoch nicht stark genug, um das normale Fowler-Nordheim Tunneln von Elektronen über das Tunneldielektrikum und auf das erdfreie Gate zu bewirken, wie es bei der Schreiboperation verwendet wird. Dieser Mangel an Tunneln besteht, solange die Leitungselektronen in der N-Wanne Energien nahe dem Leitungsenergieband in der N-Wanne aufweisen. Wenn jedoch einem Teil der Gesamtheit der Elektronen der Leitungsbänder ausreichende Energie oberhalb des Energieniveaus des Leitungsbandes zur Verfügung gestellt wird, können einige Elektronen genügend Energie aufweisen, um die Energiebarriere zwischen den Leitungsbändern der N-Wanne aus Silizium und dem Tunneldielektrikum zu überwinden. Wenn das Tunneldielektrikum SiO2 wäre, würde die Höhe dieser Barriere etwa 3,2 eV betragen. Nachdem sie die Energiebarriere überwunden haben, sind diese energetischen oder "heißen" Elektronen dann dazu in der Lage, ihrem Weg durch das Tunneldielektrikum und auf das erdfreie Gate zu machen. Sie würden dann damit beginnen, die anfangs vorliegende positive Ladung auf dem erdfreien Gate zu kompensieren. Wenn über die Zeit genug Elektronen die Energiebarriere überwinden und sich auf dem erdfreien Gate ansammeln, dann ändert sich der Ladungszustand der Datenspeicherzelle im Verlauf eines anschließenden Lesevorganges vom nicht leitenden gelöschten Zustand in den leitenden geschriebenen Zustand, was zu einem Verlust oder einer Verfälschung der gespeicherten Daten führt.
Wenn, wie weiter oben bemerkt, Elektronen mit einer Energie ausreichend größer als die Energie der Siliziumleitungsbänder in der N-Wanne nahe dem erdfreien Gate vorhanden wären, könnten sie die Barriere des Tunneldielektrikums überwinden und die Ladung auf dem erdfreien Gate ändern. Die Aufmerksamkeit wird jetzt darauf gerichtet, wie diese energetischen Elektronen in der Wanne erzeugt werden könnten. Jene mit gewöhnlichen Fertigkeiten in der Technik der Physik von Halbleiteranordnungen wissen, dass es eine Anzahl von Mechanismen gibt, durch die Elektron-Loch-Paare (electron-hole pairs, ehp) in einer in Sperrrichtung betriebenen P-N Übergangsverarmungsregion erzeugt werden können. Die wichtigsten Mechanismen sind: (1) thermische Erzeugung, (2) Aufprallionisierung, (3) Band zu Band Tunneln und (4) optische Erregung. Es ist sinnvoll, optische Erregung als einen wichtigen Mechanismus bei der vorliegenden Beschreibung nicht zu berücksichtigen, weil bei den EEPROM Produkten von Interesse in dieser Erfindung Licht typischerweise von den Kapselungsmaterialien abgeschirmt wird, die verwendet werden, um den Chip zu umgeben.
6 veranschaulicht schematisch die Erzeugung von Elektron-Loch-Paaren in der Verarmungsregion des Drainübergangs, wobei Elektronen und Löcher mit einem Kreis mit einem "–" Zeichen beziehungsweise "+" Zeichen dargestellt sind. Elektron-Loch-Paare können durch jeden der drei oben beschriebenen Mechanismen erzeugt werden. Sobald sie erzeugt sind, werden die Löcher von dem elektrischen Feld in der Verarmungsregion in Richtung der p-Seite des Übergangs und die Elektronen in Richtung der n-Seite gezogen. Die Löcher treten in die neutrale Region des P+ Drainübergangs ein und fließen aus dem Drainanschluss (mit 1 gekennzeichneter Pfeil). Die überwiegende Mehrheit der Elektronen tritt in die neutrale Region der N-Wanne ein und fließt aus dem Anschluss der N-Wanne (mit 2 gekennzeichneter Pfeil). Manche der Elektronen, die in die neutrale N-Wannenregion eintreten, werden vom positiv geladenen erdfreien Gate in Richtung der Oberfläche angezogen oder ihr Moment wird durch elastische Zusammenstöße mit Gitterorten oder durch Coulomb Streuungsereignisse mit ionisierten Dotierungsatomen (mit 3 bezeichneter Pfeil) auf die Oberfläche gerichtet. Von der Gesamtheit der Elektronen, die an der dielektrischen Tunnelgrenzschicht aus Silizium ankommen, weisen nicht alle dieselbe Energie auf. Während die in der Verarmungsregion erzeugten Elektronen auf Grund der Beschleunigung durch das elektrische Feld Energie gewinnen unterliegen sie Streuungsereignissen die bewirken, dass sie einen Teil der gewonnenen Energie verlieren. Statistisch verlieren einige der Elektronen mehr Energie als andere. Daher kann davon ausgegangen werden, dass es eine Verteilung der Energien unter den Elektronen gibt, die von der Verarmungsregion in die neutralen N-Wanne eintreten, wobei es viele gibt, die eine unzulängliche Energie aufweisen, um die Barriere an der Grenzschicht zu überwinden. Es wird jedoch einige geben, die eine ausreichende Energie aufweisen, um die Barriere zu überwinden und ihre Ladung dem erdfreien Gate hinzu addieren (mit 4 gekennzeichneter Pfeil).
Mit Bezug auf die 4, 5, 9 und 10 wird es von jenen, die in der Technik geschult sind, eindeutig verstanden werden, dass das Problem der Programmierungsstörung auch in einem Fall auftreten kann, in dem alle Datenspeicherzellen in einer einzigen Halbleiterregion, wie zum Beispiel einer einzelnen N-Wannenregion angeordnet sind. Wie in den 4 und 5 dargestellt, würde es nur eine Halbleiterregion, wie zum Beispiel die N-Wanne #0 geben, die alle Speicherzellen des Datenspeichers enthält. Als ein Beispiel wären alle Speicherzellen M_0,8 ... M_0,11 in der gleichen Halbleiterregion, wie zum Beispiel der N-Wanne #0, die alle Speicherzellen des Da tenspeicher enthält. In einem solchen Fall jedoch tritt eine Programmierungsstörung nur während eines Löschvorgangs und nicht während eines Schreibvorgang auf. Dies ist so, weil während eines Schreibvorgangs die einzige auf V_pp eingestellte Wortleitung die für diejenige Reihe ist, die geschrieben wird. Bei einem Löschvorgang werden die Wortleitungen aller deselektierten (das heißt, nicht ausgewählten) Reihen auf V_pp gesetzt. Ohne die vorliegende Erfindung zu verwenden, können in den Speicherzellen von diesen Reihen Programmierungsstörungen auftreten. Das Anwenden der vorliegenden Erfindung auf diese Reihen minimiert das Auftreten einer Programmierungsstörung von diesen während eines Löschvorgangs.
Die 7 und 8 zeigen Diagramme von Energiebändern, die den Vorgang veranschaulichen, wenn Elektronen an der Verarmungsregion Energie gewinnen und die Energiebarriere überwinden. 7 veranschaulicht die Folge von Ereignissen, die dazu führen, dass ein energetisches Elektron an der dielektrischen Grenzschicht des Siliziumtunnels ankommt. Zuerst wird ein ehp in der Verarmungsregion geschaffen. Das Elektron wird von dem in der Verarmungsregion vorhandenen elektrischen Feld nach rechts gezogen und gewinnt Energie. Während es die Verarmungsregion durchquert, unterliegt es Streuungsereignissen und gibt etwas von seiner Energie ab. Es erreicht schließlich den Rand der Verarmungsregion und tritt mit einer Energie immer noch etwas oberhalb des Leitungsbandes in die neutrale N-Wanne ein. 8 zeigt ein Bänderdiagramm, das schematisch mit einer Verteilung von Energien das Konzept einer Gesamtheit von Elektronen veranschaulicht, die an der dielektrischen Grenzfläche des Siliziumtunnels ankommen. Der kleine eingefügte Graph der Elektronenbesetzungsdichte über der Energie, positioniert auf gleicher Höhe mit dem Leitungsband der N-Wanne, erläutert das Konzept, dass es einen kleinen "Schwanz" in der Verteilung gibt mit ausreichend großer Energie, um die Barriere zu überwinden. Da es in der gelöschten Speicherzelle eine positive Ladung auf dem erdfreien Gate gibt, stellt diese eine Potentialwanne in dem Diagramm dar, und die positive Ladung senkt auch die Barriere des Tunneldielektrikums in ihrer Spitze ab, was den Elektronen mit einem kleinen Betrag hilft. Zwei Elektronen werden gezeigt, wie sie die Barriere überwinden, eines, das genug Energie aufweist, um vollständig über die Spitze zu gehen, und eines nahe der Spitze mit genug Energie, um unterstützt durch das elektrische Feld der positiven Ladung durch die Barriere zu tunneln.
Angesichts der oben genannten Mechanismen zur Erzeugung einer Gesamtheit von energetischen Elektronen nahe dem erdfreien Gate, versucht die vorliegende Erfindung zwei Dinge zu tun: (1) die Anzahl von solchen pro Sekunde erzeugten Elektronen zu reduzieren und (2) den Prozentsatz der erzeugten Gesamtheit zu reduzieren, die ausreichende Energie aufweist, um die Barriere des Tunneldielektrikums zu überwinden, die das erdfreie Gate von der N-Wanne trennt. Dies wird erreicht durch das Anlegen einer elektrischen Spannung an die Bitleitungen während der Schreib- und Lesevorgänge, die die Sperrspannung über die P-N Übergänge der Sourcen und Drains reduziert.
Die 9 und 10 zeigen schematische Diagramme, die den 4 beziehungsweise 5 entsprechen, jedoch mit der Anwendung einer elektrischen Bitleitungsspannung V_BLd während der Schreib- beziehungsweise Löschvorgänge. V_BLd ist eine elektrische Spannung, die positiv ist (> 0) in Bezug auf Masse (0V). Gemäß 9 wird V_BLd auf die Bitleitungen aller Speicherzellen in allen deselektierten N-Wannen (zum Beispiel N-Wanne #1) angewandt. Gemäß 10 wird V_BLd auf die Bitleitungen aller Speicherzellen in allen deselektierten N-Wannen und auch auf die Bitleitungen in den selektierten N-Wannen angewandt, die nicht auf V_pp gesetzt werden. Wie weiter oben beschrieben, wird ein Byte zuerst geschrieben und versetzt alle Speicherzellen in einen vorherbestimmten Zustand und dann werden Speicherzellen selektiv gelöscht, um das gewünschte Profilmuster von 1ern und 0ern in die Speicherzellen des Zielbytes einzuprägen. Um als Veranschaulichung zu dienen, zeigt 10 nur eine mögliche Kombination von Bitleitungen im Zielbyte mit angelegtem V_pp und V_BLd.
Das Ergebnis des Anlegens der elektrischen Spannung an die Bitleitung ist, dass alle Speicherzellen, die die Reihe von angewandten elektrischen Spannungen aufwiesen, die, wie in 6 gezeigt, die Programmierungsstörung bewirken würden, jetzt V_BL = V_BLd aufweisen an Stelle von V_BL = 0V. Dies bedeutet, dass die P-N Übergänge, die die Sourcen und Drains der Speicherzelle ausformen, jetzt eine Sperrspannung von V_pp – V_BLd statt V_pp – 0V aufweisen. Diese Reduktion der Sperrspannung weist mehrere förderliche Wirkungen auf. Zuerst wird die Breite der Verarmungsregion reduziert, so dass das totale Volumen des davon eingeschlossenen Siliziums reduziert wird. Dies reduziert die thermische Erzeugung von Elektronen. Die Rate der thermischen Erzeugung, G, kann durch die Gleichung G = 2n_i/τ_g angenähert werden, wobei n_i die spezifische Ladungsträgerkonzentration in Silizium ist, und τ_g die effektive Lebensdauer der Ladungsträgererzeugung ist. Die spezifische Konzentration, n_i, ist eine grundlegende Materialeigenschaft von Silizium und ist sehr stark von der Temperatur abhängig und erhöht sich sehr schnell mit zunehmender Temperatur. Die Einheiten von G sind deshalb ehp, erzeugt pro cm³ pro Sekunde. Um eine Annäherung der in der Verarmungsregion pro Sekunde erzeugten Gesamtzahl von ehp zu erhalten, wird G mit dem Volumen der Verarmungsregion multipliziert.
Zum Zweiten wird das elektrische Feld in der Verarmungsregion reduziert und dies reduziert die Anzahl von ionisierenden Zusammenstößen, die pro Sekunde auftreten, welches wiederum die Gesamtzahl der auf Grund von Aufprallionisation pro Sekunde erzeugten energetischen Elektronen reduziert. Drittens wird die allgemeine Energieverteilung von Elektronen, die sich aus dem Rand der Verarmungsregion in die N-Wanne ergeben auf niedrigere Werte der Energie reduziert. Mit einem niedrigeren elektrischen Feld in der Verarmungsregion ist es statistisch schwieriger, so viele Elektronen mit der hohen Energie zu erzeugen, die benötigt wird, um die dielektrische Barriere des Tunnels zu überwinden. Als Folge dieser förderlichen Wirkungen werden sehr viel mehr Schreib-/Löschzyklen benötigt, um eine Programmierungsstörung zu bewirken, als dies sonst der Fall gewesen wäre mit einem an die Bitleitungen dieser Speicherzellen angelegten Wert von 0V wie nach dem Stand der Technik. Auf diese Weise ist die Störanfälligkeit von Datenspeicherzellen gegenüber dieser Art des Phänomens der Programmierungsstörung wesentlich gesenkt worden.
Es wird jenen, die in der Technik der Halbleiterphysik solcher Anordnungen ausgebildet sind klar sein, dass, je größer der Wert von V_BLd ist, desto größer die Verbesserung bezüglich der Programmierungsstörung sein wird. Jedoch wird V_BLd eine Obergrenze haben, oberhalb derer andere Probleme mit Störungen auftreten. Ein Beispiel dazu kann aus der 10 für die mit M_0,8 bezeichnete Speicherzelle ersehen werden. Diese Speicherzelle ist eine, die nicht gelöscht werden soll. Sie hat die N-Wanne bei V_pp und ihre Wortleitung bei 0V, so dass die Oberfläche der N-Wanne invertiert ist und ein Kanal unterhalb des erdfreien Gates ausgeformt wird. Dieser Kanal ist über den P+ Drain mit der elektrischen Spannung der Bitleitung verbunden, und es gibt daher eine Potentialdifferenz zwischen der Wortleitung und dem Kanal, der jetzt mit V_BLd verbunden ist. Das erdfreie Gate ist aus Gründen der praktikabelsten Werte für das Kopplungsverhältnis (typischerweise in dem Bereich von 0,6 bis 0,8) eng mit der Wortleitung gekoppelt und ist damit nahe bei Masse. Die positive elektrische Spannung auf dem Kanal verursacht ein elektrisches Feld über das Tunneldielektrikum. Dieses elektrische Feld hängt nicht nur von dem Kopplungsverhältnis und V_BLd ab, sondern auch von der auf dem erdfreien Gate gespeicherten Ladung, Qfg. Das größte elektrische Feld tritt für eine Speicherzelle auf, die sich im geschriebenen Zustand mit auf dem erdfreien Gate gespeicherter negativer Ladung befindet. Wenn das Feld groß genug ist, tunneln Elektronen durch Fowler-Nordheim Tun neln weg vom erdfreien Gate zum positiven Potential des Kanals. Sogar für elektrische Felder deutlich unterhalb der für signifikantes Fowler-Nordheim Tunneln erforderlichen 10 mV/cm, kann immer noch Ladungsverlust vom erdfreien Gate über ein Tunneldielektrikum stattfinden, das wiederholt von Schreib-/Löschvorgängen strapaziert worden ist. Dieses Phänomen von Leckverlusten bei niedrigen elektrischen Feldern in strapazierten Dielektrika wird als "beanspruchungsbedingter Leckstrom" (Stress Induced Leakage Current, SILO) bezeichnet und ist jenen, die in der Technik ausgebildet sind, gut bekannt. Diese Wirkung stellt eine Obergrenze für V_BLd auf und diese Grenze hängt sehr stark von der Beschaffenheit des Tunneldielektrikums (Dicke, Wachstumsbedingungen) und dem Kopplungsverhältnis ab. Eine praktikable Obergrenze für V_BLd beträgt etwa 8 V, kann aber bei einigen Technologien so niedrig wie 2 V sein.
Zusätzlich zu dem Verbessern der Störanfälligkeit gegenüber der Programmierungsstörung, verbessert das Anlegen einer Vorspannung an die Bitleitung entsprechend der vorliegenden Erfindung auch die Isolierung zwischen benachbarten Spalten von Speicherzellen in einem Byte, das gelöscht wird (siehe 5 und 10). Aus 5 kann ersehen werden, dass sich in der N-Wanne #0 benachbarte Bitleitungen auf verschiedenen Potentialen befinden können, zum Beispiel weist die von der linken Seite erste Bitleitung ein auf diese angewandtes V_pp auf, und die von der linken Seite zweite Bitleitung eine an diese angelegtes 0V auf mit der N-Wanne bei V_pp und der Polysiliziumwortleitung bei 0V. Dies stellt auch die worst-case Bedingung für das Einschalten eines parasitären Feldtransistors zwischen den Speicherzellenspalten dar.
11 zeigt ein schematisches Querschnittsdiagramm des zwischen den Speicherzellenspalten ausgeformten parasitären Feldtransistors. Der Querschnitt verläuft senkrecht zu den Spalten und entlang der Wortleitung. Das "Gateoxid" dieses parasitären Feldtransistors ist das dicke Feldoxid zwischen den Spalten, und sein Gate ist die Polysiliziumwortleitung. Die Source und der Drain des parasitären Feldtransistors sind die P+ Drains der Speicherzellen in den benachbarten Spalten. Der Herstellungsprozess für den Datenspeicher sollte so gestaltet werden, dass sichergestellt wird, dass die elektrische Schwellenspannung dieses parasitären Feldtransistors größer als V_pp ist. Zusätzlich dazu müssen jedoch die Spalten an Speicherzellen weit genug von einander entfernt angeordnet werden, um sicherzustellen dass ein Durchbrechen vom Drain auf die Source nicht auftritt. Ein Durchbrechen tritt dann auf, wenn die Verarmungsregionen der benachbarten Spalten so nah zu einander liegen, dass sie sich berühren und es dem Drainpotential ermöglichen, die Barriere für Stromeinspeisung aus der Source zu senken. Dies ist die bekannte Wirkung der drainbedingten Barrieresenkung (Drain Induced Barrier Lowering – DIBL) in Kurzkanal-MOSFETs. Dieser Effekt beschränkt den Abstand von Spalte zu Spalte auf einen gewissen Mindestwert, unterhalb dessen großen Leckströme zwischen den Spalten auftreten würden.
11 veranschaulicht den Fall, in dem die Spalten weit genug auseinander positioniert werden, so dass die Verarmungsregion des Drains die Verarmungsregion der Source nicht berührt. 12 veranschaulicht den Fall, in dem der Abstand zwischen den Spalten so eng ist, dass die Verarmungsregion des Drains mit der Verarmungsregion der Source verschmolzen ist. Der fett gedruckte Pfeil zeigt einen Stromflusspfad für einen Leckstrom zwischen der Source und dem Drain an. Gemäß 12 wird V_pp an die erste Bitleitung angelegt (die Source des Feldtransistors), und 0V wird an die zweite Bitleitung (den Drain des Feldtransistors) angelegt. Dies ergibt die Drain-Source-Spannung Vds = 0V – V_pp = –V_pp.
13 veranschaulicht den Fall mit dem gleichen engen Spaltenabstand wie in 12, jedoch mit V_SLd an Stelle von 0V auf die zweite Spalte angewandt. Die Sperrspannung über dem zwischen der P+ Region und der N-Wanne ausgeformten P-N Übergang wird jetzt reduziert und die Verarmungsregion des Drain erstreckt sich nicht so weit in die N-Wanne. Mit Bezug auf 13 wird bei einer an die zweite Spalte angelegten elektrischen Spannung V_BLd die Drainspannung des parasitären Feldtransistors reduziert, so dass Vds = V_BLd – V_pp. Da sowohl V_pp und V_BLd beide positive elektrische Spannungen sind, bedeutet dies, dass die Größenordnung von Vds niedriger ist mit V_BLd auf der zweiten Bitleitung, als mit 0V auf dieser Bitleitung. Dies ermöglicht es, dass die Verarmungsregionen von Source und Drain getrennt bleiben und sogar bei diesem engeren Spaltenabstand kein Durchbruch auftritt. Wenn alle anderen Faktoren gleich bleiben, bedeutet dies, dass Spalten näher zu einander angeordnet werden können, bevor ein Durchbruch mit der elektrischen Spannung V_BLd der Bitleitung auftritt, als wenn 0V verwendet würden. Dies ermöglicht es, dass das Datenspeicherarray weniger Siliziumfläche benötigt als es dies sonst tun würde, wodurch die Kosteneffizienz der Technologie verbessert wird.

Claims

Verfahren für das Betreiben eines Datenspeichers, der erste und zweite Gruppen von Datenspeicherzellen, in einer ersten Halbleiterregion ausgebildete und funktionsfähig mit einer Wortleitung und entsprechenden Bitleitungen verbundene Speicherzellen aus der ersten Gruppe, Speicherzellen aus der zweiten Gruppe, ausgebildet in einer zweiten Halbleiterregion, die von besagter erster Halbleiterregion isoliert ist, besagte Speicherzellen aus der zweiten Gruppe funktionsfähig verbunden mit der Wortleitung und entsprechenden Bitleitungen umfasst, wobei das Verfahren nachfolgendes umfasst: Anlegen einer ersten elektrischen Spannung (V_pp; 0V) an die Wortleitung; Anlegen einer zweiten elektrischen Spannung (0V; V_pp) an die erste Halbleiterregion; Anlegen ausgewählter elektrischer Spannungen (0V; V_pp; V_BLd) an die Bitleitungen der ersten Gruppe von Speicherzellen; Anlegen einer vierten elektrischen Spannung (V_pp) an die zweite Halbleiterregion; Anlegen einer fünften elektrischen Spannung (V_BLd) an die Bitleitungen der zweiten Gruppe von Speicherzellen; wobei während einer ersten Zeit die ersten und vierten elektrischen Spannungen im Wesentlichen die Gleichen sind (V_pp) und unterschiedlich zur zweiten elektrischen Spannung und die zweite und die ausgewählten elektrischen Spannungen im Wesentlichen die Gleichen sind (0V) und die fünfte elektrische Spannung (V_BLd) eine positive elektrische Spannung ist in Bezug auf Masse und ausgewählt aus dem Bereich von der ersten elektrischen Spannung bis zur zweiten elektrischen Spannung, und wobei während einer zweiten Zeit die zweiten und vierten elektrischen Spannungen im Wesentlichen die Gleichen sind (V_pp) und unterschiedlich zur ersten elektrischen Spannung, die fünfte elektrische Spannung (V_BLd) eine positive elektrische Spannung in Bezug auf Masse ist und ausgewählt aus dem Bereich von der ersten elektrischen Spannung bis zur zweiten elektrischen Spannung und die ausgewählten elektrischen Spannungen aus den fünften und zweiten elektrischen Spannungen ausgewählt sind.
Verfahren für das Betreiben eines Datenspeichers nach Anspruch 1, wobei während der ersten Zeit die erste elektrische Spannung größer ist als die zweite elektrische Spannung.
Verfahren für das Betreiben eines Datenspeichers nach Anspruch 1, wobei während der zweiten Zeit die erste elektrische Spannung kleiner ist als die zweite elektrische Spannung.
Verfahren für das Betreiben eines Datenspeichers nach Anspruch 1, wobei die ersten und zweiten Zeiten während der Programmierung des Datenspeichers auftreten.
Verfahren des Schreibens einer erste Gruppe von Datenspeicherzellen in einen Datenspeicher einschließlich mindestens erster und zweiter Gruppen von Speicherzellen, in einer ersten Halbleiterregion ausgeformte und funktionsfähig mit einer Wortleitung verbundene Speicherzellen der ersten Gruppe, Speicherzellen aus der zweiten Gruppe ausgeformt in einer zweiten Halbleiterregion, die von besagter erster Halbleiterregion isoliert ist, besagte Speicherzellen aus der zweiten Gruppe funktionsfähig verbunden mit der Wortleitung, wobei das Verfahren nachfolgendes umfasst: Anlegen einer ersten elektrischen Spannung (V_pp) an die Wortleitung; Anlegen einer zweiten elektrischen Spannung (0V) an die erste Halbleiterregion; Anlegen einer dritten elektrischen Spannung (0V) an die Bitleitungen der ersten Gruppe von Speicherzellen; Anlegen einer vierten elektrischen Spannung (V_pp) an die zweite Halbleiterregion; Anlegen einer fünften elektrischen Spannung (V_BLd) an die Bitleitungen der zweiten Gruppe von Speicherzellen; wobei die ersten und vierten elektrischen Spannungen im Wesentlichen die Gleichen sind (V_pp) und unterschiedlich zu der zweiten elektrischen Spannung und die zweiten und dritten elektrischen Spannungen im Wesentlichen die Gleichen sind (0V) und die fünfte elektrische Spannung (V_BLd) eine positive elektrische Spannung in Bezug auf Masse ist und ausgewählt ist aus dem Bereich von der ersten elektrischen Spannung bis zur zweiten elektrischen Spannung.
Verfahren des Schreibens einer ersten Gruppe von Datenspeicherzellen in einen Datenspeicher nach Anspruch 5, wobei die erste elektrische Spannung größer ist als die zweite elektrische Spannung.
Verfahren des Schreibens einer ersten Gruppe von Datenspeicherzellen in einen Datenspeicher nach Anspruch 6, wobei die erste elektrische Spannung positiv ist.